KR100340703B1 - P-channel trench mosfet structure - Google Patents
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Abstract
트렌치 기술을 이용한 저전압 P채널 전력 MOSFET는 다수의 트렌치의 측벽에 인접한 에피택셜 증착된 일정한 농도 N채널 영역을 갖는다. 일정한 농도 채널 영역은 P+기판상에 증착되고, 각 트렌치의 상부에 P+소스 영역을 수용한다. 소스 접점은 단방향성 전도 소자에 대해서는 채널 영역과 소스 양자에 접속되거나, 양방향성 소자에 대해서는 소스 영역에만 접속된다.Low voltage P-channel power MOSFETs using trench technology have epitaxially deposited constant concentration N-channel regions adjacent the sidewalls of multiple trenches. A constant concentration channel region is deposited on the P + substrate and contains a P + source region on top of each trench. The source contact is connected to both the channel region and the source for the unidirectional conducting element, or only to the source region for the bidirectional element.
Description
본 발명의 전력 MOS 게이트된 소자에 관한 것으로서, 특히, 스위칭 손실이 감소된 신규 저전압 P채널 MOSFET에 관한 것이다.The present invention relates to power MOS gated devices, and more particularly to novel low voltage P-channel MOSFETs with reduced switching losses.
공지되어 있는 파워 MOS 게이트된 소자는 전력 MOSFET, IGBT, 게이트 제어된 사이리스터 등과 같은 소자를 포함하고 있다. 그런 소자의 저전압 응용에서, 특히 일반적으로 무선 시스템이라 불리워지고, 퍼스널 컴퓨터, 셀룰러 전화기 등과 같은 배터리 저장 휴대용 전자 소자와 관련하여, 배터리 수명 및 충전 용량을 연장하는 데에는 전력 관리가 필수적이다.Known power MOS gated devices include devices such as power MOSFETs, IGBTs, gate controlled thyristors, and the like. In low voltage applications of such devices, in particular generally referred to as wireless systems, power management is essential for extending battery life and charging capacity in connection with battery storage portable electronic devices such as personal computers, cellular telephones and the like.
무선 시스템의 전력 관리 응용은 일반적으로 2개의 카테고리로 분류한다. 첫번째 카테고리는 외부 DC 소스로부터 배터리를 충전하는 것이다. 특정 배터리 기술에 대한 충전 전류 및 전압을 정확히 제어하는 것이 중요하다. 이런 제어는 전원 및 배터리 사이에 위치된 트랜지스터의 충격 계수를 공지된 방식으로 변조함으로써 달성된다. 두번째 카테고리는 요구시 시스템의 일부를 활성화시키는 것이다. 이런 경우에, 트랜지스터는 RF 전력 증폭기와 같이 활성화 될 배터리 및 부하 사이에 위치된다. 어떤 시스템에서, 다중 전력 공급 전압은 또한 DC/DC 변환을 필요로 한다. 이는 공지된 저 드롭아웃 선형 조정기 또는 버크(buck) 및 부스트 스위칭 조정기로 달성될 수 있다.Power management applications in wireless systems generally fall into two categories. The first category is to charge the battery from an external DC source. It is important to accurately control the charge current and voltage for a particular battery technology. This control is achieved by modulating the impact coefficient of the transistor located between the power supply and the battery in a known manner. The second category is to activate part of the system on demand. In this case, the transistor is placed between the battery and the load to be activated, such as an RF power amplifier. In some systems, multiple power supply voltages also require DC / DC conversion. This can be accomplished with known low dropout linear regulators or with buck and boost switching regulators.
상기 응용에서의 트랜지스터와 같은 N채널 및 P채널 전력 MOS 트랜지스터 양자가 이용될 수 있다. P채널 소자는 일반적으로 이런 회로에서 더욱 쉽게 이용될 수 있다.Both N-channel and P-channel power MOS transistors such as transistors in such applications can be used. P-channel devices are generally more readily available in such circuits.
따라서, P채널 MOSFET가 전력 버스에 위치될 시에, 이는 전력 레일 및 접지 사이에서 스위치하는 논리 입력으로 제어될 수 있다. 이는 전체 시스템에 대한 단일 접지를 인터럽트 되지 않게 한다. 전력 버스의 N채널 소자는 여분 회로를 필요로 하는 버스보다 더 높은 전압으로 부스트되는 게이트 신호를 필요로 한다.Thus, when the P-channel MOSFET is located on the power bus, it can be controlled with a logic input that switches between the power rail and ground. This ensures that no single ground for the entire system is interrupted. The N-channel device of the power bus requires a gate signal that is boosted to a higher voltage than the bus that requires extra circuitry.
과거에는, P채널 소자의 간략함이 손실을 증가시키는 대가를 치루었다. 이는 P채널 소자가 정공 전도에 의존하고, 정공이 전자보다 낮은 실리콘의 반송파 이동도를 갖기 때문이다. 능동 트랜지스터의 온(on) 저항은 반송파 이동도에 비례하고, 그의 손실은 온 저항 RDSON에 비례한다.In the past, the simplicity of P-channel devices paid the price of increasing losses. This is because P-channel devices rely on hole conduction and the holes have carrier mobility of silicon lower than electrons. The on resistance of the active transistor is proportional to the carrier mobility and its loss is proportional to the on resistance R DSON .
이런 한계를 극복하기 위하여, 저항 경로의 길이는 최소화하고, 그 폭은 상기 트랜지스터 내에서 최대화된다. 상기 경로내의 정공의 수는 또한 최대화 되어야 한다. 이를 행하는 한 가지 방식은 저 저항율 및 고 도펀트 농도 실리콘을 사용하여 최대 전압 정격(rating)을 가능한 많이 낮추는 것이다.To overcome this limitation, the length of the resistive path is minimized and the width is maximized in the transistor. The number of holes in the path should also be maximized. One way to do this is to use low resistivity and high dopant concentration silicon to lower the maximum voltage rating as much as possible.
대부분의 배터리는 단지 몇 볼트만으로 동작하므로, 12V 정격은 일반적으로 무선응용에서의 트랜지스터에 충분하다.Most batteries operate with just a few volts, so 12V ratings are usually sufficient for transistors in wireless applications.
종래 사용 가능한 소자는 20V로 정격을 이루고, 소스에 대한 2.5V 게이트에서의 저 값 RDSON을 갖는다. 이런 부품은 다양한 다이 사이즈 및 패키지형을 가지고, 마이크로 3(SOT23)에서 S08의 범위에 있다. 아래 표에서의 값은 마이크로 8 및 S08 패키지가 또한 이중 버젼을 가짐에도 패키지 내의 단일 트랜지스터에 대한 것이다. 이런 소자를 이용한 전력 손실은 사용량을 직접 감소시키는 9% 정도이다.Conventionally available devices are rated at 20V and have a low value R DSON at 2.5V gate to source. These parts come in a variety of die sizes and packages and range from Micro 3 (SOT23) to S08. The values in the table below are for a single transistor in a package even though the micro 8 and S08 packages also have dual versions. The power dissipation using these devices is about 9%, which directly reduces usage.
저전압 전력 MOSFET는 RDSON과 게이트 대 드레인 용량을 감소시키고, Qg(게이트 전하)를 감소시키는 트렌치형 기술로 제조될 수 있는 것으로 공지되어 있다. 스위칭 손실은 소자 RDSON및 Qg 의 곱에 비례하여, 또한 그런 소자에서 RDSON이 감소하는 것이 바람직하다. 현행 P채널 트렌치형 전력 MOSFET는 P형 에피택셜 층을 가진 P형 기판을 사용한다.It is known that low voltage power MOSFETs can be fabricated with trenched techniques that reduce R DSON and gate-to-drain capacity and reduce Qg (gate charge). Switching loss is proportional to the product of the elements R DSON and Qg, and it is also desirable to reduce the R DSON in such a device. Current P-channel trench type power MOSFETs use a P-type substrate with a P-type epitaxial layer.
소자 채널 영역은 에피택셜 층의 상부면으로 부터 깊은(deep) N형 확산부에 의해 형성되고 나서, P형 소스 확산부에 의해 형성된다. 그 다음, 전압은 P형 에피택셜 층내에서 주로 차단(block)되어, 상당한 저항 강하(drop)가 생기고, 무선 시스템에서 손실이 증가한다. 이런 손실은 전하 간에 배터리 수명을 감소시킨다.The device channel region is formed by a deep N-type diffusion from the top surface of the epitaxial layer and then by a P-type source diffusion. The voltage is then primarily blocked in the P-type epitaxial layer, resulting in a significant resistance drop and increased losses in the wireless system. This loss reduces battery life between charges.
도 1은 종래의 트렌치형 P채널 MOSFET의 단일 셀의 접합 패턴의 단면도.1 is a cross-sectional view of a junction pattern of a single cell of a conventional trench type P-channel MOSFET.
도 2는 도 1과 유사하지만, 본 발명의 접합패턴 및 구조를 설명한 단면도.Figure 2 is a cross-sectional view similar to Figure 1, but illustrating the bonding pattern and structure of the present invention.
도 3은 도 1 또는 2와 유사하면서, 양방향성 도전 소자를 형성하도록 접속된 2개의 MOSFET의 회로도.3 is a circuit diagram of two MOSFETs, similar to FIGS. 1 or 2, connected to form a bidirectional conductive element;
도 4는 도 2와 유사하지만, 양방향성 MOSFET가 형성되는 역 접합 패턴을 도시한 단면도.4 is a cross-sectional view similar to FIG. 2 but showing a reverse junction pattern in which a bidirectional MOSFET is formed;
도 5는 도 4의 양방향성 FET의 회로도.5 is a circuit diagram of the bidirectional FET of FIG.
도 6은 도 2의 소자를 형성하는 데에 이용된 실리콘 기판의 일부의 평면도.6 is a plan view of a portion of a silicon substrate used to form the device of FIG.
도 7, 8, 9 및 10은 각종 프로세스 단계에 따라 도 6의 단면선 7-7을 따라 취해진 도 6의 실리콘의 단면도.7, 8, 9 and 10 are cross-sectional views of the silicon of FIG. 6 taken along section line 7-7 of FIG. 6 in accordance with various process steps.
본 발명에 따르면, P채널 트렌치형 MOS 게이트된 소자에서, 통상적인 P형 기판 에피택셜 층은 제거되고, 확산 채널은 에피택셜 성장 N형 채널 영역으로 대체된다.According to the present invention, in a P-channel trench type MOS gated device, a conventional P-type substrate epitaxial layer is removed and the diffusion channel is replaced by an epitaxially grown N-type channel region.
채널 영역은 균일한 농도를 가지며, 채널 영역의 비교적 저 도핑은 전압이 채널 영역에서 차단되게 하여, 턴온을 위한 임계 전압을 감소시킨다. 따라서, 신규 구조에 의해, 온 저항의 주 구성요소는 제거되고, 소자는 2.5 볼트의 게이트 대 소스 전압에서 완전히 턴 온될 수 있다.The channel region has a uniform concentration, and relatively low doping of the channel region causes the voltage to be cut off in the channel region, reducing the threshold voltage for turn on. Thus, with the novel structure, the main component of the on resistance is eliminated and the device can be turned on completely at the gate to source voltage of 2.5 volts.
본 발명의 신규 다이가 상기 표에서 보고된 동일한 패키지 내에서 패키지 될 시에, RDSON및 전력 손실은 아래 표에서 알 수 있는 바와 같이 4배까지 감소된다.When the new die of the present invention is packaged in the same package reported in the table above, the R DSON and power loss are reduced by four times as can be seen in the table below.
따라서, 전술된 바와 같이, 전체 회로 손실은 방전된 배터리 2.5볼트 조건에서 조차 2% 이하로 감소된다.Thus, as described above, the overall circuit loss is reduced to 2% or less even in a discharged battery 2.5 volt condition.
도 1에서, 종래 기술의 P채널 트렌치형 MOSFET의 한 '셀'이 도시되어 있다. 도시된 단일 셀은 칩의 표면에 걸쳐 몇 배 복사된다.In Fig. 1 one 'cell' of a prior art P-channel trench type MOSFET is shown. The single cell shown is radiated several times across the surface of the chip.
따라서, 소자는 에피택셜 증착되고, 가볍게 도핑된 P_층(21)을 가진 P+도핑된 기판(20)을 갖는다. N+채널 확산부(22)는 P_층(21)의 상부면내로 확산되어, 경사진(graded) 확산부(diffusion)이다. 스페이스된 트렌치(23 및 24)와 같은 트렌치는 도시되고, 채널 확산부(22)의 하부 아래로 연장한 웨이퍼 또는 칩의 상부면으로 에칭된다. 이런 트렌치는 제각기 트렌치(23 및 24)내의 게이트 산화물 층(25 및 26)으로 도시되는 산화물과 같은 게이트 절연물 층에 선으로 구획되고, 서로에 접속되고(도시되지 않음), 공동 게이트 전극에 접속되는 전도 폴리실리콘 게이트(28 및 29)로 제각기 채워진다.Thus, the device has a P + doped substrate 20 with epitaxially deposited, lightly doped P_ layer 21. N + diffusion channel 22 is a P _ is diffused into an upper surface of layer 21, the inclined (graded) diffusion portion (diffusion). Trench such as spaced trenches 23 and 24 are shown and etched into the top surface of the wafer or chip extending below the bottom of channel diffusion 22. These trenches are lined, connected to each other (not shown), and connected to a common gate electrode, respectively, in a gate insulator layer, such as oxide, shown as gate oxide layers 25 and 26 in trenches 23 and 24, respectively. Filled with conductive polysilicon gates 28 and 29, respectively.
P+소스 확산부(30, 31, 32 및 33)는 제각기 트렌치(23 및 24)의 상부에 형성된다. 트렌치(23 및 24)는 연장된 스트라이프(stripe)구조일 수 있고, 소스 영역(30 내지 33)은 또한 연장된 스트라이프일 수 있다. 그러나, 트렌치(23 및 24)는 또한 토폴로지(topology)에서 다각형일 수 있고, 어느 경우에, P+소스는 각각의 트렌치를 에워싼다.P + source diffusions 30, 31, 32 and 33 are formed on top of trenches 23 and 24, respectively. Trenchs 23 and 24 may be extended stripe structures, and source regions 30-33 may also be extended stripe structures. However, trenches 23 and 24 may also be polygonal in topology, in which case the P + source surrounds each trench.
트렌치는 또한 다각형 P+소스를 에워쌀 수 있다. 산화 절연 플러그(35 및 36)는 폴리실리콘 스트라이프(28 및 29)에 중복되고, 중복 알루미늄 소스 접점(40)으로부터 폴리실리콘 스트라이프를 절연시킨다. 소스 접점(40)은 보통 방식으로 채널 확산부(22)뿐만 아니라 소스 영역(30, 31, 32 및 33)을 접점시킨다. 드레인 접점(41)은 다이의 하부에 접속되어, 수직 전도 트렌치 소자를 완성한다.The trench can also enclose a polygonal P + source. Oxidation insulation plugs 35 and 36 overlap the polysilicon stripes 28 and 29 and insulate the polysilicon stripe from the redundant aluminum source contacts 40. The source contact 40 contacts the source regions 30, 31, 32 and 33 as well as the channel diffuser 22 in the usual manner. The drain contact 41 is connected to the bottom of the die to complete the vertical conduction trench element.
동작시, 고 게이트 전압은 폴리실리콘 게이트(28 및 29)에 인가되어, 경사된 채널 확산부(22)가 그의 전체 길이를 따라 소스(30 내지 33)에서 P-층(21)으로 반전하게 한다.In operation, a high gate voltage is applied to the polysilicon gates 28 and 29, causing the inclined channel diffusions 22 to invert from source 30 to 33 to the P − layer 21 along their entire length. .
따라서, 비교적 고 게이트 전압은 채널 확산부의 고 농도부를 확실히 반전시킬 필요가 없다. 더욱이, 일단 소자가 턴 온되면, 드레인(41) 및 소스(40) 사이에 흐르는 반송파는 층(21)의 고 저항 Repi을 확인하여, 소자에 대한 RDSON을 증가시킨다.Thus, the relatively high gate voltage does not need to invert the high concentration portion of the channel diffusion portion. Moreover, once the device is turned on, the carrier wave flowing between the drain 41 and the source 40 confirms the high resistance R epi of the layer 21, increasing the R DSON for the device.
본 발명은 저 게이트 전압을 사용하여, P채널 트렌치형 MOS 게이트된 소자의 저 RDSON을 갖는 신규 구조를 제공한다.The present invention provides a novel structure with low R DSON of a P-channel trench type MOS gated device, using a low gate voltage.
이런 소자는 도 1과 유사한 구성 요소가 동일한 식별 번호를 갖는 도 2에 도시되어있다.Such an element is shown in FIG. 2 where components similar to FIG. 1 have the same identification number.
도 2의 소스 접점은 계류중인 출원번호 제 08/299,533 호(미국특허 제 5,795,793 호)에 도시된 식으로 P+소스 스트라이프(30, 31, 32 및 33)에 형성된다. 따라서, 노치(50)는 예를 들어 P+소스 스트라이프를 통해 에칭되어, 소스 전극(40)이 P+소스 스트라이프(31 내지 33) 및 하위 N형 채널 영역에 접점하게 한다. N++확산부(51)는 또한 제어 노치의 하부 아래에 놓여, 알루미늄 소스(40) 및 실리콘(60) 사이의 접점을 향상시킨다.The source contacts of FIG. 2 are formed in P + source stripes 30, 31, 32, and 33 in the manner shown in pending Application No. 08 / 299,533 (US Pat. No. 5,795,793). Thus, notch 50 is etched through, for example, P + source stripe, causing source electrode 40 to contact P + source stripe 31 to 33 and the lower N-type channel region. The N ++ diffuser 51 also lies underneath the bottom of the control notch to improve the contact between the aluminum source 40 and the silicon 60.
본 발명에 따르면, 도 1의 경사 채널 확산부(22) 및 P_층(21)은 P+기판(20)상에 직접 성장한 N+에피택셜 성장 층(60)으로 대체된다. N+층(60)은 전체길이 (0 수직 경사도)를 따른 일정한 농도를 가져, 각종 트렌치 구조(23 및 24)를 수용한다. 그 농도를 선택하여, 저 임계 전압 VT을 제공한다. P+소스(30 내지 33)는 N+층(60)의 상부로 확산된다.According to the present invention, the oblique channel diffusions 22 and P _ layer 21 of FIG. 1 are replaced with N + epitaxially grown layer 60 grown directly on the P + substrate 20. N + layer 60 has a constant concentration along its entire length (0 vertical gradient) to accommodate various trench structures 23 and 24. The concentration is chosen to provide a low threshold voltage V T. P + sources 30 to 33 diffuse over top of N + layer 60.
신규 구조의 결과로서, 임계 전압을 감소시켜, 약 2.5 볼트가 소자를 완전히 턴 온시키는데, 그 이유는 트렌치 측벽에 인접한 반전층의 전체 길이를 따른 농도가 균일하게 낮기 때문이다. 더욱이, 소자의 온 저항은 도 1의 저항 구성요소 Repi가 도 2의 소자로부터 제거되기 때문에 감소된다.As a result of the novel structure, the threshold voltage is reduced, so that about 2.5 volts turn the device completely on, because the concentration along the entire length of the inversion layer adjacent to the trench sidewalls is uniformly low. Moreover, the on resistance of the device is reduced because the resistive component R epi of FIG. 1 is removed from the device of FIG. 2.
도 1 또는 2의 소자는 또한 도 2의 소자에 대해 도 4에 도시된 바와 같이 양방향성MOSFET로써 제조될 수 있다. 따라서, 도 4의 소자는 소스 접점(40)이 P+소스 영역(30 내지 33)만을 접점하고, 채널 영역(60)을 접점하지 않는 것을 제외하고는 도 2와 동일하다.The device of FIG. 1 or 2 can also be manufactured as a bidirectional MOSFET as shown in FIG. 4 for the device of FIG. Therefore, the device of FIG. 4 is the same as that of FIG. 2 except that the source contact 40 contacts only the P + source regions 30 to 33 and does not contact the channel region 60.
도 4의 구조는 더욱 작은 실리콘 영역을 이용하고, 도 1 및 2와 같은 2개의 직렬 접속된 MOSFET보다 작은 온 저항을 가진 단일한 양방향성 MOSFET를 제공하여, 양방향성 제어 회로를 제조한다. 따라서, 과거에는 2개의 수직 전도 MOSFET(70 및 71)는 단자(72 및 73) 사이에서 직렬로 접속되어야 하고, 도 3에 도시된 바와 같이 단자(72 및 73)에서 회로의 양방향성 제어를 허용하도록 공동 게이트 단자(74)를 갖는다.The structure of FIG. 4 utilizes a smaller silicon area and provides a single bidirectional MOSFET with a smaller on resistance than two series connected MOSFETs such as FIGS. 1 and 2 to produce a bidirectional control circuit. Thus, in the past two vertical conducting MOSFETs 70 and 71 had to be connected in series between terminals 72 and 73, and to allow bidirectional control of the circuit at terminals 72 and 73 as shown in FIG. It has a common gate terminal 74.
대조적으로, 도 5에 도시된 바와 같이, 도 4의 소자인 소자(80)는 단자(72 및 73) 사이에 양방향성 제어를 제공한다. 그러나, 도 4 및 5의 소자 및 회로는 도 3의 회로의 RDSON의 절반을 가지며, 실리콘 영역의 절반을 갖는다.In contrast, as shown in FIG. 5, device 80, which is the device of FIG. 4, provides bidirectional control between terminals 72 and 73. However, the devices and circuits of FIGS. 4 and 5 have half of the R DSON of the circuit of FIG. 3 and have half of the silicon region.
도 6 내지 10은 도 2의 소자를 제공하는 양호한 방법을 기술한 것이다. 도 1 및 2의 유사한 번호는 도 6 내지 10의 유사한 소자를 기술한 것이다.6-10 describe a preferred method of providing the device of FIG. Like numbers in FIGS. 1 and 2 describe similar elements in FIGS. 6 to 10.
12 볼트 P채널 소자에 대한 공정을 위한 개시 웨이퍼는 0.005 ohm cm 이하의 저항율과 375 ㎛의 두께를 가진 붕소 도핑된 P+기판(20)이다. N+에피택셜 층(60)은 기판(20)위에 성장되고, 0.17 ohm cm의 저항율과 2.5 ㎛의 두께로 도핑되는 인 물질이다.The starting wafer for the process for a 12 volt P-channel device is a boron doped P + substrate 20 having a resistivity of 0.005 ohm cm or less and a thickness of 375 μm. N + epitaxial layer 60 is a phosphorous material grown on substrate 20 and doped with a resistivity of 0.17 ohm cm and a thickness of 2.5 μm.
도 6 및 7에 도시된 바와 같이, 제 1 주 단계는 에피택셜 층(60)위에 트렌치 마스크를 형성하고, 트렌치(23, 24) 및 다른 것을 약 1200Å의 길이로 에칭한다. 그리고 나서, 트렌치 측벽은 게이트 산화를 위해 준비되고, 초기 희생(sacrificial) 산화가 수행되어, 도7에 도시된 바와 같이 소자가 남게된다.As shown in Figures 6 and 7, the first main step forms a trench mask over the epitaxial layer 60, etching the trenches 23, 24 and others to a length of about 1200 mm. The trench sidewalls are then prepared for gate oxidation, and initial sacrificial oxidation is performed, leaving the device as shown in FIG.
그 후, 도 8에 도시된 바와 같이, 게이트 산화물 층(25 및 26)은 트렌치 벽 내(그리고 상부 실리콘 표면위)에 성장된다.Then, as shown in FIG. 8, gate oxide layers 25 and 26 are grown in the trench walls (and on the top silicon surface).
게이트 산화물은 950℃ 02/TCA 에서 30분 동안 성장된다.Gate oxide is grown for 30 minutes at 950 ° C. 02 / TCA.
그 다음 도 8에 도시된 바와 같이, 폴리실리콘은 웨이퍼의 상부 표면위와, 폴리실리콘 게이트(28 및 29)로서 트렌치내로 성장된다. 폴리실리콘은 약 7500Å의 두께로 성장된다. 폴리실리콘이 성장된 후에, 이는 1E14의 선량(dose) 및 80 Kev의 에너지를 가진 붕소 주입으로 전도하게 된다. 이런 주입 후에, 60분 동안 질소로 1050℃에서 어닐(anneal) 및 구동 단계가 따른다. 그 다음, 마스크는 능동 소자 표면의 상부를 폴리실리콘이 에칭 오프(etch off) 시키도록 적용되어(여기서는 통상적인 것이어서 더 이상 설명하지 않기로 한다), 웨이퍼는 도 8에 도시된 바와 같이 나타난다.As shown in FIG. 8, polysilicon is grown on the top surface of the wafer and into the trench as polysilicon gates 28 and 29. Polysilicon is grown to a thickness of about 7500 kPa. After the polysilicon is grown, it will conduct with boron implantation with a dose of 1E14 and an energy of 80 Kev. After this injection, an annealing and driving step is followed at 1050 ° C. with nitrogen for 60 minutes. Next, a mask is applied to etch off the top of the active device surface (which is conventional here and will not be described any further) so that the wafer appears as shown in FIG. 8.
그 후, 각 트렌치에서 폴리위에 산화물을 성장하도록 02/TCA에서 40분 동안 975℃에서 폴리산화 단계가 있다. 그 후, 소스 주입 단계가 실행되어, 도 9에 도시된 P+주입물을 형성하고, 이는 도 2의 P+소스 영역(30 내지 33)이 된다. 도 9의 소스 주입물은 2E15의 선량 및 50 Kev의 에너지 에서의 붕소 주입물이다. 그 다음, 도 9에 도시된 바와 같이, TEOS 절연층(35, 36)은 7,500Å의 두께로 웨이퍼위에 증착된다.There is then a polyoxidation step at 975 ° C. for 40 minutes at 02 / TCA to grow oxide on the poly in each trench. A source implant step is then performed to form the P + implant shown in FIG. 9, which becomes the P + source regions 30 to 33 of FIG. 2. The source implant of FIG. 9 is a boron implant at a dose of 2E15 and an energy of 50 Kev. Then, as shown in FIG. 9, TEOS insulating layers 35 and 36 are deposited on the wafer to a thickness of 7,500 kPa.
그 후, 도 10에 도시된 바와 같이, 소스 구동이 수행되어, P+소스 영역을 실리콘으로 구동하고, 30분 동안 질소로 850℃에서 구동한다.Thereafter, as shown in FIG. 10, a source drive is performed to drive the P + source region to silicon and to nitrogen at 850 ° C. for 30 minutes.
도 10의 웨이퍼에 적용된 최종단계는 도 2에 도시된 구조를 생성시키고, 접점 윈도우를 개방하고 나서, 실리콘 및 알루미늄 소스 금속 사이의 접점을 향상시키도록 N++층(51)을 형성하는 접점 마스크 단계를 포함한다. 영역(51)은 1E15의 선량과 50Kev의 에너지를 가진 인 주입물로 형성될 수 있다. 적당한 금속 증착 준비 후에, 알루미늄 프론트(front) 금속(40)은 8㎛의 두께로 스퍼터링 함으로써 사용된다.The final step applied to the wafer of FIG. 10 creates the structure shown in FIG. 2, opens the contact window, and then forms an N ++ layer 51 to enhance the contact between the silicon and aluminum source metal. Steps. Region 51 may be formed from a phosphorus implant having a dose of 1E15 and an energy of 50 Kev. After proper metal deposition preparation, aluminum front metal 40 is used by sputtering to a thickness of 8 μm.
그 후, 웨이퍼(20)는 그의 두께가 그라인딩(grinding)에 의해 210㎛로 감소되고, 백(back) 금속 또는 드레인(41)은 적당히 증착되어, 도 2에 도시된 바와 같은 소자를 형성한다.Thereafter, the wafer 20 is reduced in thickness to 210 mu m by grinding, and the back metal or drain 41 is appropriately deposited to form a device as shown in FIG.
상기 방법을 수행할 시, 0.6㎛의 트렌치 폭과 1.8㎛의 메사(mesa) 폭이 사용되어 왔다. 다른 치수가 선택될 수 있다.In carrying out the method, a trench width of 0.6 μm and a mesa width of 1.8 μm have been used. Other dimensions can be chosen.
더욱이, 정방형 셀은 스트라이프를 사용할 수 있을 지라도 이용되어 왔다. 웨이퍼를 완성한 후에, 다이는 75mils x 90mils의 치수로 형성되고, 이의 88%는 능동 영역이다.Moreover, square cells have been used even though stripes can be used. After completing the wafer, the die is formed with dimensions of 75 mils x 90 mils, of which 88% is the active area.
92%가 능동 영역인 102mils(2.591 mm) x 157mils(3.988 mm)의 더욱 큰 다이 사이즈가 또한 이용되어 왔다.Larger die sizes of 102 mils (2.591 mm) x 157 mils (3.988 mm), of which 92% are active areas, have also been used.
본 발명이 특정 실시예에 관련하여 기술되었지만, 본 기술 분야의 숙련자는 다양하게 변형 및 수정과 다른 사용을 명백히 할 수 있다. 그래서, 본 발명은 여기에 기술된 특정한 기술로 제한하는 것이 아니라 첨부한 청구의 범위로 제한한다Although the present invention has been described with reference to specific embodiments, those skilled in the art may make various modifications and modifications and other uses apparent. Thus, the invention is not limited to the specific techniques described herein but rather to the appended claims.
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