KR100541139B1 - Trench MOS and its manufacturing method - Google Patents

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Abstract

본 발명은 트렌치 모스 및 그 제조 방법에 관한 것으로서, 소자의 내압 특성과 전류 특성을 향상시킬 수 있도록, 하면에 드레인 전극이 형성된 N+형 반도체 기판과, 상기 N+형 반도체 기판 위에 일정 두께로 성장된 N-형 에피층과, 상기 N-형 에피층 위에 일정 두께로 성장된 P형 바디와, 상기 P형 바디 위에 일정 두께로 형성된 N+형 소스 영역과, 상기 N+형 소스 영역, P형 바디 및 N-형 에피층을 관통하여 상기 N+형 반도체 기판에까지 형성되고, 표면에는 게이트 산화막이 형성된 일정 깊이의 소자 동작용 트렌치와, 상기 소자 동작용 트렌치에 증착된 폴리 실리콘 게이트와, 상기 폴리 실리콘 게이트 및 N+형 소스 영역 위에 일정 두께로 성장된 산화막과, 상기 소자 동작용 트렌치를 중심으로 양측의 P형 바디를 연결하는 소스 전극으로 이루어진 것을 특징으로 함.The present invention relates to a trench moss and a method of manufacturing the same, wherein an N + type semiconductor substrate having a drain electrode formed on a lower surface thereof and a N grown on the N + type semiconductor substrate are formed to improve the breakdown voltage and current characteristics of the device. A P-type epitaxial layer, a P-type body grown to a predetermined thickness on the N-type epitaxial layer, an N + -type source region formed to a predetermined thickness on the P-type body, the N + -type source region, a P-type body and an N− A trench for device operation of a predetermined depth having a gate oxide film formed on the surface of the N + semiconductor substrate, penetrating through the epitaxial layer, a polysilicon gate deposited on the trench for operating the device, and the polysilicon gate and an N + type And an oxide film grown to a predetermined thickness on the source region, and a source electrode connecting both P-type bodies on both sides of the device operation trench. .

트렌치, 폴리 실리콘, N-형 에피층, P형 바디Trench, polysilicon, N-type epi layer, P-type body

Description

트렌치 모스 및 그 제조 방법{Trench MOS and its manufacturing method}Trench MOS and its manufacturing method

도 1a는 종래의 트렌치 모스를 도시한 단면도이고, 도 1b는 농도 프로파일을 도시한 그래프이다.1A is a cross-sectional view showing a conventional trench morse, and FIG. 1B is a graph showing a concentration profile.

도 2는 본 발명에 의한 트렌치 모스를 도시한 단면도이다.2 is a cross-sectional view showing a trench moss according to the present invention.

도 3a는 본 발명에 의한 트렌치 모스에서 피크 필드를 도시한 설명도이고, 도 3b는 종래의 트렌치 모스와 본 발명의 트렌치 모스 사이의 농도 프로파일을 비교한 그래프이다.3A is an explanatory view showing a peak field in the trench moss according to the present invention, and FIG. 3B is a graph comparing the concentration profile between the conventional trench moss and the trench moss of the present invention.

도 4a 내지 도 4m은 본 발명에 의한 트렌치 모스의 제조 방법을 순차적으로 도시한 단면도이다.4A to 4M are cross-sectional views sequentially illustrating a method of manufacturing a trench moss according to the present invention.

< 도면의 주요 부분에 대한 부호의 설명 ><Description of Symbols for Main Parts of Drawings>

10; 드레인 전극 20; N+형 반도체 기판10; Drain electrode 20; N + type semiconductor substrate

30; N-형 에피층 40; P형 바디30; N-type epilayer 40; P type body

45; P+형 영역 50; N+형 소스 영역45; P + type region 50; N + type source region

61; 소자 분리용 트렌치 62; 소자 분리용 내측의 산화막61; Trench 62 for device isolation; Oxide film inside for device isolation

63; 소자 동작용 트렌치 64; 소자 동작용 트렌치 내측의 바닥 산화막63; Trenches 64 for device operation; Bottom oxide film inside trench for device operation

70; 게이트 산화막 80; 폴리 실리콘 게이트70; A gate oxide film 80; Polysilicon gate

90; 층간 절연막으로서의 산화막90; Oxide film as interlayer insulating film

95; 질화막 100; 소스 전극95; Nitride film 100; Source electrode

110; 게이트 전극110; Gate electrode

본 발명은 트렌치 모스 및 그 제조 방법에 관한 것으로서, 보다 상세하게 설명하면 소자의 내압 특성과 전류 특성을 향상시킬 수 있는 트렌치 모스 및 그 제조 방법에 관한 것이다.The present invention relates to a trench moss and a method for manufacturing the same, and more particularly, to a trench moss and a method for manufacturing the same, which can improve breakdown voltage characteristics and current characteristics of the device.

도 1a를 참조하면, 종래 트렌치 모스의 단면도가 도시되어 있다.1A, a cross-sectional view of a conventional trench morse is shown.

도시된 바와 같이 종래의 트렌치 모스는 드레인 전극(10')과, 상기 드레인 전극(10') 위에 위치된 N+형 기판(20')과, 상기 N+형 기판(20') 위에 형성된 N-형 에피층(30')과, 상기 N-형 에피층(30') 위에 형성된 P형 바디(40')와, 상기 P형 바디(40') 위에 부분적으로 형성된 N+형 소스 영역(50')과, 상기 소스 영역(50') 및 바디(40')를 관통하여 에피층(30')의 일부 영역까지에 일정 깊이로 형성된 소자 동작용 트렌치(60')와, 상기 소자 동작용 트렌치(60')의 표면을 덮는 게이트 산화막(70')과, 상기 소자 동작용 트렌치(60')의 게이트 산화막(70') 표면에 충진된 폴리 실리콘 게이트(80')와, 상기 폴리 실리콘 게이트(80') 위에 형성된 산화막(90')과, 상기 다수의 소스 영역(50')을 연결하는 소스 전극(100')과, 상기 폴리 실리콘 게이트(80')가 연결되도록 종단 영역에 형성된 공통 게이트 전극(110')으로 이루어져 있다. 도면중 미설명 부호 95'는 산화막 또는 질화막이 고, 공통 게이트 전극(110') 하부의 도면부호 80'는 도시되지는 않았지만, 상술한 폴리 실리콘 게이트(80')와 연결된 상태이다.As shown, a conventional trench moss is a drain electrode 10 ', an N + type substrate 20' positioned over the drain electrode 10 ', and an N- type epi formed on the N + type substrate 20'. A layer 30 ', a P-type body 40' formed over the N-type epi layer 30 ', an N + -type source region 50' partially formed over the P-type body 40 ', A trench 60 'for device operation and a trench 60' for device operation formed through the source region 50 'and the body 40' to a portion of the epi layer 30 'at a predetermined depth. A gate oxide film 70 'covering a surface of the silicon oxide film, a polysilicon gate 80' filled on the surface of the gate oxide film 70 'of the device operation trench 60', and a top of the polysilicon gate 80 ' The common gate electrode formed in the termination region to connect the formed oxide film 90 ', the source electrode 100' connecting the plurality of source regions 50 ', and the polysilicon gate 80'. (110 '). In the drawing, reference numeral 95 'is an oxide film or a nitride film, and the reference numeral 80' under the common gate electrode 110 'is not shown, but is connected to the aforementioned polysilicon gate 80'.

이러한 종래의 트랜지스터는 통상 평형 상태, 드레인-소스 전압이 인가된 오프(off) 상태 및 드레인-소스 전압이 인가된 온(on) 상태로 대별될 수 있다. 예를 들어 게이트-소스 전압이 트랜지스터 임계 전압보다 크고, 드레인-소스 전압이 0V보다 클 경우 온 상태가 된다. 즉, 이 경우 게이트 산화막(70')과 인접한 바디(40')에 N형 채널이 형성되면서 소스 영역(50')과 드레인 영역(30')이 도통된다.Such a conventional transistor can be roughly divided into an equilibrium state, an off state to which a drain-source voltage is applied, and an on state to which a drain-source voltage is applied. For example, if the gate-source voltage is greater than the transistor threshold voltage and the drain-source voltage is greater than 0V, it is on. That is, in this case, an N-type channel is formed in the body 40 'adjacent to the gate oxide film 70', so that the source region 50 'and the drain region 30' are conductive.

한편, 이러한 종래의 트렌치 모스는 역바이어스 인가시 소자 동작용 트렌치의 하부 및 P형 바디의 하부인 N-형 에피층에 피크 필드(도 1a에서 점선으로 표시됨)가 형성된다. 이러한 피크 필드는 특히 소자 동작용 트렌치의 하부 모서리 및 P형 바디의 하부 곡면을 따라서 전계(도 1a에서 다수의 화살표로 표시됨)가 집중되도록 한다. 따라서, 역바이어스 인가 상태에서 임계 전압을 초과하게 되면, 상기 전계 집중 현상에 의해, 소자 동작용 트렌치의 하부 모서리 및 P형 바디의 하부 곡면이 쉽게 파손되는 문제가 있다. 즉, 상기 소자 동작용 트렌치의 하부 모서리 및 P형 바디의 하부 곡면에 대한 내압이 매우 취약한 문제가 있다.On the other hand, in the conventional trench moss, a peak field (indicated by a dotted line in FIG. 1A) is formed in the N-type epi layer, which is the lower part of the device operation trench and the lower part of the P-type body when reverse bias is applied. This peak field causes the electric field (indicated by the multiple arrows in FIG. 1A) to be concentrated, especially along the lower edge of the trench for device operation and the lower surface of the P-shaped body. Therefore, when the threshold voltage is exceeded in the reverse bias applied state, there is a problem that the lower edge of the trench for device operation and the lower curved surface of the P-type body are easily damaged by the electric field concentration phenomenon. That is, the internal pressure of the lower edge of the trench for operating the device and the lower curved surface of the P-type body is very weak.

더불어, 트렌치 모스를 턴온(turn on)시키기 위한 최소 전압(문턱전압, Vth)은 통상 P형 바디의 농도에 의해 결정되지만, 트렌치 모스의 펀치 쓰루(punch-through) 내압 즉, 필드가 P형 바디쪽으로 뻗어서 N+형 소스 영역에 닿았을 때 전류의 급격한 증가에 의한 브레이크 다운(break down) 현상은 P형 바디의 면적에 의 해 결정된다. 이러한 면적이 도 1b에 도시된 농도 프로프일에서 P형 바디의 깊이 L'과 비례한다고 가정하면, 전류 특성 ID는 상기 L'에 반비례한다. 즉, 아래 수식 1에서와 같이 ID는 L'와 반비례 관계를 갖는다. 아래 수식에서 W'는 채널의 폭이다.In addition, although the minimum voltage (threshold voltage, Vth) for turning on the trench moss is usually determined by the concentration of the P-type body, the punch-through breakdown voltage of the trench moss, that is, the field is the P-type body. The breakdown phenomenon caused by the rapid increase in current when reaching toward the N + type source region is determined by the area of the P type body. Assuming that this area is proportional to the depth L 'of the P-type body at the concentration profile shown in FIG. 1B, the current characteristic I D is inversely proportional to the L'. That is, as in Equation 1 below, I D is inversely related to L '. In the formula below, W 'is the width of the channel.

[수식 1][Equation 1]

ID=β0(W'/L')((VG-VT)VD-(1/2)VD 2)I D = β 0 (W '/ L') ((V G -V T ) V D- (1/2) V D 2 )

즉, 상기 L'가 클수록 전류 특성 ID가 작아진다. 따라서, 종래의 트렌치 모스는 P형 바디가 이온주입 및 확산에 의해 형성됨으로써, L'가 비교적 커질 수밖에 없고, 따라서, 전류 특성 ID 효율이 저조한 문제가 있다.That is, the larger L 'is, the smaller the current characteristic I D is. Therefore, in the conventional trench moss, since the P-type body is formed by ion implantation and diffusion, the L 'is inevitably increased, and thus, the current characteristic I D efficiency is poor.

본 발명은 상술한 종래의 문제점을 극복하기 위한 것으로서, 본 발명의 목적은 내압 특성과 전류 특성을 향상시킬 수 있는 트렌치 모스 및 그 제조 방법을 제공하는데 있다.SUMMARY OF THE INVENTION The present invention is to overcome the above-mentioned conventional problems, and an object of the present invention is to provide a trench moss and a method of manufacturing the same, which can improve breakdown voltage characteristics and current characteristics.

상기한 목적을 달성하기 위해 본 발명에 의한 트렌치 모스는 하면에 드레인 전극이 형성된 N+형 반도체 기판과, 상기 N+형 반도체 기판 위에 일정 두께로 성장된 N-형 에피층과, 상기 N-형 에피층 위에 일정 두께로 성장된 P형 바디와, 상기 P형 바디 위에 일정 두께로 형성된 N+형 소스 영역과, 상기 N+형 소스 영역, P형 바디 및 N-형 에피층을 관통하여 상기 N+형 반도체 기판에까지 형성되고, 표면에는 게이트 산화막이 형성된 일정 깊이의 소자 동작용 트렌치와, 상기 소자 동작용 트렌치에 증착된 폴리 실리콘 게이트와, 상기 폴리 실리콘 게이트 및 N+형 소스 영역 위에 일정 두께로 성장된 산화막과, 상기 소자 동작용 트렌치를 중심으로 양측의 P형 바디를 연결하는 소스 전극을 포함하여 이루어진 것을 특징으로 한다.In order to achieve the above object, the trench moss according to the present invention includes an N + type semiconductor substrate having a drain electrode formed on a lower surface thereof, an N-type epitaxial layer grown to a predetermined thickness on the N + type semiconductor substrate, and the N-type epitaxial layer. The P-type body grown to a certain thickness thereon, an N + -type source region formed to a predetermined thickness on the P-type body, and penetrating the N + -type source region, the P-type body and the N-type epitaxial layer to the N + -type semiconductor substrate A trench having a predetermined depth having a gate oxide film formed on the surface thereof, a poly silicon gate deposited on the trench for operating the device, an oxide film grown to a predetermined thickness on the poly silicon gate and the N + type source region, It characterized in that it comprises a source electrode for connecting the P-type body on both sides around the trench for device operation.

여기서, 상기 폴리 실리콘 게이트는 깊이가 상기 N+형 소스 영역 및 P형 바디와 대응되는 영역에만 형성되고, 상기 N-형 에피층과 N+형 반도체 기판에 대응되는 영역에는 산화막이 형성되어 있다.The polysilicon gate is formed only in a region having a depth corresponding to the N + type source region and the P type body, and an oxide film is formed in a region corresponding to the N− type epitaxial layer and the N + type semiconductor substrate.

또한, 상기 N+형 소스 영역은 P형 바디로부터 상부로 일정 두께 돌출되어 형성되어 있다.In addition, the N + type source region is formed to protrude a predetermined thickness upward from the P type body.

또한, 상기 N+형 소스 영역의 외주연인 P형 바디에는 일정 깊이의 P+형 영역이 더 형성되어 있다.In addition, a P + type region having a predetermined depth is further formed on the P type body, which is an outer circumference of the N + type source region.

또한, 상기 소자 동작용 트렌치의 외주연에는 상기 P형 바디 및 N-형 에피층을 관통하여 N+형 반도체 기판에까지 소자 분리용 트렌치가 더 형성되고, 상기 소자 분리용 트렌치에는 산화막이 형성되어 있다.In addition, a device isolation trench is further formed on an outer circumference of the device operation trench to the N + type semiconductor substrate through the P-type body and the N-type epitaxial layer, and an oxide film is formed on the device isolation trench.

또한, 상기 소자 분리용 트렌치에 형성된 산화막 위에는 일정 두께의 질화막이 형성되어 있고, 상기 질화막 위에는 폴리 실리콘 게이트가 형성되어 있으며, 상기 폴리 실리콘 게이트 위에는 게이트 전극이 더 형성되어 있다.In addition, a nitride film having a predetermined thickness is formed on the oxide film formed in the isolation trench, a polysilicon gate is formed on the nitride film, and a gate electrode is further formed on the polysilicon gate.

더불어, 상기한 목적을 달성하기 위해 본 발명에 의한 트렌치 모스의 제조 방법은 N+형 반도체 기판위에 N-형 에피층 및 P형 바디를 순차적으로 성장시키는 단계와, 상기 P형 바디 및 N-형 에피층에 소자 분리용 트렌치를 형성하고, 상기 소 자 분리용 트렌치에 산화막을 성장시키는 단계와, 상기 소자 분리용 트렌치의 외측인 상기 P형 바디 및 N-형 에피층에 소자 동작용 트렌치를 형성하고, 상기 소자 동작용 트렌치의 내측 및 소자 분리용 트렌치의 상부에 폴리 실리콘 게이트를 증착하여 패터닝하는 단계와, 상기 소자 동작용 트렌치의 외측인 P형 바디에 일정 깊이로 N+형 소스 영역을 이온주입하여 형성하고, 소자 동작용 트렌치 내측의 폴리 실리콘 게이트는 덮이고, 상기 소자 분리용 트렌치 상부의 폴리 실리콘 게이트는 오픈되도록 일정 두께의 산화막을 증착 및 패터닝하고, 상기 N+형 소스 영역의 외주연인 P형 바디를 일정 깊이까지 식각하는 단계와, 상기 소자 동작용 트렌치의 외주연인 P+형 영역이 상호 도전되도록 소스 전극을 형성하고, 상기 소자 분리용 트렌치의 상부에는 폴리 실리콘 게이트와 접속되도록 게이트 전극을 형성하며, 상기 N+형 반도체 기판의 하면에는 일정 두께의 드레인 전극을 형성하는 단계를 포함하여 이루어진 것을 특징으로 한다.In addition, in order to achieve the above object, the method of manufacturing a trench mos according to the present invention comprises the steps of sequentially growing an N-type epi layer and a P-type body on an N + -type semiconductor substrate, and the P-type body and N- type epi Forming a device isolation trench in the layer, growing an oxide film in the element isolation trench, and forming a device operation trench in the P-type body and the N-type epi layer that are outside of the device isolation trench; Depositing and patterning a polysilicon gate on the inside of the device operation trench and the upper portion of the device isolation trench, and ion implanting an N + type source region to a P-type body that is outside of the device operation trench to a predetermined depth. An oxide film having a predetermined thickness so as to cover the polysilicon gate inside the trench for device operation, and to open the polysilicon gate over the trench for device isolation. Depositing and patterning and etching the P-type body, which is the outer periphery of the N + type source region, to a predetermined depth, forming a source electrode such that the P + type region, which is the outer periphery of the trench for device operation, is electrically conductive, and separating the device. A gate electrode is formed on the trench to be connected to the polysilicon gate, and a drain electrode having a predetermined thickness is formed on the bottom surface of the N + type semiconductor substrate.

여기서, 상기 소자 분리용 트렌치는 P형 바디 및 N-형 에피층을 관통하여 N+형 반도체 기판에까지 형성되도록 한다.Here, the device isolation trench is formed to penetrate the P-type body and the N-type epitaxial layer to the N + type semiconductor substrate.

또한, 상기 소자 동작용 트렌치는 P형 바디 및 N-형 에피층을 관통하여 N+형 반도체 기판에까지 형성되도록 한다.In addition, the device operation trench may be formed through the P-type body and the N-type epitaxial layer to the N + type semiconductor substrate.

또한, 상기 소자 분리용 트렌치에 산화막을 형성한 후에는, 그 상면에 일정 두께의 질화막을 더 증착하여 패터닝한다.After the oxide film is formed in the isolation trench, a nitride film having a predetermined thickness is further deposited on the upper surface of the device isolation trench to pattern the oxide film.

또한, 상기 소자 동작용 트렌치에는 N+형 반도체 기판에서부터 N-형 에피층까지 산화막을 증착하고, 상기 산화막의 상면으로부터 P형 바디의 표면까지 폴리 실리콘 게이트를 증착한다.In the trench for device operation, an oxide film is deposited from an N + type semiconductor substrate to an N-type epitaxial layer, and a polysilicon gate is deposited from an upper surface of the oxide film to a surface of a P type body.

또한, 상기 N+형 소스 영역 외주연의 P형 바디를 일정 깊이까지 식각한 후에는 상기 식각된 P형 바디에 일정 깊이의 P+형 영역을 이온주입하여 더 형성한다.In addition, after etching the P-type body of the outer periphery of the N + type source region to a certain depth, a P + type region having a predetermined depth is ion-implanted in the etched P-type body.

상기와 같이 하여 본 발명에 의한 트렌치 모스 및 그 제조 방법에 의하면, 소자 동작용 트렌치가 N+형 기판에까지 형성되고, 또한 그 트렌치 내측에는 산화막이 증착된 후, 그 위에 폴리 실리콘 게이트가 형성됨으로써, 역바이어스 상태에서 피크필드가 N+형 기판에까지 하강하게 된다. 또한, P형 바디와 N-형 에피층 사이의 경계면이 일직선 상태가 될 뿐 곡면이 없어짐으로써, P형 바디에도 피크 필드에 의한 전계 집중 현상이 제거된다. 결국, 피크 필드에 의한 전계 집중 현상이 제거됨으로써, 트렌치 모스의 내압이 향상되는 장점이 있다.As described above, according to the trench moss according to the present invention and a method of manufacturing the same, a trench for element operation is formed up to an N + type substrate, and an oxide film is deposited inside the trench, and then a polysilicon gate is formed thereon. In the biased state, the peak field drops to the N + type substrate. In addition, since the interface between the P-type body and the N-type epilayer is only in a straight line, the curved surface is eliminated, thereby eliminating the electric field concentration phenomenon due to the peak field in the P-type body. As a result, the electric field concentration phenomenon due to the peak field is eliminated, thereby improving the internal pressure of the trench moss.

또한, 본 발명에 의한 트렌치 모스 및 그 제조 방법에 의하면, P형 바디가 미리 에피 성장법에 의해 형성됨으로써, 그 농도 프로파일이 거의 직선에 가까워진다. 따라서, P형 바디의 길이(L) 또는 깊이가 작아진다. 따라서, 상기 길이(L)는 전류 특성(ID)에 반비례하므로, 상기 트렌치 모스의 전류 특성(ID)이 향상되는 장점이 있다.Further, according to the trench moss and the method for producing the same according to the present invention, since the P-type body is formed by the epitaxial growth method in advance, the concentration profile becomes almost straight. Therefore, the length L or the depth of the P-shaped body becomes small. Thus, the length (L) has the advantage that is inversely proportional to the current characteristic (I D), it improves the current characteristics (I D) of the trench MOS.

이하 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명을 용이하게 실시할 수 있을 정도로 본 발명의 바람직한 실시예를 첨부된 도면을 참조하여 상세하게 설명하면 다음과 같다.Hereinafter, preferred embodiments of the present invention will be described in detail with reference to the accompanying drawings such that those skilled in the art may easily implement the present invention.

도 2를 참조하면, 본 발명에 의한 트렌치 모스의 단면도가 도시되어 있다.2, a cross-sectional view of a trench morse according to the present invention is shown.

여기서, 상기 도 2에 도시된 트렌치 모스는 일정한 비율로 축적된 것은 아니며, 단면도에서는 비록 하나의 트랜지스터가 도시되어 있지만, 이러한 트랜지스터는 수십~수만개가 하나의 반도체 다이에 형성될 수 있음은 당연하다. 또한, 제조 순서에 관계없이 하부층에서부터 상부층으로의 유기적 결합 관계를 중심으로 설명하기로 한다.Here, the trench moss shown in FIG. 2 is not accumulated at a constant rate, and although one transistor is shown in the cross-sectional view, it is natural that tens to tens of thousands of such transistors may be formed in one semiconductor die. In addition, the organic bonding relationship from the lower layer to the upper layer will be described based on the manufacturing order.

도시된 바와 같이 본 발명에 의한 트렌치 모스는 N+형 반도체 기판(20)과, 그 상면에 형성된 N-형 에피층(30)과, 그 상면에 형성된 P형 바디(40)와, 그 상면에 형성된 N+형 소스 영역(50)과, 상기 N+형 소스 영역(50), P형 바디(40) 및 N-형 에피층(30)을 관통하여 N+형 반도체 기판(20)에까지 형성된 소자 동작용 트렌치(63)와, 상기 트렌치(63)에 충진된 폴리 실리콘 게이트(80)와, 그 상면에 형성된 산화막(90)과, 그 상면에 형성된 소스 전극(100)과, 상기 소자 동작용 트렌치(63)의 외주연에 형성된 소자 분리용 트렌치(61)와, 그 상부에 형성된 게이트 전극(110)으로 이루어져 있다.As shown, the trench moss according to the present invention includes an N + type semiconductor substrate 20, an N-type epitaxial layer 30 formed on an upper surface thereof, a P-type body 40 formed on an upper surface thereof, and an upper surface thereof. Trench for device operation formed through the N + type source region 50, the N + type source region 50, the P type body 40 and the N type epi layer 30 up to the N + type semiconductor substrate 20 63, the polysilicon gate 80 filled in the trench 63, the oxide film 90 formed on the upper surface, the source electrode 100 formed on the upper surface, and the trench 63 for the device operation. A device isolation trench 61 formed at an outer periphery and a gate electrode 110 formed thereon.

먼저, 상기 N+형 반도체 기판(20)(또는 P+형, 이하의 설명에서는 N채널MOSFET를 기준으로 설명함)은 주지된 바와 같이 단결정봉 형성시 N형 불순물을 넣어 만든 것이다. 또한, 상기 N+형 반도체 기판(20)의 하면에는 일정 두께의 드레인 전극(10)이 형성되어 있으며, 이는 통상의 알루미늄(Al) 등으로 형성될 수 있으나, 여기서 그 재질을 한정하는 것은 아니다.First, the N + type semiconductor substrate 20 (or P + type, which will be described based on the N-channel MOSFET in the following description) is made of N-type impurities in forming a single crystal rod, as is well known. In addition, a drain electrode 10 having a predetermined thickness is formed on the bottom surface of the N + type semiconductor substrate 20, which may be formed of ordinary aluminum (Al), but is not limited thereto.

이어서, 상기 N+형 반도체 기판(20) 위에 일정 두께로 형성된 N-형 에피층(30)은 에피택셜 방법에 의해 형성된 것이다. 주지된 바와 같이 N-형 에피층(30)은 고온에서 상기 N+형 반도체 기판(20) 위에 N-형 불순물 가스와 실리콘 가스등을 함께 주입하여 성장시킨 것이다.Subsequently, the N-type epitaxial layer 30 formed on the N + type semiconductor substrate 20 to have a predetermined thickness is formed by an epitaxial method. As is well known, the N-type epitaxial layer 30 is grown by injecting N-type impurity gas and silicon gas together on the N + type semiconductor substrate 20 at a high temperature.

이어서, 상기 N-형 에피층(30) 위에 일정 두께로 형성된 P형 바디(40)도 이종 에피택셜 방법에 의해 형성된 것이다. 이러한 P형 바디(40)도 고온에서 상기 N-형 에피층(30) 위에 P형 불순물 가스와 실리콘 가스등을 함께 주입하여 성장시킨 것이다.Subsequently, the P-type body 40 formed at a predetermined thickness on the N-type epitaxial layer 30 is also formed by a heterogeneous epitaxial method. The P-type body 40 is also grown by injecting P-type impurity gas and silicon gas together on the N-type epitaxial layer 30 at a high temperature.

이어서, 상기 P형 바디(40) 위에 상부로 일정 두께(대략 0.2~0.5㎛) 돌출되어 형성된 N+형 소스 영역(50)은 N+형 불순물을 일정 깊이까지 이온 주입하여 형성한 것이다. 여기서, 상기 N+형 소스 영역(50)의 외주연인 P형 바디(40)에는 일정깊이까지 P+형 영역(45)이 더 형성되어 있다. 이러한 P+형 영역(45)은 하기할 소스 전극(100)과 N-형 에피층(30) 사이의 저항을 현저하게 저하시키게 된다. 이를 좀더 자세히 설명하면 상기 N+형 소스 영역(50)(콜렉터), P형 바디(40)(베이스) 및 N-형 에피층(30)(에미터)은 기생 트랜지스터로 작동하게 되는데, 이는 소자의 턴 오프(turn off)시 소스 전극(100)으로부터 전류의 유입이 있을때, 이 전류가 P형 바디(40) 및 N-형 에피층(30)을 통해 흐르게 된다. 이때 상기 P형 바디(40)의 저항이 증가하게 되면 V=IR에 의해 전압 V가 증가하게 된다. 그러면, 상기 P형 바디(40)(베이스)의 전위가 높아지고 따라서 기생 트랜지스터가 동작하여 소자의 오동작이 일어나지만, 본 발명은 P+형 영역(45)이 더 형성됨으로써, 저항을 작게 하고 따라서 소스 전극(100)으로부터 전류가 유입되어도 소자가 오동작하지 않게 된다.Subsequently, the N + type source region 50 formed by protruding a predetermined thickness (approximately 0.2 to 0.5 μm) onto the P-type body 40 is formed by ion implanting N + type impurities to a predetermined depth. Here, the P-type body 45 is further formed in the P-type body 40, which is the outer circumference of the N + -type source region 50, to a predetermined depth. The P + type region 45 significantly lowers the resistance between the source electrode 100 and the N-type epi layer 30 to be described later. In more detail, the N + type source region 50 (collector), the P type body 40 (base) and the N type epi layer 30 (emitter) operate as parasitic transistors. When there is an inflow of current from the source electrode 100 at turn off, this current flows through the P-type body 40 and the N-type epi layer 30. At this time, when the resistance of the P-type body 40 increases, the voltage V increases due to V = IR. Then, the potential of the P-type body 40 (base) becomes high and thus the parasitic transistor operates to cause a malfunction of the device. However, in the present invention, since the P + type region 45 is further formed, the resistance is reduced and thus the source electrode is formed. Even if a current flows from the device 100, the device does not malfunction.

이어서, 상기 소자 동작용 트렌치(63)는 상기 N+형 소스 영역(50), P형 바디(40) 및 N-형 에피층(30)을 관통하여 N+형 반도체 기판(20)에까지 형성되어 있다. 물론, 상기 소자 동작용 트렌치(63)의 표면에는 절연을 위해 매우 얇은 두께의 게이트 산화막(70)이 형성되어 있다.Subsequently, the device operation trench 63 penetrates through the N + type source region 50, the P type body 40, and the N type epitaxial layer 30 to the N + type semiconductor substrate 20. Of course, the gate oxide layer 70 having a very thin thickness is formed on the surface of the trench 63 for operating the device.

이어서, 상기 소자 동작용 트렌치(63)의 내측에 형성된 폴리 실리콘 게이트(80)는 N+형 소스 영역(50) 및 P형 바디(40)와 대응되는 영역에만 형성되어 있다. 즉, 상기 N-형 에피층(30)과 N+형 반도체 기판(20)과 대응되는 소자 동작용 트렌치(63)의 내측에는 바닥 산화막(64)이 충진되어 있다. 또한, 이러한 폴리 실리콘 게이트(80)는 N형 불순물이 포함된 것으로서, 이는 상기 소자 동작용 트렌치(63)의 게이트 산화막(70)에 의해 N+형 소스 영역(50), P형 바디(40), N-형 에피층(30) 및 N+형 반도체 기판(20)과 절연된 상태가 된다.Subsequently, the polysilicon gate 80 formed inside the trench 63 for the device operation is formed only in a region corresponding to the N + type source region 50 and the P type body 40. That is, the bottom oxide layer 64 is filled inside the trench 63 for device operation corresponding to the N-type epitaxial layer 30 and the N + type semiconductor substrate 20. In addition, the polysilicon gate 80 includes N-type impurities, which are formed by the gate oxide layer 70 of the device operation trench 63, the N + type source region 50, the P type body 40, and the like. The N-type epitaxial layer 30 and the N + type semiconductor substrate 20 are insulated from each other.

이어서, 상기 폴리 실리콘 게이트(80) 및 N+형 소스 영역(50) 위에는 일정 두께로 층간 절연을 위한 산화막(90)이 형성되어 있다.Subsequently, an oxide film 90 for interlayer insulation is formed on the polysilicon gate 80 and the N + type source region 50 at a predetermined thickness.

이어서, 상기 산화막(90) 위에는 소자 동작용 트렌치(63)의 양측에 형성된 N+형 소스 영역(50)에 전원을 인가하기 위한 소스 전극(100)이 증착되어 있다. 이러한 소스 전극(100) 역시 알루미늄(Al) 등으로 형성될 수 있으나, 여기서 그 재질을 한정하는 것은 아니다.Subsequently, a source electrode 100 for applying power to the N + type source region 50 formed on both sides of the device operation trench 63 is deposited on the oxide film 90. The source electrode 100 may also be formed of aluminum (Al), but the material is not limited thereto.

한편, 상기 소자 동작용 트렌치(63)의 외측에는 상기 P형 바디(40) 및 N-형 에피층(30)을 관통하여 N+형 반도체 기판(20)에까지 이르는 소자 분리용 트렌치(61)가 더 형성되어 있다. 물론, 이러한 소자 분리용 트렌치(61) 내측에는 산화막(62)이 형성되어 있으며, 상기 산화막(62) 위에는 일정 두께의 산화막(62) 보호를 위한 질화막(95)이 더 형성되어 있다.On the other hand, a device isolation trench 61 penetrating the P-type body 40 and the N-type epitaxial layer 30 to the N + type semiconductor substrate 20 is further formed outside the trench 63 for device operation. Formed. Of course, an oxide film 62 is formed inside the device isolation trench 61, and a nitride film 95 for protecting the oxide film 62 having a predetermined thickness is further formed on the oxide film 62.

또한, 상기 질화막(95)의 상면에는 상술한 소자 동작용 트렌치(63)에 형성된 폴리 실리콘 게이트(80)와 전기적으로 연결된 동일 재질의 폴리 실리콘 게이트(80)가 더 형성되어 있다. 또한, 상기 폴리 실리콘 게이트(80)는 상면만 오픈되도록 일정 두께의 층간 절연막인 산화막(90)이 형성되어 있고, 상기 오픈된 영역을 통하여 게이트 전극(110)이 증착되어 있다. 마찬가지로 상기 게이트 전극(110)도 알루미늄(Al) 등으로 형성가능하며, 여기서 그 재질을 한정하는 것은 아니다. 또한, 상기 소자 동작용 트렌치(63)에 형성된 폴리 실리콘 게이트(80)와, 소자 분리용 트렌치(61) 상부에 형성된 폴리 실리콘 게이트(80)의 전기적 연결상태는 도시되어 있지는 않지만, 상호 연결됨으로써, 상기 게이트 전극(110)을 통하여 상기 소자 동작용 트렌치(63) 내측에 폴리 실리콘 게이트(80)에 소정 전압이 인가된다.In addition, a polysilicon gate 80 of the same material is further formed on the upper surface of the nitride film 95 to be electrically connected to the polysilicon gate 80 formed in the above-described device operation trench 63. In addition, the polysilicon gate 80 has an oxide film 90, which is an interlayer insulating film having a predetermined thickness, so that only an upper surface thereof is opened, and a gate electrode 110 is deposited through the open region. Similarly, the gate electrode 110 may be formed of aluminum (Al) or the like, but the material is not limited thereto. In addition, the electrical connection state of the polysilicon gate 80 formed in the device operation trench 63 and the polysilicon gate 80 formed on the device isolation trench 61 is not shown, but by being interconnected, A predetermined voltage is applied to the polysilicon gate 80 inside the trench 63 for device operation through the gate electrode 110.

이러한 트렌치 모스의 작용 또는 특성을 도 3a의 피크 필드 및 도 3b의 농도 프로파일을 이용하여 설명하면 다음과 같다.The operation or characteristics of such trench moss will be described using the peak field of FIG. 3A and the concentration profile of FIG. 3B.

먼저, 도 3a를 참조하면, 소자 동작용 트렌치(63)가 N+형 반도체 기판(20)에까지 형성되고, 또한 그 트렌치(63) 내측에는 바닥 산화막(64)이 형성된 후, 그 위에 폴리 실리콘 게이트(80)가 형성됨으로써, 역바이어스 상태에서 피크 필드가 N+형 반도체 기판(20)에까지 하강된다. 물론, 소자 분리용 트렌치(61)의 근처에서도 피크 필드가 N+형 반도체 기판(20)에까지 하강된다. 더불어, P형 바디(40)와 N-형 에피층(30) 사이의 경계면이 일직선 상태가 될 뿐 종래와 같은 곡면이 없음으로써, P형 바디(40)의 하부인 N-형 에피층(30)에 피크 필드가 일직선 상태로 형성된다. 따라서, 피크 필드가 소자 동작용 트렌치(63) 및 소자 분리용 트렌치(61) 하부로 하강하거나, N+형 에피층(30)에서 일직선 형태로 형성됨으로써, 전계 집중으로 인한 소자 동작용 트렌치(63)의 모서리 부분 파손이나, P형 바디(40)의 파손 현상이 억제된다. 결국, 피크 필드에 의한 전계 집중 현상이 제거됨으로써, 트렌치 모스의 내압이 향상된다.First, referring to FIG. 3A, a trench 63 for device operation is formed up to an N + type semiconductor substrate 20, and a bottom oxide film 64 is formed inside the trench 63, and then a polysilicon gate (on the top) is formed thereon. 80 is formed, so that the peak field is lowered to the N + type semiconductor substrate 20 in the reverse bias state. Of course, the peak field is lowered to the N + type semiconductor substrate 20 even near the element isolation trench 61. In addition, since the interface between the P-type body 40 and the N-type epitaxial layer 30 is in a straight line, and there is no conventional curved surface, the N-type epitaxial layer 30 that is the lower portion of the P-type body 40 is formed. ) Peak fields are formed in a straight line. Accordingly, the peak field is lowered below the element operation trench 63 and the element isolation trench 61 or formed in a straight line in the N + type epi layer 30, whereby the element operation trench 63 due to electric field concentration is formed. The breakage of the edge portion and the breakage phenomenon of the P-type body 40 are suppressed. As a result, the electric field concentration phenomenon due to the peak field is removed, thereby improving the internal pressure of the trench moss.

한편, 도 3b를 참조하면, P형 바디(40)가 미리 에피텍셜 방법에 의해 형성됨으로써, 그 농도 프로파일이 거의 직선에 가까워진다. 즉, 수평 및 수직 농도 프로파일이 일직선 상태로서 상호 거의 직각으로 꺽여진 상태가 된다. 따라서, P형 바디(40)의 길이(L)가 종래 길이(L')에 비해 현격히 작아진다. 결국, 상기 길이(L)는 전류 특성(ID)에 반비례하므로, 상기 트렌치 모스의 전류 특성(ID)이 향상된다.On the other hand, referring to FIG. 3B, the P-type body 40 is formed by the epitaxial method in advance, so that the concentration profile is almost straight. That is, the horizontal and vertical concentration profiles are in a straight line and are bent at substantially right angles to each other. Accordingly, the length L of the P-type body 40 is significantly smaller than the conventional length L '. Consequently, the length (L) is inversely proportional to the current characteristic (I D), the current characteristic (I D) of the trench MOS can be improved.

즉, 트렌치 모스를 턴온(turn on)시키기 위한 최소 전압(문턱전압, Vth)은 통상 P형 바디(40)의 농도에 의해 결정되지만, 트렌치 모스의 펀치 쓰루(punch-through) 내압 즉, 피크 필드가 P형 바디(40)쪽으로 뻗어서 N+형 소스 영역(50)에 닿았을 때 전류의 급격한 증가에 의한 브레이크 다운(break down) 현상은 P형 바디(40)의 면적에 의해 결정된다. 또한, 도 3b에서 본 발명의 빗금친 영역(C)과 종래 기술의 빗금친 영역(C')이 동일하다면 두 트렌치 모스의 펀치 쓰루 내압은 동일하다. 이때 구조적으로 동일한 면적시에 채널의 길이인 L(본 발명)은 L'(종래기 술)보다 짧다.That is, the minimum voltage (threshold voltage, Vth) for turning on the trench moss is usually determined by the concentration of the P-type body 40, but the punch-through breakdown voltage of the trench moss, that is, the peak field. The breakdown phenomenon caused by the rapid increase in the current when is extended toward the P-type body 40 to reach the N + -type source region 50 is determined by the area of the P-type body 40. In addition, if the hatched region C of the present invention and the hatched region C 'of the prior art are the same in Fig. 3B, the punch-through internal pressures of the two trench moss are the same. At this time, L (the present invention), which is the length of the channel at a structurally identical area, is shorter than L '(prior art).

따라서, ID=β0(W/L)((VG-VT)VD-(1/2)VD 2)의 수식에서 두 트렌치 모스는 게이트 산화막(70)이 동일할 경우 W 또는 L 즉, 채널의 폭(W) 또는 길이(L)에 의해 전류 특성(ID)가 결정되며, 이때 본 발명의 L이 종래 기술의 L'보다 작으므로, 본 발명에 의한 트렌치 모스의 전류 특성(ID)이 종래 트렌치 모스보다 더욱 우수해진다.Therefore, in the formula of I D = β 0 (W / L) ((V G -V T ) V D- (1/2) V D 2 ), the two trench moss are W or when the gate oxide film 70 is the same. The current characteristic (I D ) is determined by L, that is, the width (W) or length (L) of the channel, where the current characteristic of the trench moss according to the present invention, since L of the present invention is smaller than L 'of the prior art. (I D ) is better than conventional trench morse.

도 4a 내지 도 4m을 참조하면, 본 발명에 의한 트렌치 모스의 제조 방법이 순차적으로 도시되어 있다.4A to 4M, a method of manufacturing trench moss according to the present invention is illustrated sequentially.

도시된 바와 같이 본 발명에 의한 트렌치 모스의 제조 방법은 N+형 반도체 기판(20), N-형 에피층(30) 및 P형 바디(40)를 순차적으로 성장시키는 단계와(도 4a 참조), 소자 분리용 트렌치(61)의 형성 단계와(도 4b-도 4d 참조), 소자 동작용 트렌치(63) 및 폴리 실리콘 게이트(80) 증착 단계와(도 4e-도 4h 참조), N+형 소스 영역(50) 형성, 식각 및 P+형 영역(45) 형성 단계와(도 4i-도 4l 참조), 소스 전극(100), 게이트 전극(110) 및 드레인 전극(10) 형성 단계(도 4k)로 이루어져 있다. 이하, 위에서는 몇 개의 도면을 묶어서 하나의 단계로 설명하였으나, 각각의 도면을 참조하여 더욱 자세하게 제조 방법을 설명하면 다음과 같다.As shown in the drawing, the method of manufacturing trench moss according to the present invention comprises the steps of sequentially growing an N + type semiconductor substrate 20, an N-type epitaxial layer 30, and a P-type body 40 (see FIG. 4A), Forming trenches 61 for device isolation (see FIGS. 4B-4D), depositing trenches 63 and polysilicon gates 80 for device operation (see FIGS. 4E-4H), N + type source regions (50) forming, etching and forming a P + type region 45 (see FIGS. 4I-4L), forming a source electrode 100, a gate electrode 110 and a drain electrode 10 (FIG. 4K). have. Hereinafter, although several drawings have been described above in one step, the manufacturing method will be described in more detail with reference to the respective drawings.

먼저 도 4a를 참조하면, N+형 반도체 기판(20) 위에 N-형 에피층(30) 및 P형 바디(40)를 순차적으로 성장시키는 단계가 도시되어 있다. 즉, N-형 에피층(30) 위에 이종 에피택셜 방법에 의해 일정 두께의 P형 바디(40)를 형성한다.Referring first to FIG. 4A, a step of sequentially growing an N-type epitaxial layer 30 and a P-type body 40 on an N + type semiconductor substrate 20 is illustrated. That is, the P-type body 40 having a predetermined thickness is formed on the N-type epitaxial layer 30 by a heterogeneous epitaxial method.

이어서, 도 4b를 참조하면, 소자 분리용 트렌치(61)의 형성 단계가 도시되어 있다. 이러한 소자 분리용 트렌치(61)는 통상의 사진 식각 공정 및 실리콘 식각 공정을 이용하여 형성한다. 즉, 화학 기상 증착(CVD) 방법 또는 고온의 노(furnace)에서 일정 두께의 산화막(62)을 형성한 후, 사진 식각 공정으로 소자 분리 영역을 디파인(define)한 후, 실리콘 즉, P형 바디(40) 및 N-형 에피층(30)을 관통하여 N+형 반도체 기판(20)에 이르기까지 식각한다. 이때, 식각 깊이는 상기 N+형 반도체 기판(20)에 충분히 접촉하도록 제어한다.Next, referring to FIG. 4B, a step of forming the trench 61 for device isolation is illustrated. The device isolation trench 61 is formed using a conventional photolithography process and a silicon etching process. That is, after forming the oxide film 62 having a predetermined thickness in a chemical vapor deposition (CVD) method or a high temperature furnace, and then fine-defining the device isolation region by a photolithography process, silicon, that is, a P-type body It penetrates through the 40 and the N-type epitaxial layer 30 to the N + type semiconductor substrate 20. At this time, the etching depth is controlled to sufficiently contact the N + type semiconductor substrate 20.

이어서, 도 4c를 참조하면, 산화막(62)의 충진 단계가 도시되어 있다. 즉, 이산화규소(SiO2)를 상기 소자 분리용 트렌치(61)의 내측에 채우고 에치백(Etch-back) 방법으로 그 상면을 평탄화시킨다.4C, the filling step of the oxide film 62 is shown. That is, silicon dioxide (SiO 2 ) is filled in the inside of the device isolation trench 61 and the top surface thereof is planarized by an etch-back method.

이어서, 도 4d를 참조하면, 소자 분리용 트렌치(61)의 보호 단계가 도시되어 있다. 즉, 이어지는 산화막(62) 식각 공정에서 소자 분리용 트렌치(61) 내측의 산화막(62)을 보호하기 위한 공정이다. 먼저 소자 분리용 트렌치(61)를 포함하는 산화막(62) 위에 일정 두께의 질화막(95)을 증착하고, 이어서 사진 식각 공정으로 소정 영역을 디파인한 후, 상기 질화막(95)이 일정 영역(소자 분리용 트렌치(61)의 상면)에만 남도록 식각한다.Referring next to FIG. 4D, a protection step of trench 61 for device isolation is shown. That is, in the subsequent etching process of the oxide film 62, the oxide film 62 inside the trench 61 for device isolation is protected. First, a nitride film 95 having a predetermined thickness is deposited on the oxide film 62 including the trench 61 for device isolation, and then a predetermined region is defined by a photolithography process, and then the nitride film 95 is in a predetermined region (device isolation). It is etched so as to remain only on the upper surface of the trenches 61.

이어서, 도 4e 및 도 4f를 참조하면, 소자 동작용 트렌치(63) 형성 단계가 도시되어 있다. 즉, 전류가 흐르는 액티브 영역을 디파인하고, 통상의 사진 식각 공정을 통해서 소자 동작용 트렌치(63)를 디파인한 후 실리콘을 식각한다. 이때에 도 P형 바디(40) 및 N-형 에피층(30)을 관통하여 N+형 반도체 기판(20)에 이르기까지 식각한다. 이때, 식각 깊이는 상기 N+형 반도체 기판(20)에 충분히 접촉하도록 제어한다.4E and 4F, a step of forming trenches 63 for device operation is shown. That is, the active region through which current flows is defined, and after the trench 63 for device operation is defined through a normal photolithography process, silicon is etched. At this time, the P-type body 40 and the N-type epitaxial layer 30 are etched up to the N + type semiconductor substrate 20. At this time, the etching depth is controlled to sufficiently contact the N + type semiconductor substrate 20.

이어서, 도 4g를 참조하면, 소자 동작용 트렌치(63)에 바닥 산화막(64)을 형성하는 단계가 도시되어 있다. 즉, 소자 동작용 트렌치(63)에 바닥 산화막(64)을 필링(filling)하고, 식각하여 상기 바닥 산화막(64)이 P형 바디(40)보다 약간 아래에까지 채워지도록 제어한다. 이때, 상기 나머지 소자 동작용 트렌치(63)의 벽면에는 게이트 산화막(70)이 형성되도록 한다.Next, referring to FIG. 4G, a step of forming the bottom oxide film 64 in the trench 63 for device operation is illustrated. That is, the bottom oxide film 64 is filled and etched in the device operation trench 63 so that the bottom oxide film 64 is slightly filled below the P-type body 40. In this case, the gate oxide layer 70 is formed on the wall surface of the trench 63 for operating the remaining elements.

이어서, 도 4h를 참조하면, 폴리 실리콘 게이트(80) 형성 단계가 도시되어 있다. 즉, 상기 소자 동작용 트렌치(63)의 내측에 폴리 실리콘(80)을 채우고, 그 상부 표면 전체에 폴리 실리콘(80)을 증착한 후, 상기 질화막(95) 위의 폴리 실리콘(80)(폴리 실리콘 버스) 영역을 디파인하여, 에치백 공정을 수행한다. 이와 같이 하여, 소자 동작용 트렌치(63)의 내측 및 질화막(95) 위에만 폴리 실리콘 게이트(80)가 남도록 한다.4H, the polysilicon gate 80 forming step is shown. That is, the polysilicon 80 is filled in the trench 63 for device operation, the polysilicon 80 is deposited on the entire upper surface thereof, and then the polysilicon 80 (poly) is formed on the nitride film 95. The silicon bus) area is defined to perform an etch back process. In this manner, the polysilicon gate 80 remains only on the inside of the trench 63 for device operation and on the nitride film 95.

이어서, 도 4i를 참조하면, N+형 소스 영역(50) 및 그 위에 층간 절연막인 산화막(90)을 형성하는 단계가 도시되어 있다. 먼저, N+ 불순물을 소자 동작용 트렌치(63)의 외주연인 P형 바디(40)에 일정 깊이로 이온주입하여 형성하고, 바로 화학 기상 증착 방식으로 층간 절연막인 산화막(90)을 형성한다.4I, a step of forming an N + type source region 50 and an oxide film 90 which is an interlayer insulating film thereon is shown. First, N + impurities are formed by ion implantation at a predetermined depth into the P-type body 40, which is an outer circumference of the trench 63 for device operation, and an oxide film 90, which is an interlayer insulating film, is formed by chemical vapor deposition.

이어서, 도 4j를 참조하면, 컨택(contact) 형성 단계가 도시되어 있다. 즉, 사진 식각으로 컨택 영역을 디파인하고, 상기 층간 절연막인 산화막(90)을 식각한 다. 즉, 상기 소자 동작용 트렌치(63)의 상면은 산화막(90)으로 덮히도록 하고, 상기 소자 분리용 트렌치(61)의 상면에서는 폴리 실리콘 게이트(80)의 일정 영역이 오픈되도록 산화막(90)을 식각한다.Referring next to FIG. 4J, a contact formation step is shown. That is, the contact region is defined by photolithography, and the oxide layer 90 as the interlayer insulating layer is etched. That is, the upper surface of the device operation trench 63 is covered with the oxide film 90, and the oxide film 90 is opened so that a predetermined region of the polysilicon gate 80 is opened on the upper surface of the device isolation trench 61. Etch it.

이어서, 도 4k를 참조하면 P형 바디(40)의 식각 단계가 도시되어 있다. 즉, 상기 N+형 소스 영역(50)의 외주연인 P형 바디(40)의 일정 영역을 식각 함으로써, 마치 상기 N+형 소스 영역(50)이 P형 바디(40)의 상부로 일정 두께 돌출된 형태가 되도록 한다.Subsequently, referring to FIG. 4K, an etching step of the P-type body 40 is illustrated. That is, by etching a predetermined region of the P-type body 40 that is the outer periphery of the N + type source region 50, the N + type source region 50 protrudes a predetermined thickness to the upper portion of the P-type body 40. To be

이어서, 도 4l을 참조하면 P+형 영역(45) 형성 단계가 도시되어 있다. 즉, 상기 식각된 P형 바디(40)의 표면에 P+형 불순물을 이온주입하여 N+형 소스 영역(50)의 외주연에 일정 깊이의 P+형 영역(45)이 형성되도록 한다.4l, a step of forming a P + type region 45 is shown. That is, P + type impurities are implanted into the surface of the etched P type body 40 so that a P + type region 45 having a predetermined depth is formed on the outer circumference of the N + type source region 50.

마지막으로, 도4m을 참조하면, 전극 형성 단계가 도시되어 있다. 즉, 상기 소자 동작용 트렌치(63)의 양측에 형성된 N+형 소스 영역(50)에 소스 전압이 인가되도록 소스 전극(100)을 형성하고, 상기 소자 분리용 트렌치(61) 위에 형성된 폴리 실리콘 게이트(80)에 게이트 전압이 인가되도록 게이트 전극(110)이 형성되며, 상기 N+형 반도체 기판(20)의 하면에는 드레인 전압이 인가되도록 드레인 전극(10)이 형성됨으로써, 본 발명에 의한 트렌치 모스가 완성된다.Finally, referring to FIG. 4M, an electrode forming step is shown. That is, the source electrode 100 is formed to apply a source voltage to the N + type source region 50 formed at both sides of the device operation trench 63, and the polysilicon gate formed on the device isolation trench 61 ( A gate electrode 110 is formed to apply a gate voltage to the gate electrode 80, and a drain electrode 10 is formed on a lower surface of the N + type semiconductor substrate 20 to complete the trench MOS according to the present invention. do.

상술한 바와같이, 본 발명에 따른 트렌치 모스 및 그 제조 방법에 의하면, 소자 동작용 트렌치가 N+형 기판에까지 형성되고, 또한 그 트렌치 내측에는 산화막이 증착된 후, 그 위에 폴리 실리콘 게이트가 형성됨으로써, 역바이어스 상태에서 피크필드가 N+형 기판에까지 하강하게 된다. 또한, P형 바디와 N-형 에피층 사이의 경계면이 일직선 상태가 될 뿐 곡면이 없어짐으로써, P형 바디에도 피크 필드에 의한 전계 집중 현상이 제거된다. 결국, 피크 필드에 의한 전계 집중 현상이 제거됨으로써, 트렌치 모스의 내압이 향상되는 효과가 있다.As described above, according to the trench moss according to the present invention and a method for manufacturing the same, a trench for element operation is formed up to an N + type substrate, and an oxide film is deposited inside the trench, and then a polysilicon gate is formed thereon. In the reverse bias state, the peak field drops to the N + type substrate. In addition, since the interface between the P-type body and the N-type epilayer is only in a straight line, the curved surface is eliminated, thereby eliminating the electric field concentration phenomenon due to the peak field in the P-type body. As a result, the electric field concentration phenomenon due to the peak field is eliminated, thereby improving the internal pressure of the trench moss.

또한, 본 발명에 의한 트렌치 모스 및 그 제조 방법에 의하면, P형 바디가 미리 에피 성장법에 의해 형성됨으로써, 그 농도 프로파일이 거의 직선에 가까워진다. 따라서, P형 바디의 길이(L) 또는 깊이가 작아진다. 따라서, 상기 길이(L)는 전류 특성(ID)에 반비례하므로, 상기 트렌치 모스의 전류 특성(ID)이 향상되는 효과가 있다.Further, according to the trench moss and the method for producing the same according to the present invention, since the P-type body is formed by the epitaxial growth method in advance, the concentration profile becomes almost straight. Therefore, the length L or the depth of the P-shaped body becomes small. Thus, the length (L) is inversely proportional to the current characteristic (I D), there is an effect characteristic of the trench MOS current (I D) is to be improved.

이상에서 설명한 것은 본 발명에 따른 트렌치 모스 및 그 제조 방법을 실시하기 위한 하나의 실시예에 불과한 것으로서, 본 발명은 상기한 실시예에 한정되지 않고, 이하의 특허청구범위에서 청구하는 바와같이 본 발명의 요지를 벗어남이 없이 당해 발명이 속하는 분야에서 통상의 지식을 가진 자라면 누구든지 다양한 변경 실시가 가능한 범위까지 본 발명의 기술적 정신이 있다고 할 것이다.What has been described above is just one embodiment for carrying out the trench moss and the manufacturing method according to the present invention, the present invention is not limited to the above-described embodiment, as claimed in the following claims Without departing from the gist of the present invention, those skilled in the art to which the present invention pertains to the technical spirit of the present invention to the extent that various modifications can be made.

Claims (12)

하면에 드레인 전극이 형성된 N+형 반도체 기판과,An N + type semiconductor substrate having a drain electrode formed on its lower surface, 상기 N+형 반도체 기판 위에 일정 두께로 성장된 N-형 에피층과,An N-type epitaxial layer grown to a predetermined thickness on the N + type semiconductor substrate, 상기 N-형 에피층 위에 일정 두께로 성장된 P형 바디와,A P-type body grown to a predetermined thickness on the N-type epi layer, 상기 P형 바디 위에 일정 두께로 형성된 N+형 소스 영역과,An N + type source region formed on the P type body with a predetermined thickness; 상기 N+형 소스 영역, P형 바디 및 N-형 에피층을 관통하여, 상기 N+형 반도체 기판에까지 형성되고, 내측 측벽에는 게이트 산화막이 형성된 일정 깊이의 소자 동작용 트렌치와,A trench for device operation of a predetermined depth, penetrating through the N + type source region, the P type body and the N type epitaxial layer, and formed on the N + type semiconductor substrate, and having a gate oxide film formed on an inner sidewall thereof; 상기 소자 동작용 트렌치의 게이트 산화막 위에 증착된 폴리 실리콘 게이트와,A polysilicon gate deposited on the gate oxide film of the device operation trench; 상기 폴리 실리콘 게이트 및 N+형 소스 영역 위에 일정 두께로 성장된 산화막과,An oxide film grown to a predetermined thickness on the poly silicon gate and the N + type source region; 상기 소자 동작용 트렌치를 중심으로 양측의 P형 바디를 연결하는 소스 전극을 포함하고,A source electrode connecting the P-type bodies on both sides of the trench for operating the device; 상기 소자 동작용 트렌치의 바닥면인 상기 N+형 반도체 기판으로부터 상기 N-형 에피층과 대응되는 영역에는 상기 게이트 산화막의 두께보다 두꺼운 바닥 산화막이 더 형성되고, 상기 폴리 실리콘 게이트는 상기 바닥 산화막의 표면으로부터 상기 게이트 산화막의 표면에 형성된 것을 특징으로 하는 트렌치 모스.A bottom oxide film thicker than the thickness of the gate oxide film is further formed in a region corresponding to the N-type epitaxial layer from the N + type semiconductor substrate, which is a bottom surface of the device operation trench, and the polysilicon gate is formed on a surface of the bottom oxide film. And trenches formed on the surface of the gate oxide film from the trench. 삭제delete 제 1 항에 있어서, 상기 N+형 소스 영역은 P형 바디로부터 상부로 일정 두께 돌출되어 형성된 것을 특징으로 하는 트렌치 모스.The trench mos of claim 1, wherein the N + type source region protrudes a predetermined thickness upward from the P type body. 제 1 항에 있어서, 상기 N+형 소스 영역의 외주연인 P형 바디에는 일정 깊이의 P+형 영역이 더 형성된 것을 특징으로 하는 트렌치 모스.The trench mos of claim 1, wherein a P + type region having a predetermined depth is further formed in the P type body that is an outer circumference of the N + type source region. 제 1 항에 있어서, 상기 소자 동작용 트렌치의 외주연에는 상기 P형 바디, N-형 에피층을 관통하여 N+형 반도체 기판에까지 소자 분리용 트렌치가 더 형성되고, 상기 소자 분리용 트렌치에는 산화막이 형성된 것을 특징으로 하는 트렌치 모스.The device isolation trench of claim 1, wherein an isolation layer is further formed on an outer circumference of the device operation trench to penetrate through the P-type body and the N-type epitaxial layer to an N + type semiconductor substrate. Trench moss, characterized in that formed. 제 5 항에 있어서, 상기 소자 분리용 트렌치에 형성된 산화막 위에는 일정 두께의 질화막이 형성되어 있고, 상기 질화막 위에는 폴리 실리콘 게이트가 형성되어 있으며, 상기 폴리 실리콘 게이트 위에는 게이트 전극이 더 형성된 것을 특징으로 하는 트렌치 모스.The trench of claim 5, wherein a nitride film having a predetermined thickness is formed on the oxide film formed in the isolation trench, a polysilicon gate is formed on the nitride film, and a gate electrode is further formed on the polysilicon gate. Morse. N+형 반도체 기판 위에 N-형 에피층 및 P형 바디를 순차적으로 성장시키는 단계와, Sequentially growing an N-type epitaxial layer and a P-type body on the N + type semiconductor substrate, 상기 P형 바디 및 N-형 에피층에 소자 분리용 트렌치를 형성하고, 상기 소자 분리용 트렌치에 산화막을 성장시키는 단계와, Forming a device isolation trench in the P-type body and the N-type epi layer, and growing an oxide film in the device isolation trench; 상기 소자 분리용 트렌치의 외측인 상기 P형 바디 및 N-형 에피층에 소자 동작용 트렌치를 형성하고, 상기 소자 동작용 트렌치의 내측 및 소자 분리용 트렌치의 상부에 폴리 실리콘 게이트를 증착하여 패터닝하는 단계와, Forming a device operation trench in the P-type body and an N-type epi layer, which is an outer side of the device isolation trench, and depositing and patterning a polysilicon gate on the inside of the device operation trench and on the device isolation trench Steps, 상기 소자 동작용 트렌치의 외측인 P형 바디에 일정 깊이로 N+형 소스 영역을 이온 주입하여 형성하고, 소자 동작용 트렌치 내측의 폴리 실리콘 게이트는 덮이고, 상기 소자 분리용 트렌치 상부의 폴리 실리콘 게이트는 오픈되도록 일정 두께의 산화막을 증착 및 패터닝하고, 상기 N+형 소스 영역의 외주연인 P형 바디를 일정 깊이까지 식각하는 단계와,Formed by ion implanting an N + type source region into the P-type body, which is outside the trench for device operation, to a predetermined depth, the polysilicon gate inside the trench for device operation is covered, and the polysilicon gate above the device isolation trench is open. Depositing and patterning an oxide film having a predetermined thickness so as to etch the P-type body, which is an outer circumference of the N + type source region, to a predetermined depth; 상기 소자 동작용 트렌치의 외주연인 P+형 영역이 상호 도전되도록 소스 전극을 형성하고, 상기 소자 분리용 트렌치의 상부에는 폴리 실리콘 게이트와 접속되도록 게이트 전극을 형성하며, 상기 N+형 반도체 기판의 하면에는 일정 두께의 드레인 전극을 형성하는 단계를 포함하고,A source electrode is formed to mutually conduct a P + type region, which is an outer circumference of the device operation trench, and a gate electrode is formed on an upper portion of the device isolation trench to be connected to a polysilicon gate, and a constant is formed on a bottom surface of the N + type semiconductor substrate. Forming a drain electrode having a thickness, 상기 소자 동작용 트렌치 형성 및 폴리 실리콘 게이트 증착 단계에서는 상기 소자 동작용 트렌치가 P형 바디 및 N-형 에피층을 관통하여 N+형 반도체 기판에까지 형성되도록 하고, 이어서 상기 소자 동작용 트렌치의 바닥면인 N+형 반도체 기판으로부터 N-형 에피층과 대응되는 영역까지 소정 두께의 바닥 산화막을 증착하는 동시에 상기 소자 동작용 트렌치의 나머지 내측 측벽에는 상기 바닥 산화막의 두께보다 얇은 게이트 산화막을 증착하며, 이어서 상기 바닥 산화막의 상면으로부터 게이트 산화막의 표면에는 폴리 실리콘 게이트를 형성함을 특징으로 하는 트렌치 모스의 제조 방법.In the forming of the device operation trench and the deposition of the polysilicon gate, the device operation trench is formed to penetrate through the P-type body and the N-type epitaxial layer to the N + type semiconductor substrate, and then the bottom surface of the device operation trench. Depositing a bottom oxide film having a predetermined thickness from an N + type semiconductor substrate to a region corresponding to the N-type epi layer, and depositing a gate oxide film thinner than the thickness of the bottom oxide film on the remaining inner sidewall of the device operation trench, and then A method for producing trench moss, wherein a polysilicon gate is formed on the surface of the gate oxide film from an upper surface of the oxide film. 삭제delete 삭제delete 제 7 항에 있어서, 상기 소자 분리용 트렌치에 산화막을 형성한 후에는, 그 상면에 일정 두께의 질화막을 더 증착하여 패터닝함을 특징으로 하는 트렌치 모스의 제조 방법.The method of claim 7, wherein after forming an oxide film in the isolation trench, a nitride film having a predetermined thickness is further deposited on the upper surface of the device to form a trench moss. 삭제delete 제 7 항에 있어서, 상기 N+형 소스 영역 외주연의 P형 바디를 일정 깊이까지 식각한 후에는 상기 식각된 P형 바디에 일정 깊이의 P+형 영역을 이온주입하여 더 형성함을 특징으로 하는 트렌치 모스의 제조 방법.The trench of claim 7, wherein after etching the P-type body around the N + -type source region to a predetermined depth, a trench is further formed by ion implanting a P + -type region having a predetermined depth into the etched P-type body. Method of making moss.
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