KR100339248B1 - Cmos image senser - Google Patents
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Abstract
본 발명은 화소를 구성하는 각 소자의 구동신호를 생성하는 로우 디코더를 적은 소자로 간결하게 설계함으로써 저전력 및 고속 구동이 가능하도록 한 CMOS 이미지 센서를 제공하는데 그 목적이 있는 것으로, 본 발명의 로우 디코더는 스캔신호, 집적신호 및 외부의 패드를 통해 입력되는 제1 내지 제3 제어신호(Tx, Rx, Sx)를 디코딩하여 상기 제1 내지 제3 화소구동신호를 출력하는 디코딩 수단을 포함하며, 상기 디코딩 수단은 상기 제3제어신호(Sx) 및 상기 스캔신호를 입력받아 부정논리곱하여 상기 제3화소구동신호(PhiS)를 출력하는 제1부정논리곱게이트; 상기 제2제어신호(Rx) 및 상기 스캔신호를 입력받아 부정논리곱하여 상기 제2화소구동신호(PhiR)를 출력하는 제2부정논리곱게이트; 상기 스캔신호에 응답하여 상기 제1제어신호(Tx)를 전달하는 전달게이트; 상기 전달게이트의 출력신호를 래치하여 상기 제1화소구동신호(PhiT)를 출력하는 래치; 및 상기 집적신호를 게이트로 입력받으며 상기 전달게이트의 출력단 및 접지전원단 사이에 연결되는 트랜지스터를 구비하는것을 특징으로 한다.SUMMARY OF THE INVENTION An object of the present invention is to provide a CMOS image sensor capable of driving low power and high speed by concisely designing a row decoder that generates driving signals for each element constituting a pixel. Decoding means for decoding the scan signal, the integrated signal and the first to third control signals (Tx, Rx, Sx) input through the external pad and outputs the first to third pixel driving signal, The decoding means includes: a first negative logic gate configured to receive the third control signal Sx and the scan signal and perform a negative logic multiplication to output the third pixel driving signal PhiS; A second negative logic gate configured to receive the second control signal Rx and the scan signal and perform a negative logic multiplication to output the second pixel driving signal PhiR; A transfer gate configured to transfer the first control signal Tx in response to the scan signal; A latch for latching an output signal of the transfer gate to output the first pixel driving signal PhiT; And a transistor configured to receive the integrated signal as a gate and be connected between an output terminal of the transfer gate and a ground power supply terminal.
Description
본 발명은 씨모스(Complementary Metal Oxide semiconductor, 이하 CMOS라함)로 구현된 이미지 센서(image sensor)에 관한 것으로, 특히 CMOS 이미지 센서를 구성하는 화소 어레이(pixel array)의 단위 화소를 적절히 제어하기 위한 로우 디코더/드라이버를 포함하는 CMOS 이미지 센서에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to an image sensor implemented with a complementary metal oxide semiconductor (CMOS), and more particularly to a row for appropriately controlling unit pixels of a pixel array constituting a CMOS image sensor. A CMOS image sensor comprising a decoder / driver is provided.
일반적으로, 이미지 센서란 빛에 반응하는 반도체의 성질을 이용하여 이미지를 찍어(capture)내는 장치를 말하는 것이다. 자연계에 존재하는 각 피사체의 부분부분은 빛의 밝기 및 파장 등이 서로 달라서 감지하는 장치의 각 화소(pixel)에서 다른 전기적인 값을 보이는데, 이 전기적인 값을 신호처리가 가능한 레벨로 만들어 주는 것이 바로 이미지 센서가 하는 일이다.In general, an image sensor refers to a device that captures an image by using a property of a semiconductor that reacts to light. Part of each subject in the natural world has different electrical values at each pixel of the sensing device because the brightness and wavelength of light are different from each other. That's what image sensors do.
전하 결합 소자(Charge Coupled Device, 이하 CCD라 함)로 구현된 종래의 이미지 센서는 비교적 높은 전원(약 12V)이 필요하며, 또한 일반 공정과 달라 많은 공정 스텝(step) 수를 필요로 한다. 그리고, CCD로 구현된 센서는 아날로그 신호를 출력함으로 디지털 신호로 변환하는 별도의 로직을 필요로 하는데, 센서 공정과 별도의 로직 공정이 서로 달라 하나의 칩으로 구현하기 어려운 문제가 있다.Conventional image sensors implemented with a charge coupled device (hereinafter referred to as CCD) require a relatively high power supply (about 12V), and also require a large number of process steps unlike general processes. In addition, a sensor implemented with a CCD requires separate logic for converting an analog signal into a digital signal by outputting an analog signal, and there is a problem in that the sensor process and the separate logic process are different from each other, and thus it is difficult to implement a single chip.
또한, CMOS 이미지 센서는 광전하(photon)에 의해 발생된 전하를 집적하는 집적 시간을 제어하는 신호, 집적된 전하량을 전압 변화로 나타내 읽어내는 신호 및 화소의 초기화를 담당하는 신호를 외부 패드로부터 입력받아 상기 신호들에 응답하여 전기적인 셔터(shutter)의 기능을 수행하게 된다.In addition, the CMOS image sensor inputs a signal for controlling the integration time for accumulating the charges generated by the photon, a signal for indicating the amount of integrated charge as a voltage change, and a signal for initializing the pixel from an external pad. In response to the signals to perform the function of an electrical shutter.
이때 이미지 센서를 통해 화소 어레이의 행(line) 단위로 이루어지는 이미지 찍기(capturing)를 위해 상기 세 가지 신호와 행 별로 집적의 시작을 알리는 집적 어드레스 및 스캔 어드레스로부터 각 행의 단위 화소를 직접 제어하는 적절한 타이밍을 가진 제어 신호(집적 신호, 스캔 신호 및 리셋 신호)의 발생이 필요하게 된다.In this case, the image sensor is suitable for directly controlling the unit pixels of each row from the integration address and the scan address indicating the start of integration for each of the three signals and rows for image capturing in the unit of a line of the pixel array. Generation of control signals (integrated signals, scan signals and reset signals) with timing is required.
본 발명은 상기 요구사항에 기반하여 제안된 것으로서, 화소를 구성하는 각 소자의 구동신호를 생성하는 로우 디코더를 적은 소자로 간결하게 설계함으로써 저전력 및 고속 구동이 가능하도록 한 CMOS 이미지 센서를 제공하는데 그 목적이 있다.The present invention has been proposed based on the above requirements, and provides a CMOS image sensor that enables low power and high speed driving by simply designing a row decoder that generates driving signals for each device constituting the pixel with fewer devices. There is a purpose.
도 1은 본 발명에 따른 CMOS 이미지 센서에 대한 블록 다이아그램도.1 is a block diagram diagram of a CMOS image sensor according to the present invention;
도 2는 본 발명에 따른 CMOS 이미지 센서의 마스터 클럭(MCLK), Vsync 신호 및 Hsync 신호의 파형도.2 is a waveform diagram of a master clock (MCLK), a Vsync signal and an Hsync signal of a CMOS image sensor according to the present invention.
도 3은 본 발명에 따른 단위 화소의 회로도.3 is a circuit diagram of a unit pixel according to the present invention;
도 4는 본 발명에 따른 로우 디코더 회로도.4 is a row decoder circuit diagram according to the present invention;
도 5는 본 발명에 따른 ADC의 블록도.5 is a block diagram of an ADC in accordance with the present invention.
도 6은 상기 도 5의 간단한 비교기 회로도.6 is a simplified comparator circuit diagram of FIG.
도 7은 각 화소로부터의 아날로그 출력 전압과 아날로그 램프들 사이의 관계를 도시한 타이밍 다이아그램도.Fig. 7 is a timing diagram showing the relationship between the analog output voltage from each pixel and the analog lamps.
도 8은 쓰기 및 읽기 제어 신호를 가진 4T 디램 셀의 CMOS 회로도.8 is a CMOS circuit diagram of a 4T DRAM cell with write and read control signals.
상기 목적을 달성하기 위한 본 발명의 CMOS 이미지 센서는 화소 어레이와, 상기 화소 어레이의 임의 로우를 랜덤하게 억세스하기 위한 로우디코더/드라이버를 구비하며,The CMOS image sensor of the present invention for achieving the above object comprises a pixel array and a row decoder / driver for random access to any row of the pixel array,
상기 화소 어레이의 각 단위화소는, 외부의 빛을 흡수하여 광전하를 생성하는 포토다이오드; 상기 포토다이오드로부터의 광전하를 선택적으로 전달받는 센싱노드; 제1화소구동신호(PhiT)에 응답하여 상기 포토다이오드에 생성된 광전하를 상기 센싱노드로 운송하기 위한 트랜스퍼트랜지스터; 제2화소구동신호(PhiR)에 응답하여 상기 단일 센싱 노드에 저장되어 있는 전하를 배출하기 위한 리셋트랜지스터; 상기 센싱노드가 게이트에 연결되어 소스 폴로우 역할을 수행하는 드라이브트랜지스터; 및 상기 드라이브트랜지스터의 드레인단에 연결되며, 어드레싱을 위하여 제3화소구동신호(PhiS)에 응답하여 구동하는 셀렉트트랜지스터를 구비하며,Each unit pixel of the pixel array may include a photodiode that absorbs external light to generate photocharges; A sensing node selectively receiving photocharges from the photodiode; A transfer transistor for transporting the photocharge generated in the photodiode to the sensing node in response to a first pixel driving signal (PhiT); A reset transistor for discharging the charge stored in the single sensing node in response to a second pixel driving signal (PhiR); A drive transistor connected to the sensing node to serve as a source follower; And a select transistor connected to the drain terminal of the drive transistor, the select transistor driving in response to a third pixel driving signal PhiS for addressing.
상기 로우디코더 및 드라이버는 스캔신호, 집적신호 및 외부의 패드를 통해 입력되는 제1 내지 제3 제어신호(Tx, Rx, Sx)를 디코딩하여 상기 제1 내지 제3 화소구동신호를 출력하는 디코딩 수단을 포함하며, 상기 디코딩 수단은 상기 제3제어신호(Sx) 및 상기 스캔신호를 입력받아 부정논리곱하여 상기 제3화소구동신호(PhiS)를 출력하는 제1부정논리곱게이트; 상기 제2제어신호(Rx) 및 상기 스캔신호를 입력받아 부정논리곱하여 상기 제2화소구동신호(PhiR)를 출력하는 제2부정논리곱게이트; 상기 스캔신호에 응답하여 상기 제1제어신호(Tx)를 전달하는 전달게이트; 상기 전달게이트의 출력신호를 래치하여 상기 제1화소구동신호(PhiT)를 출력하는 래치; 및 상기 집적신호를 게이트로 입력받으며 상기 전달게이트의 출력단 및 접지전원단 사이에 연결되는 트랜지스터를 구비하는것을 특징으로 한다.The low decoder and the driver decode the scan signal, the integrated signal, and the first to third control signals Tx, Rx, and Sx input through an external pad to output the first to third pixel driving signals. The decoding means includes: a first negative logic gate configured to receive the third control signal Sx and the scan signal and perform a negative logic multiplication to output the third pixel driving signal PhiS; A second negative logic gate configured to receive the second control signal Rx and the scan signal and perform a negative logic multiplication to output the second pixel driving signal PhiR; A transfer gate configured to transfer the first control signal Tx in response to the scan signal; A latch for latching an output signal of the transfer gate to output the first pixel driving signal PhiT; And a transistor configured to receive the integrated signal as a gate and be connected between an output terminal of the transfer gate and a ground power supply terminal.
이하, 첨부된 도면을 참조하여 본 발명의 일실시예를 상세히 설명한다.Hereinafter, with reference to the accompanying drawings will be described an embodiment of the present invention;
도 1은 본 발명에 따른 CMOS 이미지 센서에 대한 블록 다이아그램도이다.1 is a block diagram diagram of a CMOS image sensor according to the present invention.
CMOS 이미지 센서는 800 × 600의 화소 어레이(pixel array), 로우 디코더 및 드라이버(Row Decoder and Driver), 3.2KB 디램 라인 버퍼(DRAM Double Buffer)를 가진 ADC(Analog Digital Converter) 뱅크 및 이미지 센서 제어 및 타이밍 신호 생성을 위한 디지털 로직부(System Control and Timing Generator)로 이루어진다.CMOS image sensors control an analog digital converter (ADC) bank and image sensor with a 800 × 600 pixel array, a row decoder and driver, a 3.2KB DRAM double buffer, and It consists of digital logic (System Control and Timing Generator) for timing signal generation.
화소 어레이는 디플리션 모드(depletion mode) 트랜지스터를 가진 4T NMOS 화소 및 저전압 포토 다이오드로 이루어지고, 로우 디코더 및 드라이버는 전기적인셔터(shutter)를 통한 집적 시간의 제어 및 읽기 동작을 용이하게 하기 위해 화소의 임의 로우를 랜덤하게 억세스하기 위한 것이다.The pixel array consists of a 4T NMOS pixel with a depletion mode transistor and a low voltage photodiode, and the row decoder and driver to facilitate the control and read operation of the integration time through an electrical shutter. This is for randomly accessing any row of pixels.
그리고, 800개의 ADC는 고정된 패턴 잡음(fixed pattern noise)을 줄이기 위해 디지털 이중 샘플링의 단순한 단일 슬로프 구조(single slope architecture) 및 비교기 옵셋을 사용하여 구현된다. 특히, 상기 4T 화소는 모든 CCD 시스템에서 효과적으로 사용되어진 상관 이중 샘플링(correlated double sampling)을 더 잘 구현한다. 3.2KB 디램 데이터 버퍼는 디지털 이중 샘플링과 센서로부터의 효과적이고 연속적인 독출(readout)을 위해 필수적이다.The 800 ADCs are implemented using a simple single slope architecture and comparator offsets of digital double sampling to reduce fixed pattern noise. In particular, the 4T pixel better implements correlated double sampling, which has been effectively used in all CCD systems. The 3.2KB DRAM data buffer is essential for digital dual sampling and effective and continuous readout from the sensor.
다음으로, 디지털 로직부는 화소 어레이 및 ADC 뱅크에서 필요한 모든 타이밍 신호를 제공하기 위해 프로그램 가능한 레지스터를 가지는 유한 스테이트 머신(finite state machine)을 구현하는데 대략 스탠다드 셀 로직의 12K 게이트로 구성된다. 통신 프로토콜에 기반한 단순한 2-와이어 IIC는 다양한 타이밍 파라미터 및 동작 모드, 화이트 밸런스(white balance)를 위한 ADC 이득 및 내부 아날로그 바이어스 전압의 외부 프로그래밍과 제어를 가능케 한다.Next, the digital logic section consists of a 12K gate of approximately standard cell logic to implement a finite state machine with programmable registers to provide all the timing signals required by the pixel array and ADC bank. Simple two-wire IICs based on communication protocols enable external programming and control of various timing parameters and operating modes, ADC gain for white balance, and internal analog bias voltage.
도 2는 본 발명에 따른 CMOS 이미지 센서의 마스터 클럭(MCLK), 새로운 프레임의 시작을 알리는 Vsync 신호 및 새로운 라인의 시작을 알리는 Hsync 신호의 파형도이다.2 is a waveform diagram of a master clock (MCLK) of the CMOS image sensor according to the present invention, a Vsync signal indicating the start of a new frame and an Hsync signal indicating the start of a new line.
센서의 기본 동작 모드는 전체 프레임 이미지의 연속적인 독출 또는 싱글-샷(single-shot) 또는 윈도우된 일부 프레임을 제공하도록 맞춰진다. 이미지 센서는 단일 마스터 클럭(MCLK)에 입각하여 화소 어레이, ADC 뱅크 및 출력 드라이버를 위한 모든 필요한 클럭킹 신호를 제공한다. 칩은 센서로부터 연속적인 디지털 래스터(raster) 스캔 출력을 제공하는 데, 8비트의 병렬 출력은 마스터 클럭과, Vsync 및 Hsync 출력 신호에 각각 동기되어 출력된다.The sensor's default mode of operation is tailored to provide a continuous read or single-shot or some windowed frame of the full frame image. The image sensor provides all the necessary clocking signals for the pixel array, ADC bank, and output driver based on a single master clock (MCLK). The chip provides a continuous digital raster scan output from the sensor, with 8-bit parallel outputs synchronized to the master clock and the Vsync and Hsync output signals, respectively.
도 3은 단위 화소의 회로도로서, 저전압 포토 다이오드와, PhiT에 응답하여 포토 다이오드(200)에 생성된 광전하를 센싱 노드(A)로 운송하기 위한 트랜스퍼 트랜지스터(NM1)와, 다음 신호 검출을 위해 PhiR에 응답하여 상기 센싱 노드(A)에 저장되어 있는 전하를 배출하기 위한 리셋 트랜지스터(NM2)와, 소스 폴로우(source follower) 역할을 수행하는 드라이브 트랜지스터(NM3) 및 PhiS에 응답하여 스위칭으로 어드레싱을 할 수 있도록 하는 셀렉트 트랜지스터(NM4)로 이루어진다.3 is a circuit diagram of a unit pixel, a low voltage photodiode, a transfer transistor NM1 for transporting photocharges generated in the photodiode 200 to the sensing node A in response to PhiT, and a next signal detection. Addressing by switching in response to a reset transistor NM2 for discharging the charge stored in the sensing node A in response to PhiR, a drive transistor NM3 and PhiS serving as a source follower. It consists of a select transistor NM4.
도 4는 로우 단위별로 각 화소에 상기 4개의 제어 신호(PhiR, PhiS 및 PhiT)를 제공하기 위한 로우 디코더 회로도로서, 외부 패드로부터 입력되는 제어 신호(Sx) 및 스캔 신호(Scan)를 입력받아 부정논리곱하는 NAND 게이트(300)와, 상기 NAND 게이트(300)로부터의 출력을 반전하여 PhiS를 출력하는 인버터(301)와, 외부 패드로부터 입력되는 제어 신호(Rx) 및 스캔 신호(Scan)를 입력받아 부정논리곱하는 NAND 게이트(302)와, 상기 NAND 게이트(302)로부터의 출력을 반전 지연한 후 PhiR로 출력하는 2개 인버터(303, 304)와, 스캔 신호(Scan) 및 반전된 스캔 신호(/Scan)에 응답하여 외부 패드로부터 입력되는 제어 신호(Tx)를 트랜스퍼하는 트랜스미션 게이트(305)와, 상기 트랜스미션 게이트(305)로부터 출력되는 신호를 래치하는 래치(306)와, 래치(306)로부터 출력되는 신호를 반전하여 PhiT로 출력하는 인버터(307)와, 집적 신호(INTEGRATE)를 게이트로 입력받으며 트랜스미션 게이트(305)의 출력단 및 접지전원단 사이에 연결되는 트랜지스터(308)로 이루어진다. 인버터(301, 303, 304, 307)은 화소 구동 신호의 타이밍을 고려한 것으로 생략 가능하다.FIG. 4 is a row decoder circuit diagram for providing the four control signals PhiR, PhiS, and PhiT to each pixel on a row-by-row basis. In FIG. 4, a control signal Sx and a scan signal input from an external pad are received and denied. Receives a control signal (Rx) and a scan signal (Scan) input from the NAND gate 300 to the logical product, the inverter 301 for outputting PhiS by inverting the output from the NAND gate 300, and an external pad NAND gate 302 for negative logic, two inverters 303 and 304 for delaying the output from the NAND gate 302 and then outputting to PhiR, a scan signal and an inverted scan signal (/ A transmission gate 305 for transferring a control signal Tx input from an external pad in response to a scan), a latch 306 for latching a signal output from the transmission gate 305, and an output from the latch 306. Invert the signal to PhiT And the inverter 307 to force, consists of an integrated signal transistor 308 connected between the output terminal and a ground power supply terminal of transmission gate 305 receives the input (INTEGRATE) to the gate. The inverters 301, 303, 304, and 307 may be omitted in consideration of the timing of the pixel driving signal.
여기서, 스캔 신호(Scan0내지 Scann-1)는 윈도우 모드 시 임의 구간만을 윈도윙(windowing)하여 읽어내기 위한 어드레스 값이고, 제어 신호인 Sx는 셀렉트 트랜지스터(NM4)의 PhiS를 발생하기 위한 신호로서, 메모리의 비트 라인 선택과 동일한 기능을 가진다. 제어 신호인 Rx는 리셋 트랜지스터(NM2)의 PhiR를 발생하기 위한 신호로서, 포토 다이오드(200)를 전원전압 레벨(VDD)로 리셋시키거나 출력단에서 기준 전압으로 사용하게 될 VDD에 의한 출력값 발생을 위하여 사용되며, 제어 신호인 Tx는 트랜스퍼 트랜지스터(NM1)의 PhiT를 발생하기 위한 신호로서, 포토 다이오드(200)를 VDD 레벨로 리셋시킬 때 Rx와 함께 동작하며, 포토 다이오드(200)에 축적된 어느 일정 시간 동안의 이미지 데이터를 출력단으로 읽어내기 위하여 사용되는 신호이다.Here, the scan signals Scan 0 to Scan n-1 are address values for reading and reading only a predetermined section in the window mode, and Sx, a control signal, is a signal for generating PhiS of the select transistor NM4. It has the same function as bit line selection of memory. The control signal Rx is a signal for generating PhiR of the reset transistor NM2, and is used to reset the photodiode 200 to the power supply voltage level VDD or to generate an output value by VDD that will be used as a reference voltage at the output terminal. Tx, which is a control signal, is a signal for generating PhiT of the transfer transistor NM1 and operates together with Rx when the photodiode 200 is reset to the VDD level. This signal is used to read image data for a time.
포토 다이오드(200)에서 빛을 흡수하여 광전하를 생성하고, 생성된 광전하를 집적하기 위해 제어부로부터 "하이(high)" 레벨의 집적 신호(INTEGRATE)가 입력되어 PhiT를 "로우(low)"로 만들고, 그에 따라 화소부의 트랜스퍼 트랜지스터(NM1)가 턴-오프된다. 이때, 스캔 신호(Scan)는 무관하게 동작한다.The photodiode 200 absorbs light to generate photocharges, and an input signal of "high" level INTEGRATE is input from the control unit to integrate the generated photocharges to "low" PhiT. In this case, the transfer transistor NM1 of the pixel portion is turned off. In this case, the scan signal Scan may operate regardless.
다음으로, "로우" 레벨의 집적 신호(INTEGRATE)가 입력되어 집적 단계를 끝마치고 트랜스퍼 단계로 넘어가 "하이" 레벨의 스캔 신호(Scan)가 입력될 때 Tx 및Sx는 그대로 PhiT 및 PhiS로 출력되고, Rx는 반전되어 PhiR로 출력된다. 그리고, "로우" 레벨의 스캔 신호(Scan)가 입력되는 경우에는 Sx 및 Rx의 값에 관계없이 PhiS 및 PhiR로 무조건 "로우" 및 "하이" 레벨이 각각 출력된다. 그리고, Tx의 값에 관계없이 래치(306)에 래치된 데이터가 PhiT로 출력된다.Next, when the "low" level integrated signal (INTEGRATE) is input and the integration step is completed and the transfer step is transferred to the "high" level scan signal (Scan), Tx and Sx are outputted as PhiT and PhiS as they are. , Rx is inverted and output to PhiR. When the scan signal Scan having a "low" level is input, the "low" and "high" levels are output unconditionally to PhiS and PhiR regardless of the values of Sx and Rx. The data latched in the latch 306 is output to PhiT regardless of the value of Tx.
도 5는 본 발명에 따른 ADC의 블록도이다.5 is a block diagram of an ADC according to the present invention.
800개 병렬 ADC의 뱅크는 직접적인 디지털 출력을 위해 화소 어레이로부터 출력되는 원(raw) 아날로그 화소 전압을 8비트 디지털 값으로 변환하기 위해 사용된다.A bank of 800 parallel ADCs is used to convert the raw analog pixel voltages output from the pixel array for 8-bit digital values for direct digital output.
ADC 뱅크는 디지털 카운터를 가지는 단일 아날로그 램프 전압 발생기(single analog ramp voltage generator)와, 간단한 CMOS 비교기 및 디지털 래치를 가지는 병렬 뱅크로 구현된다. 여기서, 3개의 프로그램 가능한 아날로그 전압 램프 발생기(analog voltage ramp generator)는 베이어 패턴의 R(red), G(green), B(blue) 화소에 대한 ADC 이득을 위해 홀수(odd) 및 짝수(even) 칼럼 비교기로 다중화된다. 그리고, 프로그램 가능한 아날로그 전압 램프 발생기는 간단한 아날로그 스위치드 커패시터 집적소자(analog switched capacitor integrator)로 구현되어진다.The ADC bank is implemented as a single analog ramp voltage generator with a digital counter, and a parallel bank with a simple CMOS comparator and digital latch. Here, three programmable analog voltage ramp generators are used for odd and even for ADC gain for R (red), G (green), and B (blue) pixels in the Bayer pattern. Multiplexed by column comparator. The programmable analog voltage ramp generator is implemented as a simple analog switched capacitor integrator.
도 6은 상기 도 5의 간단한 비교기에 대한 회로도로서, 히스테리시스 특성을 가진 간단한 CMOS 연속 시간 비교기로 구현된다. 아날로그 다운 램프가 아날로그 화소 출력 전압과 크로스되었을 때, 연속 시간 비교기는 그레이 코드 카운터의 상태를 디램 버퍼로 출력한다.FIG. 6 is a circuit diagram of the simple comparator of FIG. 5 and is implemented as a simple CMOS continuous time comparator with hysteresis characteristics. When the analog down ramp is crossed with the analog pixel output voltage, the continuous time comparator outputs the state of the gray code counter to the DRAM buffer.
도 7은 각 화소로부터의 아날로그 출력 전압과 아날로그 램프들 사이의 관계를 도시한 타이밍 다이어그램이다.7 is a timing diagram showing the relationship between the analog output voltage from each pixel and the analog lamps.
화소로부터의 기준 전압 출력은 최초의 프로그래머블 리셋 전압에서 시작하는 다운 램프를 사용하여 변환되어진다. 다운 램프는 대략 110 스텝을 가지며, 화소 및 비교기 뱅크에서 옵셋의 최대 범위에 의해 결정되어진다. 원(raw) 데이터 출력 전압은 상기 동일한 초기 리셋 전압으로부터 시작하는 두 번째 다운 램프를 사용하여 대략 384 스텝을 가지고 연속적으로 변환되어진다.The reference voltage output from the pixel is converted using a down ramp starting at the original programmable reset voltage. The down ramp has approximately 110 steps and is determined by the maximum range of offsets in the pixel and comparator banks. The raw data output voltage is continuously converted with approximately 384 steps using a second down ramp starting from the same initial reset voltage.
도 8은 쓰기 및 읽기 제어 신호를 가진 4T 디램 셀의 CMOS 회로도이다.8 is a CMOS circuit diagram of a 4T DRAM cell with write and read control signals.
본 발명의 기술 사상은 상기 바람직한 실시예에 따라 구체적으로 기술되었으나, 상기한 실시예는 그 설명을 위한 것이며, 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의 범위 내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.Although the technical spirit of the present invention has been described in detail according to the above-described preferred embodiment, it should be noted that the above-described embodiment is for the purpose of description and not of limitation. In addition, those skilled in the art will understand that various embodiments are possible within the scope of the technical idea of the present invention.
상기와 같이 이루어지는 본 발명은 이미지 센싱에 필요한 모든 회로를 원칩화로 구현할 수 있다.The present invention made as described above can implement all the circuits required for image sensing in one chip.
화소구동신호를 생성하기 위한 본 발명의 로우 디코더는 두 개의 낸드게이트, 하나의 전달게이트, 하나의 래치, 및 하나의 트랜지스터로 구성되어 있어, 즉, 적은 소자로서 간결하게 설계되어 있어 저전력 및 고속으로 구동가능 하다.The row decoder of the present invention for generating a pixel drive signal is composed of two NAND gates, one transfer gate, one latch, and one transistor, that is, it is simply designed as a small element, so that it is low power and high speed. It can be driven.
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