KR100336580B1 - Wafer level package - Google Patents
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Abstract
본 발명은 웨이퍼 레벨 패키지를 개시한다. 개시된 본 발명은, 제 1 반도체 칩의 표면 중앙에 함몰부가 형성된다. 함몰부 저면 양측에 본드 패드가 형성된다. 함몰부의 저면으로부터 측벽을 지나 제 1 반도체 칩의 가장자리 표면까지 절연층이 형성되고, 절연층상에 금속 트레이스가 증착된다. 함몰부 저면 중앙에 제 1 반도체 칩의 크기보다 작은 크기를 갖는 제 2 반도체 칩이 접착되어, 그의 외곽에 배치된 본드 패드가 위로 노출된다. 제 1 반도체 칩의 본드 패드와 함몰부의 저면에 형성된 금속 트레이스 부분이 금속 와이어를 매개로 전기적으로 연결된다. 제 2 반도체 칩의 본드 패드에는 전도성 범프가 형성된다. 함몰부 내부가 봉지제로 매립되어, 제 1 반도체 칩의 가장자리 표면에 위치한 금속 트레이스 부분과 전도성 범프가 위로 노출된다. 이러한 금속 트레이스 부분과 전도성 범프에 솔더 볼이 마운트되어, 서로가 전기적으로 연결된다.The present invention discloses a wafer level package. In the disclosed invention, a depression is formed in the center of the surface of the first semiconductor chip. Bond pads are formed on both sides of the bottom surface of the depression. An insulating layer is formed from the bottom of the depression to the edge surface of the first semiconductor chip past the sidewalls, and metal traces are deposited on the insulating layer. A second semiconductor chip having a size smaller than the size of the first semiconductor chip is adhered to the center of the bottom surface of the depression, and the bond pads disposed at the outer side thereof are exposed upward. The bond pad of the first semiconductor chip and the metal trace portion formed on the bottom surface of the depression are electrically connected through the metal wire. Conductive bumps are formed on the bond pads of the second semiconductor chip. The interior of the recess is filled with an encapsulant so that the conductive trace and the metal trace portion located on the edge surface of the first semiconductor chip are exposed upward. Solder balls are mounted on these metal trace portions and the conductive bumps so that they are electrically connected to each other.
Description
본 발명은 웨이퍼 레벨 스택 패키지에 관한 것으로서, 보다 구체적으로는 웨이퍼 상태에서 패키징 공정이 이루어지면서 2개의 반도체 칩이 적층된 구조를 갖는 스택 패키지에 관한 것이다.The present invention relates to a wafer level stack package, and more particularly, to a stack package having a structure in which two semiconductor chips are stacked while a packaging process is performed in a wafer state.
기존의 패키지는 웨이퍼를 먼저 스크라이브 라인을 따라 절단하여 개개의 반도체 칩으로 분리한 후, 개개의 반도체 칩별로 여러 가지 패키징 공정을 실시하는 것에 의해 제조되었다.Existing packages are manufactured by first cutting a wafer along a scribe line, separating the wafer into individual semiconductor chips, and then performing various packaging processes for each semiconductor chip.
그러나, 상기된 기존의 패키지는 개개의 반도체 칩별로 많은 단위 공정이 실시되어야 하기 때문에, 하나의 웨이퍼에서 제조되는 반도체 칩들을 고려하게 되면, 공정수가 너무 많다는 문제점을 안고 있다.However, since the conventional package described above requires many unit processes to be performed for each semiconductor chip, considering the semiconductor chips manufactured from one wafer, there is a problem that the number of processes is too large.
그래서, 최근에는 웨이퍼를 먼저 절단하지 않고 웨이퍼 상태에서 상기된 패키징 공정을 우선적으로 실시한 후, 최종적으로 스크라이브 라인을 따라 절단하여 패키지를 제조하는 방안이 제시되었다. 이러한 방법으로 제조된 패키지를 웨이퍼 레벨 패키지라 하는데, 이러한 종래의 패키지 3가지 유형을 도 1 내지 도 3을 참고로 하여 개략적으로 설명하면 다음과 같다.Therefore, in recent years, a method of manufacturing a package by first performing the above-described packaging process in a wafer state without cutting the wafer first and finally cutting along the scribe line has been proposed. A package manufactured in this manner is called a wafer level package. The three types of such conventional packages will be briefly described with reference to FIGS. 1 to 3.
먼저, 도 1을 참조로, 웨이퍼(1a)에 구성된 반도체 칩의 본드 패드(2a)가 웨이퍼(1a) 표면에 형성되어 있다. 본드 패드(2a)가 노출되도록, 폴리이미드와 같은 하부 절연층(3a)이 웨이퍼(1a) 표면에 형성되어 있다. 하부 절연층(3a) 표면에 하부 금속 패턴(4a)이 증착되어서 그의 일단이 본드 패드(2a)에 연결되어 있다. 하부 금속 패턴(4a)의 타단이 노출되도록, 폴리이미드와 같은 상부 절연층(5a)이 하부 절연층(3a) 표면에 형성되어 있다. 상부 절연층(5a)으로부터 노출된 하부 금속 패턴(4a)에 상부 금속 패턴(7a)이 증착되어 있다. 상부 금속 패턴(7a)에 솔더 볼(6a)이 마운트되어 있다.First, with reference to FIG. 1, the bond pad 2a of the semiconductor chip comprised in the wafer 1a is formed in the surface of the wafer 1a. The lower insulating layer 3a such as polyimide is formed on the surface of the wafer 1a so that the bond pads 2a are exposed. The lower metal pattern 4a is deposited on the surface of the lower insulating layer 3a, and one end thereof is connected to the bond pad 2a. An upper insulating layer 5a such as polyimide is formed on the surface of the lower insulating layer 3a so that the other end of the lower metal pattern 4a is exposed. The upper metal pattern 7a is deposited on the lower metal pattern 4a exposed from the upper insulating layer 5a. The solder ball 6a is mounted on the upper metal pattern 7a.
도 2에 도시된 패키지에서는 도전성 범프(3b)가 이용된다. 즉, 웨이퍼(1b)표면에는 금속 패턴(4b)이 증착되어 그의 일단이 본드 패드(2b)에 전기적으로 연결되어 있다. 금속 패턴(4b)의 타단을 노출시키는 비아홀을 갖는 레진과 같은 절연층(5b)이 웨이퍼(1b) 표면에 형성되어 있다. 절연층(5b)에 형성된 비아홀에 도전성 범프(3b)가 형성되고, 금속막(7b)이 도전성 범프(3b) 표면에 도금된다. 솔더 볼(6b)이 금속막(7b)상에 마운트된다.In the package shown in Fig. 2, a conductive bump 3b is used. That is, the metal pattern 4b is deposited on the surface of the wafer 1b, and one end thereof is electrically connected to the bond pad 2b. An insulating layer 5b such as a resin having a via hole exposing the other end of the metal pattern 4b is formed on the surface of the wafer 1b. The conductive bumps 3b are formed in the via holes formed in the insulating layer 5b, and the metal film 7b is plated on the surface of the conductive bumps 3b. The solder ball 6b is mounted on the metal film 7b.
한편, 도 3에 도시된 패키지는 도 1 및 도 2에 도시된 패키지 구조와 유사하고, 다만 절연층으로 BCB라는 레진이 이용된다. 즉, 웨이퍼(1c) 표면에 본드 패드(1c)가 노출되도록, 하부 절연층(3c)이 형성되어 있다. 금속 패턴(4c)이 하부 절연층(3c) 표면에 증착되어 그의 일단이 본드 패드(2c)에 연결되어 있다. 금속 패턴(4c)의 타단이 노출되도록, 상부 절연층(5c)이 하부 절연층(3c) 표면에 형성되어 있다. 노출된 금속 패턴(4c)의 타단에 접합 보조층(7c)이 형성되고, 솔더 볼(6c)이 접합 보조층(7c)상에 마운트되어 있다.Meanwhile, the package shown in FIG. 3 is similar to the package structure shown in FIGS. 1 and 2, except that BCB is used as the insulating layer. That is, the lower insulating layer 3c is formed so that the bond pad 1c may be exposed on the surface of the wafer 1c. A metal pattern 4c is deposited on the surface of the lower insulating layer 3c so that one end thereof is connected to the bond pad 2c. The upper insulating layer 5c is formed on the surface of the lower insulating layer 3c so that the other end of the metal pattern 4c is exposed. The bonding auxiliary layer 7c is formed at the other end of the exposed metal pattern 4c, and the solder balls 6c are mounted on the bonding auxiliary layer 7c.
상기된 3가지 유형의 종래 웨이퍼 레벨 패키지는 복수개의 반도체 칩을 적층하기가 불가능하다는 단점을 갖고 있다. 이로 인하여, 상기된 잇점들을 갖는 웨이퍼 레벨 패키지의 메모리 용량을 증가시키는데 제한이 따랐다.The three types of conventional wafer level packages described above have the disadvantage that it is impossible to stack a plurality of semiconductor chips. This has led to limitations in increasing the memory capacity of wafer-level packages having the benefits described above.
따라서, 본 발명은 종래의 웨이퍼 레벨 패키지가 안고 있는 제한을 해소하기 위해 안출된 것으로서, 적어도 2개 이상의 반도체 칩을 웨이퍼 레벨에서 적층이 가능하도록 하여, 공정상의 여러 가지 잇점을 갖는 웨이퍼 레벨 패키지의 메모리 용량을 배가시킬 수 있는 웨이퍼 레벨 스택 패키지를 제공하는데 목적이 있다.Accordingly, the present invention has been made to solve the limitations of the conventional wafer level package, and at least two or more semiconductor chips can be stacked at the wafer level, thereby providing a process-wide memory of the wafer level package. The objective is to provide a wafer level stack package that can double capacity.
도 1 내지 도 3은 종래의 웨이퍼 레벨 패키지의 3가지 유형을 나타낸 단면도.1 to 3 are cross-sectional views illustrating three types of conventional wafer level packages.
도 4 내지 도 12는 본 발명에 따른 웨이퍼 레벨 패키지를 제조 공정 순서대로 나타낸 도면.4-12 show wafer level packages according to the present invention in the order of manufacturing process.
- 도면의 주요 부분에 대한 부호의 설명 --Explanation of symbols for the main parts of the drawing-
10 ; 웨이퍼 11 ; 함몰부10; Wafer 11; Depression
12 ; 본드 패드 20 ; 절연층12; Bond pads 20; Insulation layer
30 ; 금속 패턴 40 ; 접합 보조층30; Metal pattern 40; Bonding auxiliary layer
50 ; 금속 와이어 60 ; 봉지제50; Metal wire 60; Encapsulant
70 ; 솔더 볼 71 ; 전도성 범프70; Solder balls 71; Conductive bump
상기와 같은 목적을 달성하기 위하여, 본 발명에 따른 웨이퍼 레벨 스택 패키지는 다음과 같은 구성으로 이루어진다.In order to achieve the above object, the wafer level stack package according to the present invention has the following configuration.
제 1 반도체 칩의 표면 중앙에 함몰부가 형성된다. 함몰부 저면 양측에 본드 패드가 형성된다. 함몰부의 저면으로부터 측벽을 지나 제 1 반도체 칩의 가장자리 표면까지 절연층이 형성되고, 절연층상에 금속 트레이스가 증착된다. 함몰부 저면 중앙에 제 1 반도체 칩의 크기보다 작은 크기를 갖는 제 2 반도체 칩이 접착되어, 그의 외곽에 배치된 본드 패드가 위로 노출된다. 제 1 반도체 칩의 본드 패드와 함몰부의 저면에 형성된 금속 트레이스 부분이 금속 와이어를 매개로 전기적으로 연결된다. 제 2 반도체 칩의 본드 패드에는 전도성 범프가 형성된다. 함몰부 내부가 봉지제로 매립되어, 제 1 반도체 칩의 가장자리 표면에 위치한 금속 트레이스 부분과 전도성 범프가 위로 노출된다. 이러한 금속 트레이스 부분과 전도성 범프에 솔더 볼이 마운트되어, 서로가 전기적으로 연결된다.A depression is formed in the center of the surface of the first semiconductor chip. Bond pads are formed on both sides of the bottom surface of the depression. An insulating layer is formed from the bottom of the depression to the edge surface of the first semiconductor chip past the sidewalls, and metal traces are deposited on the insulating layer. A second semiconductor chip having a size smaller than the size of the first semiconductor chip is adhered to the center of the bottom surface of the depression, and the bond pads disposed at the outer side thereof are exposed upward. The bond pad of the first semiconductor chip and the metal trace portion formed on the bottom surface of the depression are electrically connected through the metal wire. Conductive bumps are formed on the bond pads of the second semiconductor chip. The interior of the recess is filled with an encapsulant so that the conductive trace and the metal trace portion located on the edge surface of the first semiconductor chip are exposed upward. Solder balls are mounted on these metal trace portions and the conductive bumps so that they are electrically connected to each other.
상기된 본 발명의 구성에 의하면, 금속 패턴 대신에 금속 와이어가 사용되므로써, 복잡하고 비용이 많이 드는 금속 재배열 공정의 배제가 가능하게 된다. 특히, 와이어 본딩 영역이 반도체 칩에 형성된 함몰부 내부에 위치하게 되므로써, 솔더 볼을 제외한 패키지 두께가 바로 반도체 칩의 두께로 구현된다. 특히, 이러한 구조에 의해 2개의 반도체 칩을 적층하는 것이 구현된다.According to the configuration of the present invention described above, by using a metal wire instead of a metal pattern, it becomes possible to eliminate a complicated and expensive metal rearrangement process. In particular, since the wire bonding region is located inside the depression formed in the semiconductor chip, the package thickness excluding the solder ball is directly realized as the thickness of the semiconductor chip. In particular, the stacking of two semiconductor chips is realized by this structure.
이하, 본 발명의 바람직한 실시예를 첨부도면에 의거하여 설명한다.Best Mode for Carrying Out the Invention Preferred embodiments of the present invention will now be described based on the accompanying drawings.
도 4 내지 도 12는 본 발명에 따른 웨이퍼 레벨 패키지를 제조 공정 순서대로 나타낸 도면이다.4 through 12 illustrate wafer level packages according to the present invention in the order of manufacturing process.
도 4에 도시된 바와 같이, 웨이퍼(10)에 제 1 반도체 칩을 구성하기 전에, 미리 각 제 1 반도체 칩이 형성되는 위치마다 함몰부(11)를 종횡 일정 간격으로 형성한다. 도 5는 도 4의 Ⅴ 부위를 확대해서 나타낸 상세도로서, 함몰부(11)를 상세하게 도시하고 있다. 한편, 도 6은 도 5에 대한 단면도로서, 웨이퍼(10)에 함몰부(11)가 형성된 상태를 자세하게 도시하고 있다. 특히, 함몰부(11)의 측벽은 수직 구조가 아니라 위로 갈수록 횡단면적이 점차 넓어지는 경사진 구조이다.As shown in FIG. 4, before forming the first semiconductor chip on the wafer 10, the depressions 11 are formed at vertical and horizontal intervals at positions where the first semiconductor chips are formed in advance. FIG. 5 is an enlarged detailed view of the V portion of FIG. 4 and shows the depressions 11 in detail. 6 is a cross-sectional view of FIG. 5, in which the depression 11 is formed in the wafer 10 in detail. In particular, the side wall of the depression 11 is not a vertical structure but an inclined structure in which the cross-sectional area gradually widens upward.
이러한 웨이퍼(10)의 함몰부(11) 저면에 도 7에 도시된 바와 같이, 일반적인 공정을 통해서 반도체 칩을 구성하고, 제 1 반도체 칩의 본드 패드(12)를 함몰부(11) 저면 양측에 형성한다. 이어서, 절연층(20)을 함몰부(11)의 저면 외곽으로부터 측벽을 지나 제 1 반도체 칩의 가장자리 표면, 즉 웨이퍼(10)의 스크라이브 라인이 형성된 위치까지 형성하고, 금속 패턴(30)을 이러한 절연층(20) 표면에 증착한다. 도 8은 도 7의 Ⅷ 부위를 확대해서 나타낸 상세도로서, 도시된 바와 같이 절연층(20) 표면을 따라 금속 패턴(30)이 배열되어 있다.As shown in FIG. 7 on the bottom surface of the recessed portion 11 of the wafer 10, a semiconductor chip is formed through a general process, and the bond pads 12 of the first semiconductor chip are formed on both sides of the bottom surface of the recessed portion 11. Form. Subsequently, the insulating layer 20 is formed from the outer edge of the bottom of the recess 11 to the edge surface of the first semiconductor chip, that is, to the position where the scribe line of the wafer 10 is formed, and the metal pattern 30 is formed. It deposits on the insulating layer 20 surface. FIG. 8 is an enlarged detailed view of the region of FIG. 7, in which metal patterns 30 are arranged along the surface of the insulating layer 20.
그런 다음, 도 9 및 도 10에 도시된 바와 같이, 제 1 반도체 칩의 가장자리 표면에 위치한 금속 패턴(30) 부분, 즉 후술되는 솔더 볼이 마운트되는 볼 랜드상에 공지된 기술인 접합 보조층(40)을 증착한다. 여기서, 도 10은 도 9의 Ⅹ 부위를 확대해서 나타낸 상세도이다.Then, as shown in Figs. 9 and 10, the bonding auxiliary layer 40 is a known technique on a portion of the metal pattern 30 located on the edge surface of the first semiconductor chip, that is, a ball land on which solder balls described below are mounted. E). 10 is an enlarged view showing the enlarged region of FIG. 9.
이어서, 도 11과 같이, 함몰부(11)의 측벽에 인접하는 저면 외곽에 증착된 금속 패턴(30)과 본드 패드(12)를 금속 와이어(50)로 전기적으로 연결한다. 이때,금속 와이어(50)가 반도체 칩의 가장자리 표면보다 높게 위치하지 않도록 한다.Subsequently, as illustrated in FIG. 11, the metal pattern 30 and the bond pad 12 deposited on the bottom surface adjacent to the sidewall of the recess 11 are electrically connected to each other by the metal wire 50. At this time, the metal wire 50 is not positioned higher than the edge surface of the semiconductor chip.
그런 다음, 도 12에 도시된 바와 같이, 다른 공정을 통해 완성된 제 2 반도체 칩(13)을 접착제(14)를 매개로 웨이퍼(10)에 구성된 제 1 반도체 칩의 표면, 즉 함몰부(11)의 저면에 접착된다. 여기서, 제 2 반도체 칩(13)은 함몰부(11)에 수용되어 노출되지 않을 정도의 크기를 갖는다.Then, as shown in FIG. 12, the surface of the first semiconductor chip, that is, the depression 11, of the second semiconductor chip 13 completed through another process, which is formed on the wafer 10 via the adhesive 14, is formed. It is bonded to the bottom of). Here, the second semiconductor chip 13 is sized to be accommodated in the recess 11 and not to be exposed.
그리고, 각 반도체 칩(10,13) 사이 공간, 즉 함몰부(11)의 내부가 봉지제(60)로 매립된다. 이때, 제 2 반도체 칩(13)은 제 1 반도체 칩의 가장자리 표면과 동일 평면, 또는 그로부터 노출되지 않아야 한다는 조건이 요구된다. 한편, 제 2 반도체 칩(13)의 본드 패드는 그의 밑면 가장자리에 배치된다.The space between the semiconductor chips 10 and 13, that is, the inside of the depression 11 is filled with the encapsulant 60. At this time, it is required that the second semiconductor chip 13 be not coplanar with or exposed from the edge surface of the first semiconductor chip. On the other hand, the bond pad of the second semiconductor chip 13 is disposed at the bottom edge thereof.
제 2 반도체 칩(13)의 본드 패드에는 전도성 범프(71)를 형성하고, 이 전도성 범프(71)와 제 1 반도체 칩(10)의 가장자리 표면에 위치한 금속 트레잇흐(30) 부분에 솔더 볼(70)을 마운트하여, 상하 반도체 칩(10,13)을 전기적으로 연결한다. 마지막으로, 스크라이브 라인을 따라 웨이퍼를 절단하여 개개의 반도체 칩으로 분리한다.Conductive bumps 71 are formed on the bond pads of the second semiconductor chip 13, and solder balls are formed on portions of the metal traces 30 positioned on the edge surfaces of the conductive bumps 71 and the first semiconductor chip 10. 70 is mounted to electrically connect the upper and lower semiconductor chips 10 and 13. Finally, the wafer is cut along the scribe line and separated into individual semiconductor chips.
이상에서 설명한 바와 같이 본 발명에 의하면, 금속 패턴 대신에 금속 와이어가 사용되므로써, 복잡하고 비용이 많이 드는 금속 재배열 공정을 배제할 수가 있게 되어, 패키지 공정이 간단해지면서 비용을 절감할 수가 있게 된다.As described above, according to the present invention, by using a metal wire instead of a metal pattern, a complicated and expensive metal rearrangement process can be eliminated, thereby simplifying the packaging process and reducing costs. .
또한, 와이어 본딩 영역이 반도체 칩에 형성된 함몰부 내부가 되므로써, 솔더 볼을 제외한 반도체 칩의 두께가 바로 패키지 두께로 구현되어, 웨이퍼 레벨 패키지의 두께가 획기적으로 줄어들게 된다.In addition, since the wire bonding region becomes inside the recess formed in the semiconductor chip, the thickness of the semiconductor chip except for the solder balls is directly realized as the package thickness, thereby significantly reducing the thickness of the wafer level package.
특히, 2개의 반도체 칩을 웨이퍼 레벨에서 적층하는 것이 구현되므로, 여러 잇점을 갖는 웨이퍼 레벨 패키지의 메모리 용량을 배가시킬 수가 있게 된다.In particular, the stacking of two semiconductor chips at the wafer level is implemented, which allows to double the memory capacity of a wafer level package having several advantages.
이상에서는 본 발명의 바람직한 실시예에 대하여 도시하고 또한 설명하였으나, 본 발명은 상기한 실시예에 한정되지 않고, 이하 청구범위에서 청구하는 본 발명의 요지를 벗어남이 없이 당해 발명이 속하는 분야에서 통상의 지식을 가진자라면 누구든지 다양한 변경 실시가 가능할 것이다.Although the preferred embodiments of the present invention have been illustrated and described above, the present invention is not limited to the above-described embodiments, and the present invention is not limited to the above-described claims, and the present invention is not limited to the scope of the present invention. Anyone with knowledge will be able to make various changes.
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