KR20060074143A - Fine pitch ball grid array package - Google Patents

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KR20060074143A
KR20060074143A KR1020040112786A KR20040112786A KR20060074143A KR 20060074143 A KR20060074143 A KR 20060074143A KR 1020040112786 A KR1020040112786 A KR 1020040112786A KR 20040112786 A KR20040112786 A KR 20040112786A KR 20060074143 A KR20060074143 A KR 20060074143A
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송태희
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주식회사 하이닉스반도체
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Abstract

본 발명은 기판 상에 형성되는 본드핑거의 배치를 변경하여 반도체 패키지 사이즈를 소형화하고, 반도체 칩을 고속으로 동작시킬 수 있는 FBGA 패키지에 관한 것이다. 본 발명에 따른 FBGA 패키지는, 센터패드형 반도체 칩; 상기 반도체 칩이 페이스-다운 타입으로 부착되며, 중심부에 윈도우를 구비하고, 하부면에 반도체 칩의 본딩패드와 전기적으로 연결되는 다수의 본드핑거와 볼 랜드를 구비한 기판; 상기 기판 윈도우를 관통하여 반도체 칩의 본딩패드와 기판 본드핑거 간을 연결하는 금속와이어; 상기 반도체 칩을 포함한 기판 상부면과 기판 윈도우 부분을 밀봉하는 봉지제; 및 상기 기판 하부면의 볼 랜드에 부착된 솔더 볼을 포함하며, 상기 기판은, 윈도우를 중심으로 계단형 구조의 단차를 갖는 제 1 및 2 레이어를 구비하며, 상기 제 1 및 제 2 레이어 상에는 각각 다수의 본드핑거가 형성된다.
The present invention relates to an FBGA package capable of reducing the size of a semiconductor package by changing the arrangement of bond fingers formed on a substrate and operating the semiconductor chip at high speed. An FBGA package according to the present invention includes a center pad type semiconductor chip; A substrate having a plurality of bond fingers and ball lands to which the semiconductor chip is attached in a face-down type, having a window at a center thereof, and electrically connected to a bonding pad of the semiconductor chip at a lower surface thereof; A metal wire penetrating the substrate window to connect a bonding pad of the semiconductor chip to a substrate bond finger; An encapsulant for sealing a substrate upper surface and the substrate window portion including the semiconductor chip; And a solder ball attached to a ball land of the lower surface of the substrate, wherein the substrate includes first and second layers having a stepped structure with respect to a window, respectively, on the first and second layers, respectively. Multiple bond fingers are formed.

Description

ＦＢＧＡ 패키지{Fine Pitch Ball Grid Array package}Fine Pitch Ball Grid Array package

도 1은 종래 기술에 따른 FBGA 패키지의 저면도.1 is a bottom view of an FBGA package according to the prior art.

도 2는 본 발명에 따른 FBGA 패키지의 저면도.2 is a bottom view of an FBGA package according to the present invention.

도 3은 본 발명에 따른 FBGA 패키지의 단면도.3 is a cross-sectional view of an FBGA package according to the present invention.

도 4는 본 발명의 다른 실시예를 나타내는 도면.
4 illustrates another embodiment of the present invention.

* 도면의 주요 부분에 대한 부호의 설명 *Explanation of symbols on the main parts of the drawings

20,27: 반도체 칩 21: 윈도우20,27: semiconductor chip 21: window

22,23: 본드 핑거 24: 금속와이어22,23: bond finger 24: metal wire

25,28: 기판 26: 볼 랜드25, 28 substrate 26: ball land

31,51: 절연층
31,51: insulation layer

본 발명은 FBGA 패키지에 관한 것으로써, 더욱 상세하게는, 패키지용 기판상에 형성되는 본드핑거의 배치을 변경하여 반도체 패키지 사이즈를 소형화하고, 반 도체 칩을 고속으로 동작시킬 수 있는 FBGA 패키지에 관한 것이다.The present invention relates to an FBGA package, and more particularly, to an FBGA package capable of miniaturizing a semiconductor package size and operating a semiconductor chip at high speed by changing the arrangement of bond fingers formed on the package substrate. .

일반적으로, 반도체 칩은 어떠한 형태로 기판 상에 실장되느냐에 따라 상기 기판 상에 형성되어 있는 본드핑거와 간접 또는 직접적으로 회로 연결을 이루게 된다. 여기서, 본드핑거는 회로적으로 상기 반도체 칩 상에 형성되어 있는 본딩패드와 연결을 이룰 수 있도록 기판 상에 노출 형성되어 있는 수개의 금속패드를 지칭하는 것이다. In general, the semiconductor chip is indirectly or directly connected to the bond finger formed on the substrate, depending on how it is mounted on the substrate. Here, the bond finger refers to several metal pads exposed on the substrate so as to be connected to the bonding pads formed on the semiconductor chip in a circuit.

아울러, 현재 전자제품은 더욱 소형화, 경량화, 고속화, 다기능화 됨에 따라 반도체 칩의 실장 밀도가 높아져 반도체 칩상의 본딩패드의 수가 늘어나고 있는 추세이다. 이에 따라, 상기 본딩패드와 연결되는 기판 상의 본드핑거의 구조가 중요시 되고있다. In addition, as electronic products become more compact, lighter, faster, and more versatile, mounting density of semiconductor chips is increasing, and the number of bonding pads on semiconductor chips is increasing. Accordingly, the structure of the bond finger on the substrate that is connected to the bonding pad has become important.

현재, 칩의 실장 밀도를 높이기 위한 형태로 대표적인 것은 FBGA(fine pitch ball grid array) 패키지이다.Currently, a typical pitch-package package is FBGA (fine pitch ball grid array).

도 1은 종래 기술에 따른 FBGA 패키지의 저면도를 도시한 것으로서, 도시한 바와 같이, FBGA용 기판(10) 상부에 부착된 반도체 칩(11)의 본딩패드(12)와 동일한 수의 본드핑거(13)가 기판(10)상에 일렬로 형성되고, 본딩패드(12)와 본드핑거(13)가 윈도우(14)를 관통하는 금속와이어(15)에 의해 전기적으로 연결된다.FIG. 1 illustrates a bottom view of a conventional FBGA package, and as shown, the same number of bond fingers 12 as the bonding pads 12 of the semiconductor chip 11 attached to the FBGA substrate 10. 13 is formed in a row on the substrate 10, and the bonding pads 12 and the bond fingers 13 are electrically connected by metal wires 15 passing through the window 14.

그러나, 근래 반도체 칩이 고집적화 다기능화 되어짐에 따라 반도체 칩의 본딩패드(12)의 갯수가 증가하게 되고, 이에 따라 상기 본딩패드(12)와 각각 연결된 기판상의 본드핑거(13)의 갯수도 증가하게 된다. 이와 같은, 기판상의 본드핑거 갯수의 증가는, 패키지 사이즈의 대형화를 초래하여 패키지의 소형화 박형화 추세 에 역행하는 문제점이 있다.However, in recent years, as semiconductor chips become highly integrated and multifunctional, the number of bonding pads 12 of the semiconductor chip increases, thereby increasing the number of bond fingers 13 on the substrates respectively connected to the bonding pads 12. do. Such an increase in the number of bond fingers on the substrate causes a large size of the package, which is a problem against the trend of miniaturization and thinning of the package.

따라서, 본 발명은 상기한 바와 같은 선행기술에 내재되었던 문제점을 해결하기 위해 창작괸 것으로서, 본 발명의 목적은, 기판 상에 형성되는 본드핑거의 배치를 변경하여 반도체 패키지 사이즈를 소형화하고, 반도체 칩을 고속으로 동작시킬 수 있는 FBGA 패키지를 제공함에 있다.Therefore, the present invention was created to solve the problems inherent in the prior art as described above, and an object of the present invention is to reduce the size of a semiconductor package by changing the arrangement of bond fingers formed on a substrate, and to reduce the size of semiconductor chips. The present invention provides an FBGA package capable of operating at high speed.

상기 목적을 달성하기 위해, 본 발명의 일면에 따라, 센터패드형 반도체 칩; 상기 반도체 칩이 페이스-다운 타입으로 부착되며, 중심부에 윈도우를 구비하고, 하부면에 반도체 칩의 본딩패드와 전기적으로 연결되는 다수의 본드핑거와 볼 랜드를 구비한 기판; 상기 기판 윈도우를 관통하여 반도체 칩의 본딩패드와 기판 본드핑거 간을 연결하는 금속와이어; 상기 반도체 칩을 포함한 기판 상부면과 기판 윈도우 부분을 밀봉하는 봉지제; 및 상기 기판 하부면의 볼 랜드에 부착된 솔더 볼을 포함하는 FBGA 패키지가 제공되며; 상기 기판은, 윈도우를 중심으로 계단형 구조의 단차를 갖는 제 1 및 2 레이어를 구비하며, 상기 제 1 및 제 2 레이어 상에는 각각 다수의 본드핑거가 형성되어 있는 것을 특징으로 한다.In order to achieve the above object, according to an aspect of the present invention, a center pad-type semiconductor chip; A substrate having a plurality of bond fingers and ball lands to which the semiconductor chip is attached in a face-down type, having a window at a center thereof, and electrically connected to a bonding pad of the semiconductor chip at a lower surface thereof; A metal wire penetrating the substrate window to connect a bonding pad of the semiconductor chip to a substrate bond finger; An encapsulant for sealing a substrate upper surface and the substrate window portion including the semiconductor chip; And a solder ball attached to a ball land on the bottom surface of the substrate; The substrate has a first layer and a second layer having a stepped structure with respect to the window, and a plurality of bond fingers are formed on the first layer and the second layer, respectively.

상기 구성에서, 상기 제 1 및 제 2 레이어 사이에는 층간 쇼트를 방지하기 위한 절연층이 삽입된다.In the above configuration, an insulating layer is inserted between the first and second layers to prevent an interlayer short.

본 발명의 다른 일면에 따라, FBGA 패키지는, 에지패드형 반도체 칩; 상기 반도체 칩이 페이스-업 타입으로 부착되며, 상부면 가장자리에 본드핑거가 배열되 고, 하부면에 볼 랜드를 구비한 기판; 상기 반도체 칩의 본딩패드와 기판 본드핑거간을 연결하는 금속와이어;상기 반도체 칩을 포함한 기판 상부면을 밀봉하는 봉지제; 및 상기 기판 하부면의 볼 랜드에 부착된 솔더 볼을 포함하며, 상기 기판은 중심부를 기준으로 상부면 가장자리에 계단형 구조의 단차를 갖는 제 1 및 2 레이어를 구비하며, 상기 제 1 및 제 2 레이어 상에는 각각 다수의 본드핑거가 형성되어 있는 것을 특징으로 한다.According to another aspect of the present invention, an FBGA package includes an edge pad type semiconductor chip; A substrate to which the semiconductor chip is attached in a face-up type, a bond finger is arranged at an upper edge of the semiconductor chip, and a ball land is provided at a lower surface of the substrate; A metal wire connecting the bonding pad of the semiconductor chip to a substrate bond finger; an encapsulant sealing an upper surface of the substrate including the semiconductor chip; And a solder ball attached to a ball land of the lower surface of the substrate, wherein the substrate has first and second layers having a stepped structure at the edge of the upper surface with respect to the center portion, and the first and second layers. A plurality of bond fingers are formed on each layer.

상기 구성에서, 상기 제 1 및 제 2 레이어 사이에는 층간 쇼트를 방지하기 위한 절연층이 삽입된다.In the above configuration, an insulating layer is inserted between the first and second layers to prevent an interlayer short.

(실시예)(Example)

이하, 첨부한 도면을 참고하여 본 발명의 바람직한 실시예를 상술하기로 한다.Hereinafter, exemplary embodiments of the present invention will be described in detail with reference to the accompanying drawings.

도 2에는 본 발명에 따른 FBGA 패키지의 저면도를 도시한다.2 shows a bottom view of an FBGA package according to the present invention.

도시한 바와 같이, 본 발명에 따른 FBGA 패키지는, 센터 패드형의 반도체 칩(20)이 윈도우(21) 및 다수개의 본드 핑거(22,23)를 구비한 기판(25)상에 반도체 칩(20)이 페이스-다운 타입으로 부착되고, 상기 본딩패드(22,23)와 본드핑거(21)가 금속와이어(24)로 전기적으로 연결된다. 상기 반도체 칩(20)을 포함한 기판(25) 상부면과 기판 윈도우(22) 부분은 봉지제(도시안됨)로 밀봉되며, 상기 기판(25) 하부면의 볼 랜드(26)에는 솔더 볼(도시안됨)이 부착된다.As shown, the FBGA package according to the present invention is characterized in that the center pad semiconductor chip 20 has a semiconductor chip 20 on a substrate 25 having a window 21 and a plurality of bond fingers 22 and 23. ) Is attached in a face-down type, and the bonding pads 22 and 23 and the bond finger 21 are electrically connected to the metal wires 24. An upper surface of the substrate 25 including the semiconductor chip 20 and a portion of the substrate window 22 are sealed with an encapsulant (not shown), and solder balls (not shown) are provided on the ball lands 26 of the lower surface of the substrate 25. Not attached).

여기서, 상기 기판(25)은, 본드 핑거(22,23)를 2 층으로 배치하기 위하여 계단형 구조의 단차를 갖는다. 도 3을 참조하면, 기판은, 윈도우(21)를 중심으로 계 단형 구조의 단차를 갖는 제 1 레이어(30) 및 제 2 레이어(40)를 구비하고, 제 1 및 제 2 레이어(30,40) 각각에 다수의 본드핑거(22,23)가 형성된다. 이와 같은, 2층 구조의 본드핑거(22,23)를 제작하기 위해서는 절연층(31)의 일차적인 가공이 필요하다. 즉, 제 2, 제 3 및 제 4 레이어(40,50,60)의 윈도우(21) 가공이 완료된 상태에서, 제 2 레이어(40)의 본드핑거(22)를 노출시키도록 윈도우(21)가 형성된 절연층(31)을 상기 제 2 레이어(40) 상에 부착하다. 상기 절연층(31) 상에는 본딩패드(23)가 형성되는 제 1 레이어(30)를 부착하여 기판의 계단형 구조를 완성한다. 이 후, 상기 과정을 통해 형성된 2 층 구조의 본드핑거(22,23)는, 금속와이어(24)를 통해 반도체 칩(20)의 본딩패드와 전기적으로 연결된다. 여기서, 도면 부호 '41'은 기판의 코어(core)층을 나타내며, '51'은 제 3 레이어(50)와 제 4 레이어 사이에 개재된 절연층을 나타낸다.Here, the substrate 25 has a stepped structure in order to arrange the bond fingers 22 and 23 in two layers. Referring to FIG. 3, the substrate includes a first layer 30 and a second layer 40 having a stepped structure having a stepped structure around the window 21, and the first and second layers 30 and 40. A plurality of bond fingers 22 and 23 are formed in each of the plurality of bond fingers. In order to fabricate the bond fingers 22 and 23 having a two-layer structure as described above, primary processing of the insulating layer 31 is required. That is, when the processing of the windows 21 of the second, third, and fourth layers 40, 50, and 60 is completed, the window 21 exposes the bond fingers 22 of the second layer 40. The formed insulating layer 31 is attached on the second layer 40. The stepped structure of the substrate is completed by attaching the first layer 30 on which the bonding pads 23 are formed on the insulating layer 31. Thereafter, the bond fingers 22 and 23 of the two-layer structure formed through the above process are electrically connected to the bonding pads of the semiconductor chip 20 through the metal wires 24. Here, reference numeral '41' denotes a core layer of the substrate, and '51' denotes an insulating layer interposed between the third layer 50 and the fourth layer.

상기 계단형 구조의 기판(25)은, 본드 핑거(22,23)를 2 층으로 배치함으로써, 더 많은 수의 본드핑거(22,23)를 기판 상에 형성할 수 있다. 그에 따라, 반도체 칩(20)의 본딩패드의 수의 증가에 따른 패키지 자체의 크기 증가를 줄일 수 있다. 또한, 본드핑거(22,23)가 2 층으로 배치되어 단차가 생김에 따라, 와이어 본딩시 금속와이어(24) 간의 쇼트를 방지하고, 신호의 패스가 짧아져, 반도체 칩(20)을 고속으로 동작시킬 수 있다.The substrate 25 of the stepped structure may form a larger number of bond fingers 22 and 23 on the substrate by disposing the bond fingers 22 and 23 in two layers. Accordingly, an increase in the size of the package itself according to an increase in the number of bonding pads of the semiconductor chip 20 can be reduced. In addition, as the bond fingers 22 and 23 are arranged in two layers, and a step is generated, the short circuit between the metal wires 24 is prevented during wire bonding, and the signal path is shortened, thereby making the semiconductor chip 20 at high speed. It can be operated.

본 발명에 따른 FBGA 패키지는, 도 2에 도시한 센터패드형 반도체 칩을 사용한 FBGA 패키지 뿐만 아니라, 에지패드형 반도체 칩을 사용한 FBGA 패키지에도 적용가능하다. The FBGA package according to the present invention is applicable not only to the FBGA package using the center pad semiconductor chip shown in FIG. 2 but also to the FBGA package using the edge pad semiconductor chip.                     

이하, 도 4를 참조하여, 본 발명의 다른 실시예를 설명하기로 한다.Hereinafter, another embodiment of the present invention will be described with reference to FIG. 4.

도 4는, 에지 패드형의 반도체 칩을 사용한 FBGA 패키지의 평면도를 도시한 것으로서, 상부면 가장자리에 본드핑거(22,23)가 배열되고, 하부면에 볼랜드(도시안됨)를 구비한 기판(28)에 에지패드형 반도체 칩(27)이 페이스-업 타입으로 부착된다. 반도체 칩(27)의 본딩패드(21)와 기판의 본드핑거(22,23)는 금속와이어(24)로 전기적으로 열결된다. 여기서, 기판(28)은, 도 2를 통해 설명한 이전 실시예와 마찬가지로, 가판 중심부를 기준으로 상부면 가장자리에 계단형 구조의 단차를 갖는다. 따라서, 본드핑거(22,23)는, 2 층의 구조로 기판 상에 형성되어, 반도체 칩(27)의 본딩패드의 수의 증가에 따른 패키지 자체의 크기 증가를 줄일 수 있다.FIG. 4 shows a plan view of an FBGA package using an edge pad type semiconductor chip, in which bond fingers 22 and 23 are arranged at the upper edge and borland (not shown) at the lower edge. ), An edge pad type semiconductor chip 27 is attached in a face-up type. The bonding pads 21 of the semiconductor chip 27 and the bond fingers 22 and 23 of the substrate are electrically connected to the metal wires 24. Here, the substrate 28, like the previous embodiment described with reference to Figure 2, has a stepped structure stepped on the upper surface edge relative to the center of the plate. Therefore, the bond fingers 22 and 23 are formed on the substrate in a two-layer structure, thereby reducing the size increase of the package itself according to the increase in the number of bonding pads of the semiconductor chip 27.

이상에서 살펴본 바와 같이, 본 발명의 따른 FBGA 패키지는, 기판을 계단형 구조의 단차를 갖도록 제조함으로써, 본드 핑거를 2 층으로 배치할 수 있다. 따라서, 많은 수의 본딩패드를 구비한 반도체 칩을 사용하여 FBGA 패키지를 구현할 때에도, 작은 사이즈의 패키지를 구현할 수 있으며, 특히, 패키지 횡축 방향으로의 길이를 단축할 수 있다. As described above, in the FBGA package according to the present invention, by manufacturing the substrate to have a stepped structure, the bond fingers may be disposed in two layers. Therefore, even when the FBGA package is implemented using a semiconductor chip having a large number of bonding pads, a small package can be implemented, and in particular, the length in the package transverse direction can be shortened.

본 발명의 상기한 바와 같은 구성에 따라, 기판상의 본드 핑거를 2층으로 배치함으로써, 패키지 사이즈를 소형화할 수 있으며, 또한, 신호의 패스가 짧아져, 반도체 칩을 고속으로 동작시킬 수 있다.According to the above configuration of the present invention, by arranging the bond fingers on the substrate in two layers, the package size can be reduced, the signal path can be shortened, and the semiconductor chip can be operated at high speed.

본 발명을 특정의 바람직한 실시예에 관련하여 도시하고 설명하였지만, 본 발명이 그에 한정되는 것은 아니며, 이하의 특허청구의 범위에 의해 마련되는 본 발며의 정신이나 분야를 이탈하지 않는 한도 내에서 본 발명이 다양하게 개조 및 변형될 수 있다는 것을 당업계에서 통상의 지식을 가진 자는 용이하게 할 수 있다. While the invention has been shown and described with reference to certain preferred embodiments, the invention is not so limited, and the invention is not limited to the spirit and scope of the invention as provided by the following claims. It will be readily apparent to those skilled in the art that these various modifications and variations can be made.

Claims (4)

센터패드형 반도체 칩; 상기 반도체 칩이 페이스-다운 타입으로 부착되며, 중심부에 윈도우를 구비하고, 하부면에 반도체 칩의 본딩패드와 전기적으로 연결되는 다수의 본드핑거와 볼 랜드를 구비한 기판; 상기 기판 윈도우를 관통하여 반도체 칩의 본딩패드와 기판 본드핑거 간을 연결하는 금속와이어; 상기 반도체 칩을 포함한 기판 상부면과 기판 윈도우 부분을 밀보하는 봉지제; 및 상기 기판 하부면의 볼 랜드에 부착된 솔더 볼을 포함하는 FBGA 패키지에 있어서,A center pad semiconductor chip; A substrate having a plurality of bond fingers and ball lands to which the semiconductor chip is attached in a face-down type, having a window at a center thereof, and electrically connected to a bonding pad of the semiconductor chip at a lower surface thereof; A metal wire penetrating the substrate window to connect a bonding pad of the semiconductor chip to a substrate bond finger; An encapsulant sealing the substrate upper surface and the substrate window portion including the semiconductor chip; And a solder ball attached to a ball land of the lower surface of the substrate, wherein the FBGA package includes: 상기 기판은 윈도우를 중심으로 계단형 구조의 단차를 갖는 제 1 및 2 레이어를 구비하며, 상기 제 1 및 제 2 레이어 상에는 각각 다수의 본드핑거가 형성되어 있는 것을 특징으로 하는 FBGA 패키지.The substrate includes a first layer and a second layer having a stepped structure with respect to the window, and a plurality of bond fingers are formed on the first layer and the second layer, respectively. 제 1 항에 있어서,The method of claim 1, 상기 제 1 및 제 2 레이어 사이에는 층간 쇼트를 방지하기 위한 절연층이 삽입되는 것을 특징으로 하는 FBGA 패키지.An FBGA package, wherein an insulating layer is inserted between the first and second layers to prevent an interlayer short. 에지패드형 반도체 칩;Edge pad type semiconductor chips; 상기 반도체 칩이 페이스-업 타입으로 부착되며, 상부면 가장자리에 본드핑거가 배열되고, 하부면에 볼 랜드를 구비한 기판;A substrate to which the semiconductor chip is attached in a face-up type, a bond finger is arranged at an upper edge of the semiconductor chip, and a ball land is provided at the lower surface; 상기 반도체 칩의 본딩패드와 기판 본드핑거간을 연결하는 금속와이어;A metal wire connecting the bonding pad of the semiconductor chip to a substrate bond finger; 상기 반도체 칩을 포함한 기판 상부면을 밀봉하는 봉지제; 및An encapsulant sealing an upper surface of the substrate including the semiconductor chip; And 상기 기판 하부면의 볼 랜드에 부착된 솔더 볼을 포함하며,It includes a solder ball attached to the ball land of the lower surface of the substrate, 상기 기판은 중심부를 기준으로 상부면 가장자리에 계단형 구조의 단차를 갖는 제 1 및 2 레이어를 구비하며, 상기 제 1 및 제 2 레이어 상에는 각각 다수의 본드핑거가 형성되어 있는 것을 특징으로 하는 FBGA 패키지.The substrate has an FBGA package having a first layer and a second layer having a stepped structure at a top edge of the center, and a plurality of bond fingers are formed on the first layer and the second layer, respectively. . 제 3 항에 있어서,The method of claim 3, wherein 상기 제 1 및 제 2 레이어 사이에는 층간 쇼트를 방지하기 위한 절연층이 삽입되는 것을 특징으로 하는 FBGA 패키지.An FBGA package, wherein an insulating layer is inserted between the first and second layers to prevent an interlayer short.
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