KR100333546B1 - Manufacturing method for semiconductor device - Google Patents
Manufacturing method for semiconductor device Download PDFInfo
- Publication number
- KR100333546B1 KR100333546B1 KR1019990021526A KR19990021526A KR100333546B1 KR 100333546 B1 KR100333546 B1 KR 100333546B1 KR 1019990021526 A KR1019990021526 A KR 1019990021526A KR 19990021526 A KR19990021526 A KR 19990021526A KR 100333546 B1 KR100333546 B1 KR 100333546B1
- Authority
- KR
- South Korea
- Prior art keywords
- low dielectric
- dielectric material
- semiconductor device
- manufacturing
- layer
- Prior art date
Links
- 239000004065 semiconductor Substances 0.000 title claims abstract description 32
- 238000004519 manufacturing process Methods 0.000 title claims abstract description 27
- 239000003989 dielectric material Substances 0.000 claims abstract description 52
- 238000000034 method Methods 0.000 claims abstract description 49
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 claims abstract description 20
- 238000005530 etching Methods 0.000 claims abstract description 16
- QVGXLLKOCUKJST-UHFFFAOYSA-N atomic oxygen Chemical compound [O] QVGXLLKOCUKJST-UHFFFAOYSA-N 0.000 claims abstract description 14
- 239000001301 oxygen Substances 0.000 claims abstract description 14
- 229910052760 oxygen Inorganic materials 0.000 claims abstract description 14
- 239000007789 gas Substances 0.000 claims abstract description 7
- 238000006884 silylation reaction Methods 0.000 claims abstract description 7
- 229920002120 photoresistant polymer Polymers 0.000 claims description 23
- 150000004767 nitrides Chemical class 0.000 claims description 13
- 238000001312 dry etching Methods 0.000 claims description 10
- 238000004132 cross linking Methods 0.000 claims description 8
- 235000012239 silicon dioxide Nutrition 0.000 claims description 8
- 239000000377 silicon dioxide Substances 0.000 claims description 8
- 239000003795 chemical substances by application Substances 0.000 claims description 7
- 239000000463 material Substances 0.000 claims description 7
- 238000000151 deposition Methods 0.000 claims description 5
- 239000000758 substrate Substances 0.000 claims description 5
- CURLTUGMZLYLDI-UHFFFAOYSA-N Carbon dioxide Chemical compound O=C=O CURLTUGMZLYLDI-UHFFFAOYSA-N 0.000 claims description 4
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 claims description 4
- -1 dimethylsilyl dietylamine Chemical compound 0.000 claims description 4
- FFUAGWLWBBFQJT-UHFFFAOYSA-N hexamethyldisilazane Chemical compound C[Si](C)(C)N[Si](C)(C)C FFUAGWLWBBFQJT-UHFFFAOYSA-N 0.000 claims description 4
- 229910052710 silicon Inorganic materials 0.000 claims description 4
- 239000010703 silicon Substances 0.000 claims description 4
- 230000008021 deposition Effects 0.000 claims description 3
- 125000002887 hydroxy group Chemical group [H]O* 0.000 claims description 3
- ZAMOUSCENKQFHK-UHFFFAOYSA-N Chlorine atom Chemical compound [Cl] ZAMOUSCENKQFHK-UHFFFAOYSA-N 0.000 claims description 2
- YCKRFDGAMUMZLT-UHFFFAOYSA-N Fluorine atom Chemical compound [F] YCKRFDGAMUMZLT-UHFFFAOYSA-N 0.000 claims description 2
- GJWAPAVRQYYSTK-UHFFFAOYSA-N [(dimethyl-$l^{3}-silanyl)amino]-dimethylsilicon Chemical compound C[Si](C)N[Si](C)C GJWAPAVRQYYSTK-UHFFFAOYSA-N 0.000 claims description 2
- 229910002092 carbon dioxide Inorganic materials 0.000 claims description 2
- 239000001569 carbon dioxide Substances 0.000 claims description 2
- 229910052801 chlorine Inorganic materials 0.000 claims description 2
- 239000000460 chlorine Substances 0.000 claims description 2
- KZFNONVXCZVHRD-UHFFFAOYSA-N dimethylamino(dimethyl)silicon Chemical compound CN(C)[Si](C)C KZFNONVXCZVHRD-UHFFFAOYSA-N 0.000 claims description 2
- 229910052731 fluorine Inorganic materials 0.000 claims description 2
- 239000011737 fluorine Substances 0.000 claims description 2
- 230000030279 gene silencing Effects 0.000 claims description 2
- IVTCBXOCUPSOGP-UHFFFAOYSA-N n-[dimethyl(trimethylsilyl)silyl]-n-methylmethanamine Chemical compound CN(C)[Si](C)(C)[Si](C)(C)C IVTCBXOCUPSOGP-UHFFFAOYSA-N 0.000 claims description 2
- BAVYZALUXZFZLV-UHFFFAOYSA-N Methylamine Chemical compound NC BAVYZALUXZFZLV-UHFFFAOYSA-N 0.000 claims 2
- UBHZUDXTHNMNLD-UHFFFAOYSA-N dimethylsilane Chemical compound C[SiH2]C UBHZUDXTHNMNLD-UHFFFAOYSA-N 0.000 claims 1
- UIUXUFNYAYAMOE-UHFFFAOYSA-N methylsilane Chemical compound [SiH3]C UIUXUFNYAYAMOE-UHFFFAOYSA-N 0.000 claims 1
- 239000000203 mixture Substances 0.000 claims 1
- 125000000026 trimethylsilyl group Chemical group [H]C([H])([H])[Si]([*])(C([H])([H])[H])C([H])([H])[H] 0.000 claims 1
- 229910052814 silicon oxide Inorganic materials 0.000 abstract description 4
- 238000001020 plasma etching Methods 0.000 abstract description 3
- 239000007788 liquid Substances 0.000 abstract description 2
- 239000002184 metal Substances 0.000 description 13
- 229910018557 Si O Inorganic materials 0.000 description 2
- 230000015572 biosynthetic process Effects 0.000 description 2
- 238000010586 diagram Methods 0.000 description 2
- 238000009413 insulation Methods 0.000 description 2
- 229910021332 silicide Inorganic materials 0.000 description 2
- FVBUAEGBCNSCDD-UHFFFAOYSA-N silicide(4-) Chemical compound [Si-4] FVBUAEGBCNSCDD-UHFFFAOYSA-N 0.000 description 2
- LIVNPJMFVYWSIS-UHFFFAOYSA-N silicon monoxide Inorganic materials [Si-]#[O+] LIVNPJMFVYWSIS-UHFFFAOYSA-N 0.000 description 2
- 230000000087 stabilizing effect Effects 0.000 description 2
- 238000006243 chemical reaction Methods 0.000 description 1
- 239000011248 coating agent Substances 0.000 description 1
- 238000000576 coating method Methods 0.000 description 1
- 230000003247 decreasing effect Effects 0.000 description 1
- 238000010292 electrical insulation Methods 0.000 description 1
- 229910010272 inorganic material Inorganic materials 0.000 description 1
- 239000011147 inorganic material Substances 0.000 description 1
- 239000012212 insulator Substances 0.000 description 1
- 230000010354 integration Effects 0.000 description 1
- AHJCYBLQMDWLOC-UHFFFAOYSA-N n-methyl-n-silylmethanamine Chemical compound CN(C)[SiH3] AHJCYBLQMDWLOC-UHFFFAOYSA-N 0.000 description 1
- 230000004044 response Effects 0.000 description 1
- 239000007779 soft material Substances 0.000 description 1
- 239000000126 substance Substances 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
- H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
- H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
- H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
- H01L21/8232—Field-effect technology
- H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
- H01L21/823475—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type interconnection or wiring or contact manufacturing related aspects
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
- H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
- H01L21/76877—Filling of holes, grooves or trenches, e.g. vias, with conductive material
Abstract
본 발명은 반도체 소자의 제조방법에 관한 것으로, 기상 또는 액상 실릴레이션 공정을 이용하여 유기 또는 무기 저유전체 물질 표면에 실리콘 옥사이드층을 형성시킴으로써 후속 공정에서 적용되는 산소 플라즈마 에칭 공정에 대한 무기 또는 유기 저유전체 물질의 에칭 내성을 증가시키며, 저유전체 물질의 층을 보호하여 반도체 소자 제조공정의 안정화를 기할 수 있는 기술이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a method of fabricating a semiconductor device, wherein an inorganic or organic low profile for an oxygen plasma etching process applied in a subsequent process by forming a silicon oxide layer on the surface of an organic or inorganic low dielectric material using a gas phase or liquid silylation process. It is a technique that increases the etching resistance of the dielectric material and stabilizes the semiconductor device manufacturing process by protecting the layer of the low dielectric material.
Description
본 발명은 반도체 소자의 제조방법에 관한 것으로, 특히 메탈 다층 형성에 사용되는 유기 또는 무기 저유전체 물질의 표면에 실릴레이션 공정을 이용하여 실리콘 옥사이드층을 형성시킴에 의해 플라즈마 에칭에 대한 내성을 증가시켜 반도체 소자의 제조공정의 안정화 및 수율향상을 기할 수 있는 반도체 소자의 제조방법에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a method for manufacturing a semiconductor device, and in particular, by increasing the resistance to plasma etching by forming a silicon oxide layer on the surface of an organic or inorganic low dielectric material used to form a metal multilayer by using a silicide process. The present invention relates to a method for manufacturing a semiconductor device capable of stabilizing a manufacturing process of a semiconductor device and improving yield.
일반적으로 반도체 소자의 제조 공정 중 금속층(metal layer)들의 형성 과정에는 메탈과 메탈층간에 절연을 위하여 무기 또는 유기 저유전체 물질들이 사용되고 있다.In general, inorganic or organic low dielectric materials are used to form metal layers during the semiconductor device manufacturing process to insulate the metal and the metal layers.
특히 반도체 소자 제조공정의 후반부 공정에서 절연막 성장 기술은 금속 배선간의 절연, 금속 배선층 간의 절연등의 목적으로 사용되고 있다. 반도체 소자의 제조 공정 중 금속층들의 형성 과정에는 메탈과 메탈층간에 절연을 위하여 무기 또는 유기 저유전체 물질들이 사용되고 있다.In particular, in the later stages of the semiconductor device manufacturing process, the insulating film growth technique is used for the purpose of insulation between metal wirings and insulation between metal wiring layers. In the process of forming a semiconductor device, an inorganic or organic low dielectric material is used to insulate the metal and the metal layer during the manufacturing process of the semiconductor device.
도 1a 와 도 1b 는 종래의 기술에 따라 메탈층간에 단차가 형성된 상태를 도시한 단면도이다.1A and 1B are cross-sectional views illustrating a state in which a step is formed between metal layers according to the related art.
일반적으로 사용되는 무기 또는 유기 저유전체 물질들은 상기 도 1a 에 도시된 바와 같이, 각 메탈층(5)들 간에 코팅 또는 증착(deposition)의 형태로 단차를 형성하게 된다.In general, inorganic or organic low-k dielectric materials are used to form a step in the form of a coating or deposition between the respective metal layers 5, as shown in FIG.
메탈-1 층의 형성 후, 상기 도 1a 에서 보여지는 바와 같이 비아 콘택홀(VIA Contact Hole)의 공정이 이루어지게 된다. 비아 콘택홀(13) 층들의 측면에도 역시 저유전체의 절연층이 채워지게 된다. 그러나 포토레지스트를 이용한 VIA 층의 패턴 형성 후, 이들 포토레지스트의 제거와 비아의 식각을 위한 산소 플라즈마의 후속 공정에 의해 일반적으로 사용되는 무기 또는 유기 저유전체 물질(9)들이 상기 도 1b에서 보여지는 바와 같이, 에칭 가스의 등방성 때문에 저유전체 물질(9)의 콘택홀(13) 크기는 필요 이상으로 크게 형성되어지는 문제점을 유발한다.After the formation of the metal-1 layer, as shown in FIG. 1A, a via contact hole is formed. Sidewalls of the via contact hole 13 layers are also filled with an insulating layer of a low dielectric material. However, after the formation of the VIA layer using the photoresist, inorganic or organic low dielectric materials 9 which are generally used by the removal of these photoresists and subsequent processes of oxygen plasma for etching vias are shown in FIG. As can be seen, the contact hole 13 size of the low dielectric material 9 is caused to be formed larger than necessary because of the isotropy of the etching gas.
상기와 같은 현상은 일반적으로 사용되는 유기 또는 무기 저유전체들의 낮은 에칭 내성을 갖고 있기 때문이며, 이러한 비아 콘택홀에 사용되는 저유전체는 일반적으로 높은 에칭 내성을 요구하나, 이러한 경우는 유전율이 상당히 높거나 갭필(Gapfill)의 능력이 부족한 단점을 갖고 있다.This phenomenon is due to the low etch resistance of commonly used organic or inorganic low dielectrics. The low dielectrics used in such via contact holes generally require high etching resistance, but in such a case, the dielectric constant is high or The drawback is the lack of gapfill capability.
이상 상기에서 보인 바와 같은 현상은 반도체 공정에 사용되는 절연물질이 우수한 전기적 절연, 층분한 기계적 강도, 낮은 잔류 응력, 높은 접착성, 높은 열전도도, 완만한 평탄도 등의 특성을 만족하여야 하나 일반적으로 사용되는 저유전율 물질은 그 특성상 무른 재질이기 때문에 열적, 구조적, 화학적 특성이 치밀한 산화막에 비해 대체로 열악하기 때문이다.As described above, the phenomenon used in the semiconductor process should satisfy the characteristics such as excellent electrical insulation, excellent mechanical strength, low residual stress, high adhesion, high thermal conductivity, and smooth flatness. Because the low dielectric constant material used is a soft material in nature, the thermal, structural and chemical properties are generally poor compared to the dense oxide film.
상기 도 1b 에서 보여지는 바와 같은 저유전체 물질(9)의 부분적 손실과 층의 파손은 반도체 소자의 응답 속도 늦어짐, 신호 간섭, 전력 소모 등의 문제점을 야기시킨다.Partial loss and breakage of the low dielectric material 9 as shown in FIG. 1B causes problems such as slow response speed, signal interference, and power consumption of the semiconductor device.
상기와 같은 문제점을 최소화하기 위하여 에칭 내성이 비교적 강하며 유전율이 비교적 높은 (3.5-4.0) 무기 물질들이 메탈층의 절연체로 이용되고 있다.In order to minimize the above problems, inorganic materials having relatively high etching resistance and relatively high dielectric constant (3.5-4.0) are used as the insulator of the metal layer.
그러나 점차 반도체 소자의 지속적인 집적화 추세에 따라 논리, 메모리, 소자의 후속 공정에서의 배선 숫자와 밀도가 증가하고 있으며, 금속 배선간의 간격이 점차 감소되고 있다. 따라서 더 작은 디자인 룰에 적합한 반도체 소자를 제조하기 위하여 더 낮은 유전율 값을 갖는 물질들의 개발과 적용이 필수적이다.However, with the continuous trend of integration of semiconductor devices, the number and density of wirings in the subsequent processes of logic, memory, and devices are increasing, and the spacing between metal wirings is gradually decreasing. Therefore, development and application of materials having lower permittivity values are essential to fabricate semiconductor devices suitable for smaller design rules.
현재 메탈층들간에 이용되는 저유전체 물질은 위에서 설명된 바와 같이 산소 플라즈마의 후속 공정에 의해 부정적 영향을 받음으로써 저유전체 물질의 이용에는 제한이 있다. 즉 실제로 상당히 낮은 유전율과 높은 열적 특성을 갖고 있는 물질이 개발되었다 하더라도 상기와 같은 문제점을 해결하지 못한다면 개발된 재료의 사용에 있어 그의 사용은 상당히 제한적일 것이다.Currently, the low dielectric material used between the metal layers is negatively affected by the subsequent process of the oxygen plasma as described above, thereby limiting the use of the low dielectric material. In other words, even if a material having a relatively low dielectric constant and high thermal properties has been developed, the use of the developed material will be quite limited if the above problems are not solved.
이상 상기와 같은 종래의 문제점을 감안하여, 본 발명은 기상 또는 액상 실릴레이션 공정을 이용하여 이들 유기 또는 무기 저유전체 물질 표면에 실리콘 옥사이드층을 형성시킴으로써 후속 공정에서 적용되는 산소 플라즈마 에칭 공정에 대한 무기 또는 유기 저유전체 물질의 에칭 내성을 증가시키며 저유전체 물질의 층을 보호하고 결국 반도체 소자 제조시 공정의 안정화를 기할 수 있는 반도체 소자의 제조방법을 제공함에 그 목적이 있다In view of the above conventional problems, the present invention provides an inorganic plasma to an oxygen plasma etching process which is applied in a subsequent process by forming a silicon oxide layer on the surface of these organic or inorganic low dielectric materials using a gas phase or liquid silylation process. Another object of the present invention is to provide a method of fabricating a semiconductor device capable of increasing the etching resistance of the organic low dielectric material, protecting the layer of the low dielectric material, and ultimately stabilizing the process in manufacturing the semiconductor device.
도 1a 와 도 1b 는 종래의 기술에 따른 반도체 소자의 제조 공정도1a and 1b is a manufacturing process diagram of a semiconductor device according to the prior art
도 2a 내지 도 2c 는 본 발명의 방법에 따른 반도체 소자의 제조 공정도2A to 2C are manufacturing process diagrams of a semiconductor device according to the method of the present invention.
<도면의 주요부분에 대한 부호의 설명><Description of the symbols for the main parts of the drawings>
1 : 실리콘 기판 3 : 제1 패드 질화막1 silicon substrate 3 first pad nitride film
5 : 메탈-1 7 : 제2 패드 질화막5: metal-1 7: second pad nitride film
11 : 포토레지스트 패턴 8,9 : 저유전체물질11: photoresist pattern 8, 9: low dielectric material
15 : 실릴레이션된 층 13,17 : 비아콘택홀19 : 실리콘디옥사이드층15: silylated layer 13,17: via contact hole 19: silicon dioxide layer
상기 목적을 달성하기 위한 본 발명의 방법에 따른 반도체 소자의 제조방법은,Method for manufacturing a semiconductor device according to the method of the present invention for achieving the above object,
실리콘 기판의 상부에 제1 패드 질화막, 메탈-1을 차례로 형성하는 단계와,Sequentially forming a first pad nitride film and a metal-1 on the silicon substrate;
전체구조 상부에 제2 패드 질화막을 형성하는 단계와,Forming a second pad nitride film over the entire structure;
상기 제2 패드 질화막 상부에 저유전체물질을 차례로 증착하는 단계와,Sequentially depositing a low dielectric material on the second pad nitride film;
상기 저유전체물질층을 열처리하여 저유전체물질들이 열가교가 일어나도록 하는 단계와,Heat-treating the low dielectric material layer to cause thermal crosslinking of the low dielectric materials;
상기 열가교가 일어난 저유전체물질층의 상부에 포토레지스트 패턴을 형성하는 단계와,Forming a photoresist pattern on the low dielectric material layer in which the thermal crosslinking has occurred;
상기 포토레지스트 패턴을 식각 마스크로 하부의 저유전체물질층과 제2 패드질막을 식각하여 비아 콘택홀을 형성하는 단계와,Forming a via contact hole by etching the lower dielectric material layer and the second pad material layer using the photoresist pattern as an etching mask;
실릴레이션 에이젼트를 이용하여 상기 비아 콘택홀의 노출된 저유전체물질층을 실릴레이션시키는 단계와,Silencing the exposed low dielectric material layer of the via contact hole using a sillation agent;
건식식각 공정으로 상기 비아 콘택홀내의 저유전체물질의 실릴레이션된 부위가 실리콘 디옥사이드층을 형성하는 동시에 상부의 포토레지스트를 제거하는 단계를 포함하는 것을 특징으로 한다.And a silicided portion of the low dielectric material in the via contact hole in the dry etching process to form a silicon dioxide layer and simultaneously remove the upper photoresist.
이하 첨부된 도면을 참조하여 본 발명에 따른 반도체 소자의 제조방법에 대해 상세히 설명하기로 한다.Hereinafter, a method of manufacturing a semiconductor device according to the present invention will be described in detail with reference to the accompanying drawings.
도 2a 내지 도 2c 는 본 발명의 방법에 따른 반도체 소자 제조 공정단계를 도시한 단면도이다.2A through 2C are cross-sectional views illustrating semiconductor device manufacturing process steps in accordance with the method of the present invention.
도 2a 를 참조하면, 실리콘 기판(1)의 상부에 제1 패드 질화막(3), 메탈-1(5)을 차례로 형성한다. 그 후 전체구조 상부에 제2 패드 질화막(7)을 형성한 후, 상기 제2 패드 질화막(7) 상부에 저유전체물질(8)을 증착한다.Referring to FIG. 2A, a first pad nitride film 3 and a metal-1 (5) are sequentially formed on the silicon substrate 1. Thereafter, a second pad nitride film 7 is formed on the entire structure, and then a low dielectric material 8 is deposited on the second pad nitride film 7.
그 다음 상기 저유전체물질(8)층을 열처리하여 상기 저유전체물질들이 열가교가 일어나도록 하고, 상기 열가교가 일어난 저유전체물질(8)층의 상부에 포토레지스트 패턴(11)을 형성한다.The low dielectric material 8 layer is then thermally treated so that the low dielectric materials undergo thermal crosslinking, and a photoresist pattern 11 is formed on the low dielectric material 8 layer on which the thermal crosslinking occurs.
다음 상기 포토레지스트 패턴(11)을 식각 마스크로 하여 하부의 저유전체물질(8)층과 제2 패드질화막(7)을 식각하여 비아 콘택홀(17)을 형성한다.Next, the via contact hole 17 is formed by etching the lower dielectric material layer 8 and the second pad nitride layer 7 using the photoresist pattern 11 as an etching mask.
그 후 실릴레이션 에이젼트를 이용하여 상기 비아 콘택홀(17)의 노출된 저유전체물질(8)층을 실릴레이션시킨다.Then, the exposed low dielectric material 8 layer of the via contact hole 17 is silylated using a silylation agent.
다음 도 2b 와 도 2c를 참조하면, 산소 플라즈마를 이용한 건식식각 공정으로 상기 비아 콘택홀(17)내의 저유전체물질(8)의 실릴레이션된 부위가 건식식각 공정으로 실리콘 디옥사이드층(19)이 형성되도록 한다. 그 후 상부의 포토레지스트(11)를 제거한다.Next, referring to FIGS. 2B and 2C, the silicon dioxide layer 19 is formed by dry etching a silylated portion of the low dielectric material 8 in the via contact hole 17 by a dry etching process using an oxygen plasma. Be sure to Thereafter, the upper photoresist 11 is removed.
한편, 상기한 본 발명의 공정에서, 저유전체물질(8)은 나이트라이드 기질위에 수산기를 갖는 유기 또는 무기 저유전체를 8,000∼10,000Å의 두께로 코팅한 후 250℃, 300℃와 400℃의 온도에서 1분 또는 30분 동안 베이킹 함으로써 저유전체의 물질들이 열가교가 일어나도록 한다.On the other hand, in the process of the present invention, the low dielectric material (8) is coated with an organic or inorganic low dielectric having a hydroxyl group on the nitride substrate to a thickness of 8,000 ~ 10,000Å after the temperature of 250 ℃, 300 ℃ and 400 ℃ Baking for 1 minute or 30 minutes at low dielectric material causes thermal crosslinking to occur.
상기한 열가교를 통하여 저유전체물질(8)의 열적 안정성을 높이도록 한다. 이 후 7000Å ∼10000Å의 두께로 포토레지스트를 상기 저유전체물질(8)위에 코팅 한 후 노광과 습식 현상 공정을 거쳐 포토레지스트 패턴(11)을 형성하고, 이어서 상기 포토레지스트 패턴(11)을 식각 마스크로 비아 콘택홀(17)을 형성한다.Through the thermal crosslinking to increase the thermal stability of the low-k dielectric material (8). Thereafter, the photoresist is coated on the low-k dielectric material 8 to a thickness of 7000 kPa to 10000 kPa, and then the photoresist pattern 11 is formed through an exposure and wet development process, and then the photoresist pattern 11 is etch masked. The via contact hole 17 is formed.
상기 비아콘택홀(17)의 형성 후 포토레지스트패턴(11)의 산소 플라즈마를 이용한 에칭 단계 이전에, 상기 도 2a 에 도시된 바와 같이, 실릴레이션 에이젼트를 이용하여 저유전체물질(8)에 함유된 수산기와 실릴레이션 에이전트의 Si가 Si-O 결합을 갖게끔 함으로써 비아 콘택홀(17)의 내벽 즉, 저유전체물질(8)의 표면을 실릴레이션 시킨다.After the via contact hole 17 is formed and before the etching step using the oxygen plasma of the photoresist pattern 11, as shown in FIG. 2A, the low dielectric material 8 is contained in the low dielectric material 8 using a silicide agent. By allowing Si of the hydroxyl group and the silylation agent to have a Si—O bond, the inner wall of the via contact hole 17, that is, the surface of the low dielectric material 8 is silylated.
이때 상기 실릴레이션 에이젼트로는 헥사 메칠 디실라잔, 테트라 메칠 디실라잔, 비스디메칠아미노 디메칠실란, 비스디메칠아미노 메칠실란, 디메칠실릴 디메칠아민, 디메칠실릴 디에칠아민, 트리메칠실릴 디메칠아민, 트리메칠실릴 디에칠아민, 디메칠아미노 펜타메칠디실란 등이 있으며, 상기 종류중 임의의 어느 하나를사용한다.In this case, the silylation agent may be hexamethyl disilazane, tetramethyl disilazane, bisdimethylaminodimethylsilane, bisdimethylaminomethylsilane, dimethylsilyl dimethylamine, dimethylsilyl dietylamine, or trimethyl. Silyl dimethylamine, trimethylsilyl dietylamine, dimethylamino pentamethyldisilane, and the like, and any one of the above kinds may be used.
이후 포토레지스트 패턴(11)의 제거를 위한 산소 플라즈마를 이용한 에칭 단계에서 상기 포토레지스트 패턴(11)이 제거됨과 동시에 상기 실릴레이션된 층(15)은 도 2b 에 도시된 바와 같이, 실릴레이션된 저유전체의 Si-O 기와 산소 플라즈마의 화학적 반응이 일어나고, 이로 인해 도 2c 에 도시된 바와 같은 실리콘디옥사이드 층(19)이 비아콘택홀(17)의 내측벽상에 형성하게 된다.After the photoresist pattern 11 is removed in an etching step using an oxygen plasma for removing the photoresist pattern 11, the silylated layer 15 may be silicided as shown in FIG. 2B. The chemical reaction of the Si-O groups of the dielectric with the oxygen plasma occurs, which causes a silicon dioxide layer 19 as shown in FIG. 2C to form on the inner wall of the via contact hole 17.
이때 상기 비아콘택홀(17)의 내측벽상에 형성되는 실리콘디옥사이드층(19)은 300Å∼500Å의 두께를 갖는 것이 바람직하다.At this time, the silicon dioxide layer 19 formed on the inner wall of the via contact hole 17 preferably has a thickness of 300 to 500 Å.
건식식각공정은 2단계로 형성하는 것이 바람직하며, 첫단계는 플루오린계, 염소계 및 산소계 가스를 혼합하여 1초 내지 100초 동안 실시하고, 건식식각공정의 두 번째 단계는 산소계, 이산화탄소계 가스를 혼합하여 10초 내지 500초 동안 실시한다. 이때 상기 두 번째 단계에서 10% 내지 80% 오버에칭하는 것이 바람직하다.The dry etching process is preferably formed in two stages. The first stage is performed by mixing fluorine-based, chlorine-based and oxygen-based gases for 1 to 100 seconds, and the second stage of the dry etching process is mixed with oxygen-based and carbon dioxide-based gases. 10 seconds to 500 seconds. At this time, 10% to 80% overetching in the second step is preferable.
이상 상술한 바와 같은 본 발명에서 제시한 공정을 이용할 경우, 포토레지스트 제거시 이용되는 산소 플라즈마를 이용하여 저유전체와 비아 콘택 위에 있는 포토레지스트의 제거와 동시에 비아 콘택의 내벽에 실리콘 옥사이드 층을 형성시킴으로써 포토레지스트 제거를 위한 건식식각공정에서 저유전체 층을 보호할 수 있다. 특히 본 발명의 이러한 공정을 이용할 경우 산소 플라즈마의 에칭에 취약하나 열적 안전성이 우수하며 기존의 저유전체보다 더 낮은 유전율을 갖는 유기 또는 무기 저유전체를 용이하게 사용할 수 있는 잇점이 있으며, 이로써 안정된 전기적 특성을얻으므로써 반도체 소자의 제조공정 수율 및 신뢰성을 향상시킬 수 있다.In the above-described process, the silicon oxide layer is formed on the inner wall of the via contact simultaneously with the removal of the photoresist on the low dielectric and the via contact using an oxygen plasma used to remove the photoresist. The low dielectric layer may be protected in a dry etching process for removing photoresist. In particular, this process of the present invention is vulnerable to the etching of the oxygen plasma, but the thermal stability is excellent, and there is an advantage that can easily use an organic or inorganic low dielectric having a lower dielectric constant than the existing low dielectric, thereby stable electrical properties By obtaining this, the manufacturing process yield and reliability of a semiconductor element can be improved.
Claims (10)
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019990021526A KR100333546B1 (en) | 1999-06-10 | 1999-06-10 | Manufacturing method for semiconductor device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019990021526A KR100333546B1 (en) | 1999-06-10 | 1999-06-10 | Manufacturing method for semiconductor device |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| KR20010001970A KR20010001970A (en) | 2001-01-05 |
| KR100333546B1 true KR100333546B1 (en) | 2002-04-24 |
Family
ID=19591316
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1019990021526A KR100333546B1 (en) | 1999-06-10 | 1999-06-10 | Manufacturing method for semiconductor device |
Country Status (1)
| Country | Link |
|---|---|
| KR (1) | KR100333546B1 (en) |
Families Citing this family (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| AU2001266998A1 (en) | 2000-06-23 | 2002-01-08 | Honeywell International, Inc. | Method to restore hydrophobicity in dielectric films and materials |
| US6645677B1 (en) * | 2000-09-18 | 2003-11-11 | Micronic Laser Systems Ab | Dual layer reticle blank and manufacturing process |
| US7709371B2 (en) | 2003-01-25 | 2010-05-04 | Honeywell International Inc. | Repairing damage to low-k dielectric materials using silylating agents |
| WO2004068555A2 (en) | 2003-01-25 | 2004-08-12 | Honeywell International Inc | Repair and restoration of damaged dielectric materials and films |
| US8475666B2 (en) | 2004-09-15 | 2013-07-02 | Honeywell International Inc. | Method for making toughening agent materials |
| US7678712B2 (en) | 2005-03-22 | 2010-03-16 | Honeywell International, Inc. | Vapor phase treatment of dielectric materials |
-
1999
- 1999-06-10 KR KR1019990021526A patent/KR100333546B1/en not_active IP Right Cessation
Also Published As
| Publication number | Publication date |
|---|---|
| KR20010001970A (en) | 2001-01-05 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| KR100354442B1 (en) | Method of forming spin on glass type insulation layer | |
| US7622380B1 (en) | Method of improving adhesion between two dielectric films | |
| JP4425432B2 (en) | Manufacturing method of semiconductor device | |
| JP3585384B2 (en) | Method for manufacturing semiconductor device | |
| KR20020027695A (en) | Method of forming dielectric layer in semiconductor device | |
| US20030102532A1 (en) | Low k film application for interlevel dielectric and method of cleaning etched features | |
| JP2001077196A (en) | Manufacture of semiconductor device | |
| US6019906A (en) | Hard masking method for forming patterned oxygen containing plasma etchable layer | |
| JP2004088047A (en) | Method of manufacturing semiconductor device | |
| KR100333546B1 (en) | Manufacturing method for semiconductor device | |
| JP2003068845A (en) | Semiconductor device and its manufacturing method | |
| JPH08222550A (en) | Planarization of coating insulating film | |
| JPH08306681A (en) | Formation of flattened coat insulating film | |
| KR19990009557A (en) | Wiring formation method | |
| US6503849B1 (en) | Method for forming insulating film | |
| KR101081853B1 (en) | Method for manufacturing semiconductor device | |
| KR100406733B1 (en) | manufacturing method of semiconductor device | |
| KR100476371B1 (en) | Method of forming flattening insulating film between metal layers | |
| KR100403617B1 (en) | Method for patterning a spin on glass layer | |
| KR100509434B1 (en) | Method for improving photo resist adhesion | |
| KR100447983B1 (en) | METHOD FOR MANUFACTURING SEMICONDUCTOR DEVICE TO PREVENT CORROSION OF LOWER METAL LINE USING SiON LAYER INSTEAD OF SiO2 LAYER | |
| KR20040082295A (en) | Semiconductor Device and Method of Manufacturing The Same | |
| KR100519509B1 (en) | Method of forming interlayer insulating film of semiconductor device_ | |
| KR100315026B1 (en) | Metal wiring formation method of semiconductor device | |
| JP2000349151A (en) | Semiconductor device and method of manufacturing it |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A201 | Request for examination | ||
| E701 | Decision to grant or registration of patent right | ||
| GRNT | Written decision to grant | ||
| FPAY | Annual fee payment |
Payment date: 20110325 Year of fee payment: 10 |
|
| LAPS | Lapse due to unpaid annual fee |