KR100332170B1 - 플래시 메모리 및 그 제조 방법 - Google Patents

플래시 메모리 및 그 제조 방법 Download PDF

Info

Publication number
KR100332170B1
KR100332170B1 KR1019990043331A KR19990043331A KR100332170B1 KR 100332170 B1 KR100332170 B1 KR 100332170B1 KR 1019990043331 A KR1019990043331 A KR 1019990043331A KR 19990043331 A KR19990043331 A KR 19990043331A KR 100332170 B1 KR100332170 B1 KR 100332170B1
Authority
KR
South Korea
Prior art keywords
conductivity type
region
flash memory
floating gate
diffusion layer
Prior art date
Application number
KR1019990043331A
Other languages
English (en)
Other versions
KR20000028912A (ko
Inventor
가나모리고지
Original Assignee
가네꼬 히사시
닛본 덴기 가부시끼가이샤
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 가네꼬 히사시, 닛본 덴기 가부시끼가이샤 filed Critical 가네꼬 히사시
Publication of KR20000028912A publication Critical patent/KR20000028912A/ko
Application granted granted Critical
Publication of KR100332170B1 publication Critical patent/KR100332170B1/ko

Links

Classifications

    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
    • H10B41/30—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the memory core region
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
    • H01L29/42312—Gate electrodes for field effect devices
    • H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
    • H01L29/4232—Gate electrodes for field effect devices for field-effect transistors with insulated gate
    • H01L29/42324—Gate electrodes for transistors with a floating gate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/788—Field effect transistors with field effect produced by an insulated gate with floating gate
    • H01L29/7881—Programmable transistors with only two possible levels of programmation
    • H01L29/7884—Programmable transistors with only two possible levels of programmation charging by hot carrier injection
    • H01L29/7885—Hot carrier injection from the channel
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B69/00—Erasable-and-programmable ROM [EPROM] devices not provided for in groups H10B41/00 - H10B63/00, e.g. ultraviolet erasable-and-programmable ROM [UVEPROM] devices
    • Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
    • Y10S—TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10S438/00—Semiconductor device manufacturing: process
    • Y10S438/914—Doping
    • Y10S438/919—Compensation doping

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Ceramic Engineering (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Semiconductor Memories (AREA)
  • Non-Volatile Memory (AREA)

Abstract

본 발명은 미세화·고집적화가 가능하며, 데이터의 기록 효율이 높고, 판독 전류 특성이 우수한 플래시 메모리를 제공하는 것을 목적으로 한다.
p형 반도체 기판(1) 상에, n형 불순물 확산층(5s, 5d)을 비트선·소스선으로서 사용하는 가상 접지 어레이(virtual ground array) 구성의 스플릿 게이트형 플래시 메모리에서, 플로팅 게이트(9)의 하부의 채널 영역 중에서, 드레인측 불순물 확산층(5d)에 인접하는 채널 영역에 p형 불순물 농도가 채널내에서 가장 높은 p+영역(6)과, 채널 영역 중에서 플로팅 게이트로 덮여 있지 않은 부분 (스플릿 게이트 하부)에 설치된 p_영역(10)을 갖는 것을 특징으로 하는 플래시 메모리를 제공한다.

Description

플래시 메모리 및 그 제조 방법{FLASH MEMORY AND METHOD OF FORMING THE SAME}
본 발명은 불휘발성 반도체 기억 장치에 관한 것으로서, 특히 스플릿 게이트형이며, 불순물 확산층을 비트선으로서 사용하는 가상 접지 어레이 구성의 플래시 메모리 및 그 제조 방법에 관한 것이다.
도 6 [(a)는 평면도이고 (b)는 단면도임]에, 일본 특허 공개 공보 평2-292870호에 기재된 스플릿 게이트형 플래시 메모리의 구조를 도시한다. 이 구조에서는, 반도체 기판(111)의 표면의 도 6의 (a)의 세로 방향으로 필드 산화막(125)이설치되어 있고, 이 하부를 따라 N형 불순물 확산층으로 형성된 매립 확산층(123d, 123s)이 복수개 메모리 셀에 공통 설치되어, 비트선 및 소스선으로서 사용되고 있다. 매립 확산층(123d) (드레인 영역)과 매립 확산층(123s) (소스 영역)의 채널 영역 상에, 플로팅 게이트(115)가 게이트 절연막을 거쳐 드레인측의 일부를 덮도록 설치되며, 소스측의 채널 영역(114)과 플로팅 게이트(115)를 덮는 스트라이프 형태로 워드선으로서 사용되는 콘트롤 게이트(129)가 평면도의 가로 방향으로 설치되어 있다.
데이터의 기록은 플로팅 게이트에 핫 일렉트론을 주입함으로써 행하며, 데이터의 소거는 플로팅 게이트로부터 소거 게이트(141)로의 F-N 터널 전류에 의한 전자의 추출에 의해 행한다.
이 구조에서는, 플로팅 게이트 아래의 채널 영역의 드레인측에 고농도로 붕소를 도핑한 p+영역(127)을 설치하고, 그 부분의 저항을 높임으로써 드레인-소스간의 전계를 p+영역(127)에 집중시켜 핫 일렉트론 발생의 효율을 향상시키고 있다.
이 플래시 메모리의 구조를, 도 6의 (b)와 동일한 단면에서 본 도 7을 참조하여 설명한다. 우선, 도 7의 (a)에 도시한 바와 같이, 반도체 기판(111)의 표면(113)에 질화물층(151), 포토레지스트 마스크(166)를 형성한 후, 스트라이프 형태의 개구부(154)로부터, 붕소(B)를 이온 주입하여, p형으로 이온 주입된 영역(161)을 형성한다.
다음으로, 도 7의 (b)에 도시한 바와 같이, 포토레지스트 마스크(166)를 제거한 후, 질화물층(151)을 마스크로 하여, 스트라이프 형태의 개구부(153)로부터 비소(As)를 이온 주입하고, n형으로 이온 주입된 영역(157)을 형성한다.
이어서, 도 7의 (c)에 도시한 바와 같이, 개구부(153)로부터 필드 산화막(125)을 형성한다. 이 때 동시에, 영역(161)과 영역(157) 중의 불순물이 확산·활성화되며, 소스 영역·드레인 영역이 되는 n형 불순물 확산층인 매립 확산층(123)과, p형 불순물 확산층인 p+영역(127)이 형성된다. 질화물층(151)을 제거한 후, 표면을 산화하여 게이트 산화막(117)을 형성한다.
그 후, 도 7의 (d)에 도시한 바와 같이, 전면에 폴리실리콘을 퇴적한 후 패터닝하여, 플로팅 게이트(115)를 형성한 후, 플로팅 게이트와 콘트롤 게이트간의 게이트간 절연막(131)을 형성한다.
다음으로, 도 7의 (e)에 도시한 바와 같이, 전면에 폴리실리콘을 퇴적한 후 패터닝하여, 콘트롤 게이트(129)를 형성한 후, 도시 생략한 소거 게이트 등을 형성하여 플래시 메모리를 완성한다.
이와 같이 하여 얻어진 플래시 메모리의 구조에서는, 메모리의 집적도가 낮은 경우에는 p+영역(127)이 매립 확산층의 플로팅 게이트측의 하부에만 형성되므로, 핫 일렉트론 주입이 효율적으로 행해진다. 그러나, 메모리의 집적도가 높아져 미세화되면, 매립 확산층(123d, 123s)의 선폭도 좁아지며, p+영역(127)의 이온 주입에 사용한 붕소는, 비소에 비해 확산되기 쉬우므로, 도 8에 도시한 바와 같이,매립 확산층의 반대측의 플로팅 게이트로 덮여 있지 않은 채널 표면에도 p+층이 형성되는 경우가 생긴다. 소자의 미세화가 진행된 상태에서는, 아주 미소한 정도의 어긋남에 의해서도 이러한 경우가 용이하게 발생할 수 있다.
또한, 이 플래시 메모리의 제조 공정에서는, 붕소의 이온 주입과 비소의 이온 주입에는 상이한 마스크를 사용할 필요가 있어, 포토레지스트 공정이 많아지고 생산성이 나쁘다는 문제점도 있다.
그러므로, 미세화에 대응한 방법으로서 다음의 도 9에 도시한 제조 방법이 이용되고 있다.
우선, p형 실리콘 기판(21)의 표면에 소자 분리 영역 (도시 생략)을 형성한 후, 도 9의 (a)에 도시한 바와 같이, CVD(Chemical Vapor Deposition)법에 의해 실리콘 산화막(22)을 예를 들면 300 ㎚의 막 두께로 성장시키고, 포토리소그래피법 및 드라이 에칭법을 적용하여, 도 9의 (b)에 도시한 바와 같은 복수개의 메모리 셀 영역에 이르는 스트라이프 형태의 개구부(23)를 갖는 형상으로 패터닝한다.
다음으로, CVD에 의해 실리콘 산화막을 성장한 후 에칭백하여 도 9의 (c)에 도시한 바와 같이 측벽 산화막(24)을 형성한 후, 실리콘 산화막(22) 및 측벽 산화막(24)을 마스크로 하여, 비소를 예를 들면 가속 에너지 40 keV, 도즈량 4×1015㎝-2정도로 이온 주입한다. 여기서 측벽 산화막을 형성하는 것은, 포토리소그래피의 한계를 넘어서 개구폭을 미세화하기 위해서이다.
다음으로, 도 9의 (d)에 도시한 바와 같이, 예를 들면 질소 분위기 하에서 950℃로 20분간 어닐하여, 비소 이온을 활성화시켜 불순물 확산층(28s, 28d)을 형성한다. 이 불순물 확산층은 비트선, 소스선으로서 복수의 메모리 셀에 공통하고 있다. 그 후, 기판 표면의 실리콘 산화막(22) 및 측벽 산화막(24)을 제거하고, 표면의 게이트 산화막(26)을 형성한다.
다음으로, 메모리 셀 영역에만 개구를 갖는 포토레지스트 (도시 생략)를 형성한 후, 도 9의 (e)에 도시한 바와 같이, 붕소를 예를 들면 가속 에너지 50 keV, 도즈량 3×1013㎝-2정도로 이온 주입한다.
다음으로, 폴리실리콘을 퇴적한 후, 아일랜드 형태의 소정 형상으로 패터닝하여 플로팅 게이트(30)를 형성한 후, 도 9의 (f)에 도시한 바와 같이, 플로팅 게이트(30)를 마스크로 이용하여 비소를 이온 주입한다. 이온 주입 조건은, 가속 에너지 100 keV, 도즈량 4×1013㎝-2정도이다.
다음으로, 도 9의 (g)에 도시한 바와 같이, 다시 폴리실리콘을 퇴적한 후, 스트라이프 형태의 소정 형상으로 패터닝하여 콘트롤 게이트(32)를 형성한다. 그 후, 도시 생략한 소거 게이트 등을 형성하여 플래시 메모리를 완성한다.
이 제조 방법에 있어서, (e)의 공정에서 붕소를 이온 주입함으로써 채널간의 표면 저항을 높이고, (f)의 공정에서 플로팅 게이트로 덮여 있지 않은 부분에 다시 비소를 이온 주입함으로써, 소스측 [불순물 확산층(28s)]에 가까운 채널의 저항을 저하시키고 있다. 이와 같이 하여 플로팅 게이트 아래의 채널 영역만의 저항을 상승시켜, 이 부분에 전계 집중을 일으켜서 핫 일렉트론 주입이 플로팅 게이트 하부에서 일어나도록 하고 있다. 이 제조 방법에서는, (f)의 공정의 이온 주입이, 플로팅 게이트를 마스크로 하여 자기 정합적으로 행해지므로, 미세화에 적합하다는 이점이 있다.
그러나, 실제로 플로팅 게이트로의 핫 일렉트론 주입이 일어나는 것은, 플로팅 게이트 아래의 채널 영역 중에서도 드레인에 가까운 측이므로, 플로팅 게이트 아래 전체의 채널 영역의 저항이 높아져 있어도 전자 주입에 의한 데이터의 기록 효율이 특별이 향상되는 것은 아니다. 오히려, 전체의 채널 저항이 높아져, 판독 전류가 작아지므로, 데이터의 기록 상태와 소거 상태의 마진이 충분히 얻어지지 않는 문제가 있었다.
또한, 판독 전류가 작아지면, 프리차지된 비트선을 메모리 셀이 방전하는 데에 시간이 걸려, 판독 속도가 저하된다는 문제가 있다. 그리고, '1'을 기억한 메모리 셀과, '0'을 기억한 메모리 셀의 판독 전류의 차가 적어진다. 이 때문에, 다치(多値)의 정보를 기억하는 메모리에서는, 각 기억값에 대응하는 판독 전류의 허용 범위가 좁아지며, 기억 정보와는 상이한 값을 판독하거나, 플로팅 게이트에 축적한 전하가 누설되어, 상이한 기억 정보로 변화되기 쉬워진다. 이 결과, 메모리의 기억 정보에 대한 신뢰성이 저하된다.
그리고, 예를 들면 메모리를 선택하는 트랜지스터 등을 설치한 영역에서는, 채널 저항이 높아지는 것은 바람직하지 않으므로, (e)의 붕소의 이온 주입 시에 메모리 셀 이외의 영역, 예를 들면 주변 회로 영역에 이온 주입되지 않도록 포토레지스트의 마스크를 형성할 필요가 있어, 제조 공정도 복잡해진다는 문제점이 있었다.
본 발명은 이러한 종래의 문제점을 해결하기 위한 것으로서, 미세화·고집적화가 가능하며, 데이터의 기록 효율이 높고, 또한 판독 전류 특성이 우수한 플래시 메모리를 제공하는 것을 목적으로 한다.
또한, 본 발명은, 상기한 플래시 메모리를 형성하기 위한, 포토레지스트 공정이 적고 생산성이 좋은 제조 방법을 제공하는 것을 목적으로 한다.
본 발명은, 제1 도전형의 반도체 기판 상에, 제2 도전형의 불순물 확산층을 비트선·소스선으로서 사용하는 가상 접지 어레이 구성의 스플릿 게이트형 플래시 메모리에 있어서, 플로팅 게이트 하부의 채널 영역 중에서, 드레인측 불순물 확산층에 인접하는 채널 영역에 제1 도전형의 불순물 농도가 채널 내에서 가장 높은 고농도 제1 도전형 영역, 및 채널 영역 중에서, 플로팅 게이트로 덮여 있지 않은 부분 (스플릿 게이트 하부)에 설치된 저농도 제1 도전형 영역을 갖는 것을 특징으로 하는 플래시 메모리에 관한 것이다.
또한, 본 발명은, 제1 도전형의 반도체 기판 상에, 제2 도전형의 불순물 확산층을 비트선·소스선으로서 사용하는 가상 접지 어레이 구성의 스플릿 게이트형 플래시 메모리의 제조 방법에 있어서, 비트선·소스선이 되는 불순물 확산층이 형성되는 개소의 중심선과 중심이 일치하는 스트라이프 형태의 개구를 갖는 제1 마스크를 사용하여 제1 도전형의 불순물을 이온 주입하는 공정, 비트선·소스선이 될 불순물 확산층이 형성되는 개소의 중심선과 중심이 일치하고, 제1 마스크보다 개구폭이 좁은 스트라이프 형태의 개구를 갖는 제2 마스크를 사용하여 제2 도전형의 불순물을 이온 주입하는 공정, 및 플로팅 게이트를 형성한 후, 이 플로팅 게이트를 마스크로 하여 제2 도전형의 불순물을 자기 정합적으로 이온 주입하는 공정을 갖는 것을 특징으로 하는 플래시 메모리 제조 방법에 관한 것이다.
도 1은 본 발명의 플래시 메모리의 구조의 일 예를 도시한 평면도.
도 2는 도 1의 A-A' 단면을 도시한 도면.
도 3은 도 1의 B-B' 단면을 도시한 도면.
도 4는 본 발명의 실시예에 도시한 플래시 메모리의 제조 공정을 도시한 단면도.
도 5는 본 발명의 실시예에 도시한 플래시 메모리의 표면의 불순물 농도 프로파일을 도시한 그래프(b), 및 전계 강도를 도시한 그래프(c).
도 6은 종래의 플래시 메모리의 구조의 예.
도 7은 종래의 플래시 메모리의 제조 방법을 도시한 도면.
도 8은 종래의 플래시 메모리를 설명하기 위한 도면.
도 9는 종래의 플래시 메모리의 제조 방법을 도시한 도면.
<도면의 주요 부분에 대한 부호의 설명>
1 : p형 반도체 기판
2 : 산화 실리콘막
3 : 개구
4 : 측벽 산화막
5, 5s, 5d : 불순물 확산층
6 : 고농도 p형 영역 (p+영역)
8 : 게이트 절연막
9, 9a, 9b : 플로팅 게이트
10 : 저농도 p형 영역 (p_영역)
11 : 플로팅 게이트-콘트롤 게이트간 절연막
12 : 콘트롤 게이트
13 : 소거 게이트
14 : 소자 분리 영역
도 1 (평면도), 도 2 (단면도) 및 도 3 (단면도)을 사용하여 본 발명의 플래시 메모리의 일 예를 도시하면서 본 발명을 설명한다. 이하의 설명에서는, 제1 도전형이 p형이고, 제2 도전형이 n형인 경우이다.
도 1 및 도 2에 도시한 바와 같이, p형 반도체 기판(1) 상에 n형 불순물 확산층(5s, 5d)이 복수의 메모리 셀에 공통하여, 도 1의 평면도에서는 세로 방향의 스트라이프 형태로 설치되어 있다. 이 불순물 확산층은, 비트선·소스선으로서 사용되며, 도 2의 중앙의 플로팅 게이트(9a)에 주목하였을 때에는, 참조 부호 5d로 표시한 쪽이 드레인이 되고 이것을 비트선으로서 사용하며, 참조 부호 5s로 표시한 쪽이 소스가 되고 이것을 소스선 (접지선)으로서 사용한다. 이 구성은, 소스 영역, 드레인 영역에 대하여 1 대 1로 콘택트를 취하지 않으므로, 콘택트리스 어레이(contactless array) 구성이라고 하며, 그 중에서도, 다시 비트선은 소스로서도 드레인으로서도 사용되므로, 가상 접지 어레이 구성이라고 한다.
도 2에서, 좌측의 플로팅 게이트(9b)가 선택되었을 때에는, 도면에서 참조 부호 5s로 표시한 불순물 확산층(5s)이 드레인이 되며, 비트선으로서 사용하게 된다. 이 때, 도면 좌측의 플로팅 게이트(9b)의 다시 좌측에 존재하는 불순물 확산층 (도시 생략)이 소스가 되며, 접지 전위가 된다. 동시에 플로팅 게이트(9a)는 비선택 상태로 되어 있으며, 불순물 확산층(5d)도 접지 전위로 되어 있다. 불순물 확산층(5s, 5d)간의 채널 영역의 드레인측의 상부에, 게이트 절연막(8)을 거쳐 플로팅 게이트(9)가 설치되어 있다. 이 플로팅 게이트 위에 절연막을 거쳐 콘트롤 게이트(12)가 설치되어 있으며, 동시에 플로팅 게이트가 덮여 있지 않은 부분의 채널 영역을 절연막을 개재하여 덮고, 콘트롤 게이트에 의해 채널 영역의 제어가 가능한 스플릿 게이트형을 구성하고 있다.
본 발명에서는, 플로팅 게이트 하부의 채널 영역의 드레인측 불순물 확산층(5d)에 인접하여, 고농도 p형 영역(6)이 설치되어 있다. 이 고농도 p형 영역 (이하, 'p+영역'이라 함)(6)은, p형 불순물 농도가 높아져 있으므로, 이 영역 중에서는 채널 저항이 높다. 그리고, 도 2에 도시한 바와 같이 플로팅 게이트 하부의 채널 전체가 아니라, 드레인에 인접한 부분에만 형성하고 있으므로, 이 부분에 전계를 용이하게 집중시킬 수 있으며, 핫 일렉트론의 발생 효율이 높아져, 기록 효율을 효과적으로 향상시킬 수 있다.
이 p+영역(6)은 기능적으로는 불순물 확산층(5)에 인접하는 영역에서도 채널 영역의 부분에만 존재하면 되지만, 도 2에 도시한 바와 같이, 불순물 확산층(5)을 둘러싸도록 형성하면, 제조 방법이 용이해지므로 바람직하다. 이 경우, p+영역(6)은 불순물 확산층(5s, 5d)을 따라 도 1의 세로 방향으로 연장되어 존재하게 된다.
그리고, 본 발명에서는, 채널 영역 중에서도, 플로팅 게이트로 덮여 있지 않은 부분에 저농도 p형 영역(10)이 설치되어 있다. 이 저농도 p형 영역 (이하, 'p-영역'이라 함)(10)은 p형 불순물 농도가 낮아지고 있으므로, 채널 저항이 낮다. 따라서, 채널 영역 전체의 저항을 낮출 수 있게 된다. 또한, 전술한 바와 같이, p+영역(6)은 불순물 확산층(5)을 둘러싸도록 형성하는 것이 바람직하지만, 이 경우, p+영역(6)이 소스측의 채널 영역까지 표면에 나오면, 불필요하게 채널 저항이 높아지게 되지만, p-영역(10)을 설치함으로써, p+영역(6)이 소스측의 채널 영역까지 도달하지 않도록 할 수 있다.
즉, p-영역(10)을 설치함으로써, p+영역(6)이 불순물 확산층(5)을 둘러싸는 본 발명의 바람직한 형태가 실제로 제조 가능하게 된다.
또, p-영역(10)은 적어도 채널로서 작용하는 표면 부분에 형성되어 있으면 된다.
이 예에서는, 도 3 (도 1의 B-B' 단면)에 도시한 바와 같이 반도체 기판 표면의 소자 분리막(14) 상에, 동일한 방향의 스트라이프 형태로 소거 게이트(13)가 설치되어 있으며, 플로팅 게이트(9)의 상부의 코너로부터 전자를 추출함으로써 데이터의 소거가 행해진다.
또, 본 발명에서, 반도체 기판으로서는, 일반적으로는 실리콘 기판을 사용하는 것이 바람직하다. 또한, 메모리 셀을 형성하는 영역은, 반도체 기판 그 자체이어도 좋고, p형 또는 n형의 불순물을 확산시킨 웰 영역이어도 좋으며, 본 발명에서의 반도체 기판이란 그러한 경우를 포함하는 것이다.
또한, 플로팅 게이트 및 콘트롤 게이트는 일반적으로는 폴리실리콘으로 형성하는 것이 바람직하다.
반도체 장치를 미세화하기 위해서는, 불순물 확산층을 형성하기 위한 불순물 종류로서는, 확산 거리가 짧은 비소, 안티몬이 바람직하다. 이 경우, 불순물 확산층의 제2 도전형이 n형이 되므로, 반도체 기판의 도전형인 제1 도전형은 p형이다.
본 발명의 플래시 메모리에서, 플로팅 게이트로부터의 전자의 추출 방법은 특별히 제한되지 않는다.
[실시예]
다음으로, 실시예에 의해 본 발명의 제조 방법을 상세히 설명한다.
[실시예 1]
도 4의 (a)에 도시한 바와 같이, 반도체 기판(1)으로서, p형 실리콘 기판을 사용하여, 그 표면에 CVD법에 의해 산화 실리콘막(2)을 예를 들면 300 ㎚의 두께로 형성한다.
다음으로, 도 4의 (b)에 도시한 바와 같이, 산화 실리콘막(2)을 스트라이프 형태의 개구(3)를 갖는 형상으로 패터닝한다. 이 개구의 스트라이프의 중심은, 비트선·소스선인 불순물 확산층의 중심과 일치하고, 개구폭은 통상 0.48 ㎛이며, 예를 들면 0.18∼0.5 ㎛로 설정한다.
도 4의 (c)에 도시한 바와 같이, 붕소를 가속 에너지 50 keV, 도즈량 3×1013㎝-2의 조건으로 이온 주입한다.
그 후, CVD법에 의해 산화 실리콘막을 퇴적한 후, 전면 에치백하여 도 4의 (d)에 도시한 바와 같이 측벽 산화막(4)을 형성한다. 측벽 산화막(4)이 형성된 후의 개구폭은 통상 0.4 ㎛ 이하 정도이며, 예를 들면, 0.1∼0.2 ㎛로 설정한다. 이 측벽 산화막(4)과 산화 실리콘막(2)을 마스크로 하여, 실리콘 기판 표면에 비소를, 예를 들면 가속 에너지 40 keV, 도즈량 4×1015㎝-2의 조건으로 이온 주입한다.
다음으로, 예를 들면 질소 분위기 하에서 950℃로 20분간 어닐하고, 도 4의 (e)에 도시한 바와 같이 표면의 측벽 산화막(4)과 산화 실리콘막(2)을 제거한 후, 열산화에 의해 표면에 열산화막(8)을 형성한다. 기판 표면에는, n형 불순물 확산층(5)과 그 주위를 둘러싸는 p+영역 (고농도 제1 도전형 영역)(6)이 형성된다.
다음으로, 도 4의 (f)에 도시한 바와 같이, CVD법에 의해 실리콘을 두께 250 ㎚로 형성한 후, 패터닝하여 플로팅 게이트(9)를 형성한다. 이 플로팅 게이트를 마스크로 하여 자기정합적으로 비소를, 예를 들면 가속 에너지 100 keV, 도즈량 4×1013㎝-2의 조건으로 이온 주입한다.
다음에, 도 4의 (g)에 도시한 바와 같이, 플로팅 게이트에 표면에, 플로팅 게이트-콘트롤 게이트간 절연막(11)을 형성한 후, CVD법에 의해 폴리실리콘을 두께 250 ㎚로 퇴적한 후 패터닝하여 콘트롤 게이트(12)를 형성한다. 그 후, 소정의 공정에 의해 도 3에 도시한 소거 게이트(13)를 폴리실리콘으로 형성하여, 플래시 메모리를 완성한다.
이와 같이, 이 제조 방법에서는 채널에 고저항의 부분을 만들기 위한 붕소의 이온 주입을, 비트선·소스선인 불순물 확산층 형성을 위한 비소의 이온 주입의 마스크 형성의 도중의 단계 [도 4의 (c)]에서 행한다. 이 때, 개구되어 있는 것은 비트선·소스선의 형성 개소뿐이므로, 전술한 도 9를 사용하여 설명한 종래예와 같이 붕소의 이온 주입 시 [도 9의 (e)]에 메모리 셀 영역 이외의 부분을 포토레지스트로 덮을 필요가 없다. 따라서, 본 발명에서는, 포토레지스트 공정을 줄일 수 있으므로, 생산성이 향상된다.
또, 상기한 제조 공정에서, 불순물 확산층의 표면에, 종래예에서 설명한 바와 같은 두꺼운 실리콘 산화막을 형성해도 된다. 또한, 도 3의 소자 분리 영역(14)은 통상의 방법에 따라 공정 중의 적당한 시기에 형성하면 된다.
이와 같이 하여 얻어지는 플래시 메모리, 및 비교를 위해 전술한 도 9를 사용하여 설명한 종래의 제조 방법에 의해 제조한 플래시 메모리의 표면의 불순물 농도를 도 5의 (b)에 도시한다. 또한, 도 5의 (a)는 도 2에 도시한 단면도의 일부를 확대한 도면이다. 이 도면에서는, 실효적인 불순물 농도 (n형과 p형의 불순물 농도의 차)를 도시하였다. 이들 예에서, 채널 영역은 p형이 된다. 또한, 이와 같은 n 채널의 FET에서는, 채널 영역의 p형 불순물 농도의 고저는, 저항값의 대소에 대응한다.
본 발명의 예에 따른 불순물 농도 프로파일에 맞추어 채널 영역을, 도 5에도시한 바와 같이, 드레인측으로부터 (Ⅰ)∼(Ⅳ)의 4 개의 영역으로 분할한다.
본 발명에서는, 도 5의 (b)에 도시한 바와 같이 플로팅 게이트 아래의 영역(Ⅰ) 및 (Ⅱ)에서의 농도는 일정하지 않으며, 드레인에 인접하는 영역(Ⅰ)에서 농도가 높고, 영역(Ⅱ)에서는 낮게 되어 있다. 영역(Ⅰ)이 「고농도 제1 도전형 영역」에 상당한다. 또한, 영역(Ⅱ)의 평탄한 부분은 기판의 p형 불순물 농도 (백그라운드 농도)이다. 조건에 따라서는 반드시 평탄한 부분이 보이지 않는 경우도 있으나, 영역(Ⅱ) 중에는 반드시 기판의 불순물 농도와 동일한 농도가 존재하게 된다. 그리고, 플로팅 게이트 아래에서는, 영역(Ⅰ) 중에 나타나는 피크로부터 소스측을 향하여 단조롭게 농도가 저하하게 된다.
플로팅 게이트로 덮여 있지 않은 영역(Ⅲ) 및 (Ⅳ)는 양자를 합쳐서 「저농도 제1 도전형 영역」에 상당한다. 소스에 인접하는 영역(Ⅳ)에서는, 영역(Ⅲ)에 비해 불순물 농도가 높아지지만, 채널 전체의 저항을 높이지 않을 정도까지 저하시키는 것이 가능하다. 이 예에서는, 비소의 이온 주입에 의해 종래와 동일한 정도까지 n형 불순물 농도를 저하시키고 있으나, 더욱 저하시켜도 된다. 영역(Ⅲ)에서는 n형 불순물 농도가 충분히 낮아지고 있다.
이에 반해, 종래의 구조에서는, 플로팅 게이트 아래의 영역(Ⅰ) 및 (Ⅱ)에서는, 붕소가 이온 주입되고 있으므로 농도가 일정하게 높다. 한편, 플로팅 게이트로 덮여 있지 않은 부분에서는, 비소의 이온 주입에 의해 p형 농도가 저하되고 있다.
도 5의 (c)에 이 때의 소스-드레인간의 전계의 분포를 도시한다. 본 발명의예에서는, 피크가 급준하게 되어 있기 때문에, 드레인측에서 전계가 집중하고 있음을 알 수 있다. 따라서, 핫 일렉트론을 효과적으로 발생시킬 수 있음이 분명하다.
또한, 본 발명에서는, 이와 같이 핫 일렉트론 발생의 효율이 높으므로, 부분적으로 저항을 높이는 것만으로 전체의 저항을 낮출 수 있다. 예를 들면 영역(Ⅰ)의 불순물 농도 피크를 종래 정도로 맞추었다고 하면, 영역(Ⅱ)∼(Ⅳ)에서의 불순물 농도는 더 저하되므로, 전계 집중의 효과와 함께, 채널 전체의 저저항화도 용이하게 달성할 수 있다.
그리고, 채널부의 저항을 작게 할 수 있으므로, 동일한 소스-드레인간 전압이어도, 드레인 전류는 커진다. 이 때문에, 프리차지된 비트선을 메모리 셀이 방전하는 데에 필요한 시간을 단축시킬 수 있어, 판독 속도가 향상된다. 또한, 1을 기억한 메모리 셀과 0을 기억한 메모리 셀의 판독 전류의 차를 크게 할 수 있으므로, 다치의 정보를 기억하는 메모리에서는, 각 기억값에 대응하는 판독 전류의 허용 범위도 넓게 할 수 있으며, 판정 마진을 넓게 취할 수 있다. 이 때문에, 종래 문제시되었던, 기억 정보의 오판독이나, 플로팅 게이트에 축적한 전하가 누설되어, 상이한 기억 정보로 변화된다는 문제가 발생하기 어렵다. 그 결과, 메모리의 기억 정보에 대한 신뢰성을 향상시킬 수 있다.
본 발명에 의하면, 미세화·고집적화가 가능하며, 데이터의 기록 효율이 높고, 또한 판독 전류 특성이 우수한 플래시 메모리를 제공할 수 있다.
그리고, 본 발명에 의하면, 이러한 플래시 메모리를 형성하기 위한, 포토레지스트 공정이 적고, 생산성이 좋은 제조 방법을 제공할 수 있다.

Claims (7)

  1. 제1 도전형의 반도체 기판 상에, 제2 도전형의 불순물 확산층을 비트선 또는 소스선으로서 사용하는 가상 접지 어레이 구성의 스플릿 게이트형 플래시 메모리에 있어서,
    플로팅 게이트 하부의 채널 영역 중에서, 드레인측 불순물 확산층에 인접하는 채널 영역에 제1 도전형의 불순물 농도가 채널 내에서 가장 높은 고농도 제1 도전형 영역, 및
    채널 영역 중에서, 플로팅 게이트로 덮여 있지 않은 부분에 설치된 저농도 제1 도전형 영역
    을 갖는 것을 특징으로 하는 플래시 메모리.
  2. 제1항에 있어서, 상기 플로팅 게이트 하부의 채널 영역 내의 제1 도전형 불순물 농도가, 상기 고농도 제1 도전형 영역의 가장 농도가 높은 위치로부터, 소스측에 걸쳐서 단조롭게 감소하고 있는 것을 특징으로 하는 플래시 메모리.
  3. 제1항에 있어서, 상기 고농도 제1 도전형 영역은, 상기 저농도 제1 도전형 영역이 형성되어 있는 개소 이외에서는, 상기 제2 도전형의 불순물 확산층의 기판측 주위를 둘러싸도록 형성되어 있는 것을 특징으로 하는 플래시 메모리.
  4. 제1항에 있어서, 상기 저농도 제1 도전형 영역은, 제2 도전형 불순물의 이온 주입에 의해 형성된 것을 특징으로 하는 플래시 메모리.
  5. 제1 도전형의 반도체 기판 상에, 제2 도전형의 불순물 확산층을 비트선 또는 소스선으로서 사용하는 가상 접지 어레이 구성의 스플릿 게이트형 플래시 메모리의 제조 방법에 있어서,
    비트선 또는 소스선이 되는 불순물 확산층이 형성되는 개소의 중심선과 중심이 일치하는 스트라이프 형태의 개구를 갖는 제1 마스크를 사용하여 제1 도전형의 불순물을 이온 주입하는 공정,
    비트선·소스선이 될 불순물 확산층이 형성되는 개소의 중심선과 중심이 일치하고, 제1 마스크보다 개구폭이 좁은 스트라이프 형태의 개구를 갖는 제2 마스크를 사용하여 제2 도전형의 불순물을 이온 주입하는 공정, 및
    플로팅 게이트를 형성한 후, 이 플로팅 게이트를 마스크로 하여 제2 도전형의 불순물을 자기 정합적으로 이온 주입하는 공정
    을 갖는 것을 특징으로 하는 플래시 메모리 제조 방법.
  6. 제5항에 있어서, 상기 제2 마스크는,
    상기 제1 마스크의 측벽에 설치된 측벽막과 상기 제1 마스크로 이루어지는 것을 특징으로 하는 플래시 메모리 제조 방법.
  7. 반도체 기판 상에, 비트선 또는 소스선이 될 불순물 확산층이 형성되는 개소의 중심선과 중심이 일치하는 스트라이프 형태의 개구를 갖는 산화 실리콘막을 형성하는 공정,
    상기 산화 실리콘막을 마스크로 하여 반도체 기판 표면에 제1 도전형 불순물을 이온 주입하는 공정,
    상기 산화 실리콘막에 측벽 산화막을 형성하는 공정,
    상기 산화 실리콘막과 측벽 산화막을 마스크로 하여, 반도체 기판 표면에 제2 도전형 불순물을 이온 주입하는 공정,
    상기 반도체 기판을 어닐하고, 제2 도전형 불순물 확산층과 그 주위를 둘러싸는 고농도 제1 도전형 영역을 형성하는 공정,
    플로팅 게이트를 형성하는 공정, 및
    상기 플로팅 게이트를 마스크로 하여 자기 정합적으로 제2 도전형 불순물을 이온 주입하는 공정
    을 갖는 플래시 메모리 제조 방법.
KR1019990043331A 1998-10-08 1999-10-08 플래시 메모리 및 그 제조 방법 KR100332170B1 (ko)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
JP1998-286769 1998-10-08
JP28676998A JP3241330B2 (ja) 1998-10-08 1998-10-08 フラッシュメモリおよびその製造方法

Publications (2)

Publication Number Publication Date
KR20000028912A KR20000028912A (ko) 2000-05-25
KR100332170B1 true KR100332170B1 (ko) 2002-04-10

Family

ID=17708819

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1019990043331A KR100332170B1 (ko) 1998-10-08 1999-10-08 플래시 메모리 및 그 제조 방법

Country Status (3)

Country Link
US (2) US6359303B1 (ko)
JP (1) JP3241330B2 (ko)
KR (1) KR100332170B1 (ko)

Families Citing this family (19)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP4637397B2 (ja) * 2001-04-16 2011-02-23 ルネサスエレクトロニクス株式会社 半導体装置の製造方法
US20030047766A1 (en) * 2001-08-30 2003-03-13 Winbond Electronics Corporation Split gate flash memory cell structure and method of manufacturing the same
US7153744B2 (en) * 2003-12-03 2006-12-26 Taiwan Semiconductor Manufacturing Company, Ltd. Method of forming self-aligned poly for embedded flash
US7906418B2 (en) * 2003-12-03 2011-03-15 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor device having substantially planar contacts and body
US7324376B2 (en) * 2004-09-09 2008-01-29 Macronix International Co., Ltd. Method and apparatus for operating nonvolatile memory cells in a series arrangement
US7170785B2 (en) * 2004-09-09 2007-01-30 Macronix International Co., Ltd. Method and apparatus for operating a string of charge trapping memory cells
US7345920B2 (en) 2004-09-09 2008-03-18 Macronix International Co., Ltd. Method and apparatus for sensing in charge trapping non-volatile memory
US7307888B2 (en) * 2004-09-09 2007-12-11 Macronix International Co., Ltd. Method and apparatus for operating nonvolatile memory in a parallel arrangement
US7327611B2 (en) * 2004-09-09 2008-02-05 Macronix International Co., Ltd. Method and apparatus for operating charge trapping nonvolatile memory
US7327607B2 (en) * 2004-09-09 2008-02-05 Macronix International Co., Ltd. Method and apparatus for operating nonvolatile memory cells in a series arrangement
US7491599B2 (en) * 2005-12-09 2009-02-17 Macronix International Co., Ltd. Gated diode nonvolatile memory process
US7283389B2 (en) * 2005-12-09 2007-10-16 Macronix International Co., Ltd. Gated diode nonvolatile memory cell array
US7269062B2 (en) * 2005-12-09 2007-09-11 Macronix International Co., Ltd. Gated diode nonvolatile memory cell
US7888707B2 (en) * 2005-12-09 2011-02-15 Macronix International Co., Ltd. Gated diode nonvolatile memory process
US7272038B2 (en) * 2005-12-09 2007-09-18 Macronix International Co., Ltd. Method for operating gated diode nonvolatile memory cell
JP2009081202A (ja) 2007-09-25 2009-04-16 Toshiba Corp 半導体記憶装置及びその製造方法
US7995384B2 (en) * 2008-08-15 2011-08-09 Macronix International Co., Ltd. Electrically isolated gated diode nonvolatile memory
US7961514B2 (en) * 2009-01-07 2011-06-14 Infineon Technologies Ag Semiconductor device, a method of using a semiconductor device, a programmable memory device, and method of producing a semiconductor device
WO2020037241A1 (en) * 2018-08-17 2020-02-20 The Regents Of The University Of California Field-effect bipolar transistor

Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR19980064119A (ko) * 1996-12-13 1998-10-07 가네꼬히사시 비휘발성 반도체 메모리장치 및 그 제조방법

Family Cites Families (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5042009A (en) * 1988-12-09 1991-08-20 Waferscale Integration, Inc. Method for programming a floating gate memory device
US5712180A (en) * 1992-01-14 1998-01-27 Sundisk Corporation EEPROM with split gate source side injection
WO1998007232A1 (en) * 1996-08-09 1998-02-19 Philips Electronics N.V. An amplifier and a method for detecting the presence of a load

Patent Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR19980064119A (ko) * 1996-12-13 1998-10-07 가네꼬히사시 비휘발성 반도체 메모리장치 및 그 제조방법

Also Published As

Publication number Publication date
JP3241330B2 (ja) 2001-12-25
JP2000114404A (ja) 2000-04-21
KR20000028912A (ko) 2000-05-25
US6436769B1 (en) 2002-08-20
US20020055229A1 (en) 2002-05-09
US6359303B1 (en) 2002-03-19

Similar Documents

Publication Publication Date Title
KR100332170B1 (ko) 플래시 메모리 및 그 제조 방법
US5049515A (en) Method of making a three-dimensional memory cell with integral select transistor
US5231299A (en) Structure and fabrication method for EEPROM memory cell with selective channel implants
US4964080A (en) Three-dimensional memory cell with integral select transistor
US4780424A (en) Process for fabricating electrically alterable floating gate memory devices
KR100437470B1 (ko) 플래쉬 메모리 셀을 갖는 반도체 장치 및 그 제조 방법
US6750525B2 (en) Non-volatile memory device having a metal-oxide-nitride-oxide-semiconductor gate structure
EP0699344B1 (en) EEPROM memory cell
US5495441A (en) Split-gate flash memory cell
US6514830B1 (en) Method of manufacturing high voltage transistor with modified field implant mask
JP3968107B2 (ja) フローティングゲートを有する不揮発性メモリ構造を形成する方法
US4814286A (en) EEPROM cell with integral select transistor
US5917218A (en) Peripheral circuits including high voltage transistors with LDD structures for nonvolatile memories
US20060006452A1 (en) EEPROM device and manufacturing method thereof
US6436766B1 (en) Process for fabricating high density memory cells using a polysilicon hard mask
US6399446B1 (en) Process for fabricating high density memory cells using a metallic hard mask
JP2819975B2 (ja) 不揮発性半導体記憶装置及びその製造方法
KR20050077503A (ko) 불휘발성 반도체 기억 장치
KR100234414B1 (ko) 불휘발성 메모리장치 및 그 제조방법
US6025229A (en) Method of fabricating split-gate source side injection flash memory array
US20040227178A1 (en) Fabrication of gate dielectric in nonvolatile memories having select, floating and control gates
US6071777A (en) Method for a self-aligned select gate for a split-gate flash memory structure
KR100361391B1 (ko) 비휘발성 반도체 디바이스 및 그 제조 방법
US6177322B1 (en) High voltage transistor with high gated diode breakdown voltage
KR100320882B1 (ko) 비트선의 폭이 감소하고 미세화한 경우에도 저항의 증가없이 충분한 ｏｎ 전류를 확보할 수 있는 콘택트리스 어레이 구조를 가진 비활성 메모리와 그 제조 방법

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20050309

Year of fee payment: 4

LAPS Lapse due to unpaid annual fee