KR100330220B1 - Apparatus for monitoring processor state - Google Patents
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Abstract
본 발명은 하나의 인쇄기판어셈블리에 탑재된 제1,제2 프로세서 상태를 모니터링하기 위한 장치에 관한 것이다. 본 발명은, 인쇄기판 어셈블리에 구비되며 상기 제1,제2 프로세서의 상태를 사용자 테스트장치에 모니터링시키기 위해 사용되는 디버그 포트와, 상기 제1,제2 프로세스와 상기 디버그 포트간의 직렬통신 인터페이스를 수행하는 직렬통신 인터페이스부와, 사용자가 프로세서 상태 모니터링을 원하는 프로세서를 선택함에 따른 논리상태를 제공하는 스위치와, 상기 스위치에서 제공되는 논리상태에 따라 상기 디버그 포트를 상기 제1,제2 프로세서에 선택적으로 연결시키는 디버그 포트 연결 선택부로 구성한다.The present invention relates to an apparatus for monitoring the state of first and second processors mounted on one printed circuit board assembly. The present invention provides a debug port provided in a printed circuit board assembly and used to monitor the state of the first and second processors in a user test device, and performs a serial communication interface between the first and second processes and the debug port. A serial communication interface unit, a switch providing a logic state according to a user selecting a processor for which the processor state is to be monitored, and selectively connecting the debug port to the first and second processors according to a logic state provided by the switch. Configure the debug port connection selection to connect.
Description
본 발명은 통신 시스템에 관한 것으로, 특히 보오드(board) 상에 탑재되어 있는 적어도 두 개 이상의 프로세서의 상태를 모니터링하기 위한 장치에 관한 것이다.The present invention relates to a communication system, and more particularly to an apparatus for monitoring the status of at least two or more processors mounted on a board.
통상 PCB(Printed Circuit Board)상에 각종 전자부품(능동소자 및/또는 수동소자 등)을 배치하여 완전히 조립 완료해 놓은 보오드를 PBA(Printed Board Assembly)라 칭한다. 이러한 PBA에는 하드웨어 장치의 설계 및 동작 미스(miss)를 제거하기 위해 일 예로, 프로세서와 같은 회로를 모니터링 하는 디버그 포트(debug port)를 구비하고 있다. 디버그 포트는 인쇄 배선판용 커넥터(printed wiring board connector) 형태로 만들어진다. PBA 설계자 또는 제조자(이하 '사용자'로 통칭함)는 컴퓨터와 같은 테스트장치를 상기 디버그 포트에 접속시키고, PBA상의 각종 회로 특히 프로세서와 같은 제어부를 테스트한다.In general, a board having various electronic components (active elements and / or passive elements) placed on a printed circuit board (PCB) and completely assembled is called a PBA (Printed Board Assembly). Such a PBA includes a debug port for monitoring a circuit such as a processor, for example, to eliminate a design and operation miss of a hardware device. The debug port is made in the form of a printed wiring board connector. A PBA designer or manufacturer (hereinafter referred to as a 'user') connects a test device, such as a computer, to the debug port, and tests various circuits on the PBA, particularly controls such as processors.
하나의 PBA에 탑재된 두 개 이상의 프로세서 상태를 모니터링하기 위한 장치 구성의 일 예는 도 1과 같다. 도 1에서는 하나의 PBA(2)에 탑재된 두 개의 프로세서(4,10)의 상태를 모니터링하기 위한 장치 구성도이다. 도 1에 도시된 장치에서는, 하나의 PBA(2)에 탑재된 두 개의 프로세서(4,10)의 상태를 모니터링하기 위해 2개의 디버그 포트(8,14)와, 상기 프로세서(4,10)와 디버그 포트(8,14)간 각각을 연결하고 있는 2개의 RS232C 통신 인터페이스부(6,12)를 구비하고 있다.An example of a device configuration for monitoring the state of two or more processors mounted in one PBA is shown in FIG. 1. FIG. 1 is a block diagram of an apparatus for monitoring the states of two processors 4 and 10 mounted in one PBA 2. In the apparatus shown in FIG. 1, two debug ports 8, 14, the processor 4, 10 and the processor 4 for monitoring the state of two processors 4, 10 mounted in one PBA 2 are provided. Two RS232C communication interface units 6 and 12 are connected to the debug ports 8 and 14, respectively.
하지만 상기한 바와 같은 종래 기술은 하나의 PBA에 탑재된 두 개 이상의 프로세서 상태를 모니터링하기 위해서는 2개 이상의 디버그 포트 및 2개 이상의 2개의 RS232C 통신 인터페이스부가 요구된다. 따라서 한정된 PBA 면적상에 두 개 이상의 디버그 포트 및 RS232C 통신 인터페이스부를 구비시킴에 따라 PBA공간상의 제약이 따른다. 또한 각 프로세서 상태를 모니터링하기 위해 각각의 디버그 포트틀 사용함에 따라 제조 비용상의 단점도 있다.However, the prior art as described above requires two or more debug ports and two or more two RS232C communication interfaces to monitor the state of two or more processors in one PBA. Therefore, there are limitations in PBA space by having more than one debug port and RS232C communication interface on a limited PBA area. There is also a manufacturing cost disadvantage in using each debug port to monitor the status of each processor.
따라서 본 발명의 목적은 하나의 PBA에 탑재된 두 개 이상의 프로세서 상태를 효율적으로 모니터링하기 위한 장치를 제공하는데 있다.Accordingly, an object of the present invention is to provide an apparatus for efficiently monitoring the state of two or more processors mounted in one PBA.
본 발명의 다른 목적은 하나의 디버그 포트를 가지고 두 개 이상의 프로세서 상태를 모니터링할 수 있는 장치를 제공하는데 있다.Another object of the present invention is to provide an apparatus capable of monitoring the state of two or more processors with one debug port.
상기한 목적에 따라, 본 발명은, 하나의 인쇄기판어셈블리에 탑재된 적어도 두 개 이상의 프로세서들의 상태를 모니터링하기 위한 장치에 있어서, 상기 인쇄기판 어셈블리에 구비되며 상기 프로세서들의 상태를 사용자 테스트장치에 모니터링시키기 위해 사용되는 컨넥터와, 상기 프로세스들과 상기 컨넥터간의 통신 인터페이스를 수행하는 통신 인터페이스부와, 사용자에 의해 프로세서 상태 모니터링을 원하는 프로세서 선택 제어가 있음에 따라 상기 컨넥터를 상기 프로세들중의 하나와 선택적으로 연결되게 제어하는 컨넥터 연결 선택부로 구성함을 특징으로 한다.According to the above object, the present invention is an apparatus for monitoring the status of at least two or more processors mounted on one printed circuit board assembly, which is provided in the printed circuit board assembly and monitors the status of the processors to a user test device A connector used to make a connection, a communication interface for performing a communication interface between the processes and the connector, and a processor selection control for monitoring the processor status by a user, the connector being connected to one of the processors. It is characterized by consisting of a connector connection selector for controlling to be selectively connected.
또한 본 발명은, 적어도 두 개 이상의 프로세서들의 상태를 테스트장치로 모니터링하기 위한 장치에 있어서, 사용자의 프로세서 선택 제어가 있는 상태에서 상기 테스트 장치가 제공한 테스트 패턴데이터를 상기 선택 제어된 프로세서로 전송하는 제1게이트부와, 상기 프로세서 선택 제어가 있는 상태에서 상기 테스트 패턴 데이터를 무효 데이터로 만들어 상기 선택 제어되지 않은 나머지 프로세서들에게 전송하는 제2 게이트부와, 상기 테스트 패턴 데이터를 수신한 상기 선택 제어된 프로세서에서의 출력데이터는 통과시키고 상기 무효 데이터를 수신한 나머지 프로세서들에서의 출력 데이터는 무효화시켜서 상기 테스트 장치로 전송하는 제3 게이트부로 구성함을 특징으로 한다.In another aspect, the present invention, the apparatus for monitoring the state of at least two or more processors with the test device, the test pattern data provided by the test device in the state of the processor selection control of the user to transmit to the selection controlled processor A first gate part, a second gate part which makes the test pattern data invalid data in the state of the processor selection control and transmits the invalid data to the other uncontrolled processors, and the selection control that receives the test pattern data And the third gate unit passing the output data from the processor and invalidating the output data from the remaining processors that receive the invalid data and transmitting the invalid data to the test apparatus.
도 1은 종래 기술에 따라 하나의 PBA에 탑재된 두 개 이상의 프로세서 상태를 모니터링하기 위한 장치 구성도,1 is a block diagram of an apparatus for monitoring the state of two or more processors mounted on one PBA according to the prior art;
도 2는 본 발명의 실시 예에 따라 하나의 PBA에 탑재된 두 개의 프로세서 상태를 모니터링하기 위한 장치 구성도,2 is a block diagram of an apparatus for monitoring two processor states mounted in one PBA according to an embodiment of the present invention;
도 3은 도 2의 프로세서 선택 입력부(20)의 구체 회로도,3 is a detailed circuit diagram of the processor selection input unit 20 of FIG. 2;
도 4는 도 2의 디버그 포트 연결 선택부(22)의 구체 회로도,4 is a detailed circuit diagram of the debug port connection selector 22 of FIG.
도 5는 도 2의 RS232C 통신 인터페이스부(24) 및 디버그 포트(26)의 구체 회로도.5 is a detailed circuit diagram of the RS232C communication interface 24 and debug port 26 of FIG.
이하 본 발명의 바람직한 실시 예들을 첨부한 도면을 참조하여 상세히 설명한다. 도면들 중 동일한 구성요소들은 가능한 한 어느 곳에서든지 동일한 부호들로 나타내고 있음에 유의해야 한다. 또한 본 발명의 요지를 불필요하게 흐릴 수 있는 공지 기능 및 구성에 대한 상세한 설명은 생략한다.Hereinafter, exemplary embodiments of the present invention will be described in detail with reference to the accompanying drawings. It should be noted that the same elements in the figures are represented by the same numerals wherever possible. In addition, detailed descriptions of well-known functions and configurations that may unnecessarily obscure the subject matter of the present invention will be omitted.
도 2는 본 발명의 일 실시 예에 따라 하나의 PBA에 탑재된 두 개의 프로세서 상태를 모니터링하기 위한 장치 구성도로서, 프로세서 선택 입력부(20)와, 디버그 포트 연결 선택부(22), 하나의 RS232C 통신 인터페이스부(24) 및 디버그 포트(26)를 구비하고 있다. 도 2의 장치는 상기 PBA상에 구비된다.2 is a device configuration diagram for monitoring two processor states mounted in one PBA according to an embodiment of the present invention, a processor selection input unit 20, a debug port connection selection unit 22, and one RS232C. The communication interface 24 and the debug port 26 are provided. The device of Figure 2 is provided on the PBA.
도 2의 프로세서 선택 입력부(20)는 사용자가 PBA내에 있는 프로세서 상태 모니터링을 원하는 프로세서를 선택하면 그에 따른 선택제어신호 S를 출력한다. 도 2의 프로세서 선택 입력부(20)에 대한 구체 회로는 도 3과 같으며, 스위치 형태를 취하고 있다.The processor selection input unit 20 of FIG. 2 outputs a selection control signal S according to the user selecting a processor for monitoring the processor state in the PBA. The detailed circuit of the processor selection input unit 20 of FIG. 2 is the same as that of FIG. 3 and takes the form of a switch.
도 3을 참조하면, 일단이 접지된 스위치 SW는 타단이 노드 N1에 연결되어 있다. 상기 노드 N1과 전원전압 VCC간에는 역방향으로 정전압 다이오드 D1이 연결되어 있으며, 상기 노드 N1과 접지 사이에는 커패시터 C1이 연결되어 있다. 그리고 상기 노드 N1에 연결되어 있으며 선택제어신호 S가 출력되는 라인상에는 전원 VCC가 저항 R1을 통해 연결되어 있다. 상기 스위치 SW는 토글 스위치로서 사용자의 의해서 온/오프 스위칭된다. 그리고 정전압 다이오드 D1 및 커패시터 C1은 스위치 SW 온오프 시 발생될 수 있는 스파이크성 잡음을 제거하기 위한 용도로 사용된다. 스위치 SW 온오프 시 스파이크성 잡음이 발생되면 정전압 다이오드 D1에 의해서 상기 스파이크성 잡음은 일정레벨로 유지된다. 그리고 상기 스파이크성 잡음의 교류성분은 상기 커패시터 C1을 통해 접지로 방전된다. 따라서 도 2의 디버그 포트 연결 선택부(22)로 제공되는 선택제어신호 S는 안정된 이진 논리 상태가 된다.Referring to FIG. 3, the other end of the switch SW grounded at one end is connected to the node N1. A constant voltage diode D1 is connected in a reverse direction between the node N1 and the power supply voltage VCC, and a capacitor C1 is connected between the node N1 and the ground. The power supply VCC is connected to the node N1 through a resistor R1 on a line through which the selection control signal S is output. The switch SW is switched on / off by the user as a toggle switch. In addition, the constant voltage diode D1 and the capacitor C1 are used to remove spike noise generated when the switch SW is turned on and off. If spike noise occurs during switch SW on / off, the spike noise is maintained at a constant level by the constant voltage diode D1. The AC component of the spike noise is discharged to the ground through the capacitor C1. Accordingly, the selection control signal S provided to the debug port connection selecting section 22 of FIG. 2 is in a stable binary logic state.
다시 도 2를 참조하면, 디버그 포트 연결 선택부(22)는 프로세서 선택 입력부(20)를 통해 사용자가 프로세서 상태 모니터링을 원하는 프로세서를 선택함에 따라 RS232C 통신 인터페이스부(24) 및 디버그 포트(26)를 제1,제2 프로세서중의 하나와 선택적으로 연결되게 제어하는 역할을 수행한다.Referring back to FIG. 2, the debug port connection selector 22 selects a processor through the processor selection input unit 20 to monitor the processor status, and then uses the RS232C communication interface 24 and the debug port 26. It performs control to selectively connect with one of the first and second processors.
도 2의 디버그 포트 연결 선택부(22)의 입력 데이터로는, 하나의 PBA에 탑재된 프로세서1로부터 출력되는 데이터 PR1_TXD와, 상기 PBA에 탑재된 프로세서2로부터 출력되는 데이터 PR2_TXD와, 프로세서 선택 입력부(20)로부터 출력되는 선택제어신호 S와, RS232C 통신 인터페이스부(24)에서 디버그 포트 연결 선택부(22)로 제공되는 데이터 L_RX이 있다. 그리고 디버그 포트 연결 선택부(22)의 출력 데이터로는, 프로세서1로 전송되는 데이터 PR1_RXD와 프로세서2로 전송되는 데이터 PR2_RXD, 및 RS232C 통신을 위해 RS232C통신 인터페이스부(24)로 전송되는 데이터 L_TX가 있다.As the input data of the debug port connection selecting unit 22 of FIG. 2, the data PR1_TXD output from the processor 1 mounted in one PBA, the data PR2_TXD output from the processor 2 mounted in the PBA, and the processor selection input unit ( 20 is a selection control signal S outputted from 20) and data L_RX provided from the RS232C communication interface unit 24 to the debug port connection selecting unit 22. The output data of the debug port connection selector 22 includes data PR1_RXD transmitted to processor 1, data PR2_RXD transmitted to processor 2, and data L_TX transmitted to RS232C communication interface 24 for RS232C communication. .
도 4에서는 도 2의 디버그 포트 연결 선택부(22)의 구체 회로를 도시하고 있다. 도 4에 도시된 디버그 포트 연결 선택부(22)는, 인버터들(40,42), 앤드게이트들(44∼54) 및 오아게이트(58∼62)로 구성되어 있다. 상기 디버그 포트 연결 선택부(22)의 구성을 구체적으로 설명하면, 인버터(40)의 입력단에는 프로세서 선택 입력부(20)에서 출력된 선택제어신호 S가 인가되고, 상기 인버터(40)의 출력단은 인버터(42)의 입력단이 연결되어 있으며, 또한 앤드게이트(46,50,54)의 일입력단에 연결되어 있다. 인버터(40)의 출력단에 입력단이 연결된 인버터(42)의 출력단은 앤드게이트(44,48,52)의 일입력단에 연결되어 있다. 전원전압 VCC는 앤드게이트(46,48)의 타입력단에 인가되고, RS232C통신 인터페이스부(24)에서 프로세서1,2로 출력되는 데이터 L_RX는 앤드게이트(44,50)의 타입력단에 인가된다. 프로세서1에서 제공하는 데이터 PR1_TXD는 앤드게이트(52)의 타입력단에 인가되고, 프로세서2에서 제공하는 데이터 PR2_TXD는 앤드게이트(54)의 타입력단에 인가된다. 앤드게이트(44,46)의 각 출력선은 오아게이트(58)의 양 입력단에 연결되며, 상기 오아게이트(58)의 출력은 프로세서1로 제공되는 데이터 PR1_RXD이다. 앤드게이트(48,50)의 각 출력선은 오아게이트(60)의 양 입력단에 연결되며, 상기 오아게이트(60)의 출력은 프로세서2로 제공되는 데이터 PR2_RXD이다. 앤드게이트(52,54)의 각 출력선은 오아게이트(62)의 양 입력단에 연결되며, 상기 오아게이트(62)의 출력은 RS232C통신 인터페이스부(24)로 제공되는 데이터 LX_TX이다.FIG. 4 shows a concrete circuit of the debug port connection selector 22 of FIG. The debug port connection selector 22 shown in FIG. 4 is composed of inverters 40 and 42, end gates 44 to 54, and ora gates 58 to 62. As shown in FIG. The configuration of the debug port connection selecting unit 22 will be described in detail. A selection control signal S output from the processor selection input unit 20 is applied to an input terminal of the inverter 40, and an output terminal of the inverter 40 is an inverter. The input terminal of 42 is connected and is connected to one input terminal of the AND gates 46, 50, and 54. An output terminal of the inverter 42 having an input terminal connected to an output terminal of the inverter 40 is connected to one input terminal of the AND gates 44, 48, and 52. The power supply voltage VCC is applied to the type force terminals of the AND gates 46 and 48, and the data L_RX output from the RS232C communication interface unit 24 to the processors 1 and 2 is applied to the type force terminals of the AND gates 44 and 50. The data PR1_TXD provided by the processor 1 is applied to the type force stage of the AND gate 52, and the data PR2_TXD provided by the processor 2 is applied to the type force stage of the AND gate 54. Each output line of the AND gates 44 and 46 is connected to both input terminals of the OR gate 58, and the output of the OR gate 58 is data PR1_RXD provided to the processor 1. Each output line of the AND gates 48 and 50 is connected to both input terminals of the OR gate 60, and the output of the OR gate 60 is data PR2_RXD provided to the processor 2. Each output line of the AND gates 52 and 54 is connected to both input terminals of the OR gate 62, and the output of the OR gate 62 is data LX_TX provided to the RS232C communication interface unit 24.
이러한 도 4의 구성에서, 인버터(40,42), 앤드게이트(44,46,48,50), 오아게이트(58,60)는 사용자의 프로세서 선택 제어가 있는 상태에서 상기 테스트 장치가제공한 테스트 패턴데이터를 상기 선택 제어된 프로세서로 전송하고, 아울러 상기 프로세서 선택 제어가 있는 상태에서 상기 테스트 패턴 데이터를 무효 데이터로 만들어 상기 선택 제어되지 않은 나머지 프로세서들에게 전송하는 역할을 수행한다. 그리고, 앤드게이트(52,54) 및 오아게이트(62)는 상기 테스트 패턴 데이터를 수신한 상기 선택 제어된 프로세서에서의 출력데이터는 통과시키고 상기 무효 데이터를 수신한 나머지 프로세서들에서의 출력 데이터는 무효화시켜서 출력하는 역할을 수행한다.In the configuration of FIG. 4, the inverters 40, 42, the end gates 44, 46, 48, 50, and the oragate 58, 60 are provided by the test apparatus under the control of the user's processor selection. And transmits pattern data to the selection controlled processor, and makes the test pattern data invalid data in the state of the processor selection control and transmits it to the remaining uncontrolled processors. The AND gates 52 and 54 and the oragate 62 pass the output data from the selection controlled processor that has received the test pattern data and invalidate the output data of the remaining processors that have received the invalid data. It plays a role of outputting.
또 다시 도 2를 참조하면, 디버그 포트(26)는 하나의 PBA상에 구비되며 프로세서1,2의 상태를 사용자 테스트장치에 모니터링시키기 위해 사용된다. 상기 디버그 포트(26)는 예컨대, 9핀 RS232C용 컨넥터를 사용할 수 있다. RS232C 통신 인터페이스부(24)는 하나의 PBA에 탑재된 프로세스1,2와 디버그 포트(26)간의 직렬통신 인터페이스를 수행한다. 디버그 포트 연결 선택부(22)에서 출력되는 데이터 L_TX는 RS232C통신 인터페이스부(24)를 통해 디버그 포트(26)로 출력되며, 사용자 테스트장치 예컨대, PC(Personal Computer)에서 제공되는 데이터 L_RX는 디버그 포트(26)를 통해 RS232C통신 인터페이스부(24)로 출력된다. 도 2의 RS232C 통신 인터페이스부(24) 및 디버그 포트(26)의 구체 회로 구성은 도 5와 같다. 도 5의 RS232C통신 인터페이스부(24)에 연결된 커패시터 C2,C3,C4 C5 및 C6은 잡음 제거용이다.Referring again to FIG. 2, a debug port 26 is provided on one PBA and used to monitor the state of the processors 1 and 2 to the user test device. The debug port 26 may use, for example, a 9-pin RS232C connector. The RS232C communication interface unit 24 performs a serial communication interface between the processes 1 and 2 mounted on one PBA and the debug port 26. The data L_TX output from the debug port connection selector 22 is output to the debug port 26 through the RS232C communication interface 24, and the data L_RX provided from a user test device such as a personal computer (PC) is a debug port. It is outputted to the RS232C communication interface unit 24 via the reference numeral 26. Specific circuit configurations of the RS232C communication interface 24 and the debug port 26 of FIG. 2 are the same as those of FIG. 5. Capacitors C2, C3, C4 C5 and C6 connected to the RS232C communication interface 24 of FIG. 5 are for noise removal.
이하 전술한 도 2 내지 도 5의 구성을 참조하여 본 발명의 실시 예에 따른 동작을 상세히 설명한다. 도 2 및 도 5에 도시된 디버그 포트에는 하나의 PBA에 탑재된 프로세서1,2의 상태를 모니터링하기 위해 외부 테스트 장치가 연결되어 있음을 이해하여야 한다.Hereinafter, an operation according to an exemplary embodiment of the present invention will be described in detail with reference to the above-described configuration of FIGS. 2 to 5. It should be understood that an external test device is connected to the debug ports illustrated in FIGS. 2 and 5 to monitor the states of processors 1 and 2 mounted in one PBA.
(1) 프로세서1의 상태를 외부 테스트장치로 모니터링하려고 할 경우의 동작(1) Operation when trying to monitor the status of processor 1 with an external test device
사용자는 하나의 PBA에 탑재된 프로세서1의 상태를 외부 테스트장치로 모니터링하려고 할 경우 도 2의 프로세서 선택 입력부(20)의 스위치 SW를 오프시킨다. 그에 따라 프로세서 선택 입력부(20)에서는 논리 '하이'상태의 선택제어신호 S를 디버그 포트 연결 선택부(22)에 인가한다. 디버그 포트 연결 선택부(22)의 인버터(40)에 논리 '하이'상태의 선택제어신호 S가 인가되면 인버터(40)의 출력은 논리 '로우'상태가 되고, 인버터(42)의 출력은 논리 '하이'상태가 된다. 따라서 앤드게이트들(44,48,52)의 일입력단에는 논리 '하이'상태가 인가되고, 앤드게이트들(46,50,54)의 일입력단에는 논리 '로우'상태가 인가된다. 그리고 전원전압 VCC에 의해서 앤드게이트(46,48)의 타입력단에는 논리 '하이'상태가 인가된다.The user turns off the switch SW of the processor selection input unit 20 of FIG. 2 when the user wants to monitor the state of the processor 1 mounted in one PBA with an external test apparatus. Accordingly, the processor select input unit 20 applies the select control signal S in a logic 'high' state to the debug port connection selector 22. When the selection control signal S having a logic 'high' state is applied to the inverter 40 of the debug port connection selector 22, the output of the inverter 40 becomes a logic 'low' state, and the output of the inverter 42 is logic. It becomes 'high' state. Accordingly, a logic 'high' state is applied to one input terminal of the AND gates 44, 48, and 52, and a logic 'low' state is applied to one input terminal of the AND gates 46, 50, 54. The logic 'high' state is applied to the type force terminals of the AND gates 46 and 48 by the power supply voltage VCC.
프로세서 선택 입력부(20)의 스위치 SW를 오프시켜 놓은 사용자는 테스트장치를 이용해서 테스트 패턴 데이터 예컨대, '101010...'의 형태의 테스트 패턴 데이터를 인가하게 되게 한다. 그에 따라 상기와 같은 테스트 패턴 데이터는 디버그 포트(26) 및 RS232C통신 인터페이스부(24)를 통해 데이터 L_RX로서 디버그 포트 연결 선택부(22)에 인가된다. 상기 디버그 포트 연결 선택부(22)에 인가된 데이터 L_RX는 디버그 포트 연결 선택부(22)의 앤드게이트(44,50)의 타입력단에 인가된다.A user who turns off the switch SW of the processor selection input unit 20 applies test pattern data, for example, test pattern data in the form of '101010 ...' using a test apparatus. Accordingly, such test pattern data is applied to the debug port connection selector 22 as data L_RX via the debug port 26 and the RS232C communication interface 24. The data L_RX applied to the debug port connection selector 22 is applied to the type force terminal of the AND gates 44 and 50 of the debug port connection selector 22.
그 결과 디버그 포트 연결 선택부(22)의 앤드게이트(44)의 출력은 데이터L_RX의 값(예컨대, '101010...'의 형태의 테스트 패턴 데이터)이 되고, 앤드게이트(46)의 출력은 항상 논리'로우'이다. 따라서 오아게이트(58)의 출력은 즉 프로세서1로 제공되는 데이터 PR1_RXD는 디버그 포트 연결 선택부(22)로 입력된 데이터 L_RX가 된다. 한편 디버그 포트 연결 선택부(22)의 앤드게이트(48)의 출력은 항상 논리 '하이'상태이므로 오아게이트(60)의 출력은 즉, 프로세서2로 제공되는 데이터 PR2_RXD는 앤드게이트(50)에 상관없이 항상 논리 '하이'상태가 된다.As a result, the output of the AND gate 44 of the debug port connection selector 22 becomes a value of the data L_RX (eg, test pattern data in the form of '101010 ...'), and the output of the AND gate 46 is It is always a logic low. Therefore, the output of the oragate 58, that is, the data PR1_RXD provided to the processor 1 becomes the data L_RX input to the debug port connection selector 22. On the other hand, since the output of the AND gate 48 of the debug port connection selector 22 is always in a logic 'high' state, the output of the ORA gate 60, that is, the data PR2_RXD provided to the processor 2, is correlated with the AND gate 50. There is always a logic 'high' state.
이에 응답하여 프로세서1은 디버그 포트 연결 선택부(22)에서 제공한 데이터 PR1_RXD(테스트 패턴 데이터)를 PR1_TXD로서 디버그 포트 연결 선택부(22)의 앤드게이트(52)의 타입력단에 인가하며, 프로세서2도 디버그 포트 연결 선택부(22)에서 제공한 데이터 PR2_RXD(모두 논리 '하이'인 데이터)를 데이터 PR2_TXD로서 디버그 포트 연결 선택부(22)의 앤드게이트(54)의 타입력단에 인가한다.In response, the processor 1 applies the data PR1_RXD (test pattern data) provided by the debug port connection selecting unit 22 to the type force terminal of the end gate 52 of the debug port connection selecting unit 22 as PR1_TXD. Also, the data PR2_RXD (all logic 'high' data) provided by the debug port connection selector 22 is applied to the type force terminal of the AND gate 54 of the debug port connection selector 22 as the data PR2_TXD.
그 결과 디버그 포트 연결 선택부(22)의 앤드게이트(52)의 출력은 데이터 PR1_TXD의 값(예컨대, '101010...'의 형태의 테스트 패턴 데이터)이 되고, 앤드게이트(54)의 출력은 항상 논리'로우'이다. 따라서 오아게이트(62)의 출력은 즉 RS232C통신 인터페이스부(24)로 출력되는 데이터 L_TX는 프로세서1에서 제공한 데이터 PR1_TXD가 된다. 프로세서1에서 제공한 데이터 PR1_TXD인 데이터 L_TX는 RS232C통신 인터페이스부(24) 및 디버그 포트(26)를 통해 테스트 장치에 모니터링된다. 따라서 사용자는 프로세서1의 상태를 모니터링할 수 있다.As a result, the output of the AND gate 52 of the debug port connection selecting unit 22 becomes the value of the data PR1_TXD (for example, test pattern data in the form of '101010 ...'), and the output of the AND gate 54 is It is always a logic low. Therefore, the output of the ORA gate 62, that is, the data L_TX output to the RS232C communication interface unit 24 becomes the data PR1_TXD provided by the processor 1. The data L_TX, which is the data PR1_TXD provided by the processor 1, is monitored by the test apparatus through the RS232C communication interface unit 24 and the debug port 26. Therefore, the user can monitor the state of the processor 1.
(2) 프로세서2의 상태를 외부 테스트장치로 모니터링하려고 할 경우의 동작(2) Operation when trying to monitor the state of processor 2 with an external test device
사용자는 하나의 PBA에 탑재된 프로세서2의 상태를 외부 테스트장치로 모니터링하려고 할 경우 도 2의 프로세서 선택 입력부(20)의 스위치 SW를 온(on)시킨다. 그에 따라 선택제어신호 S는 논리 '하이'상태가 된다. 그러면 디버그 포트 연결 선택부(22)의 앤드게이트들(44,48,52)의 일입력단에는 논리 '로우'상태가 인가되고, 앤드게이트들(46,50,54)의 일입력단에는 논리 '하이'상태가 인가된다. 그리고 전원전압 VCC에 의해서 앤드게이트(46,48)의 타입력단에는 논리 '하이'상태가 인가된다. 한편 사용자의 테스트 패턴 데이터(예컨대, '101010...') 제공에 따라 테스트 장치로부터 디버그 포트(26) 및 RS232C 통신 인터페이스부(24)를 통해 디버그 포트 연결 선택부(22)의 앤드게이트(44,50)의 타입력단에는 데이터 L_RX가 인가된다. 그 결과 디버그 포트 연결 선택부(22)의 앤드게이트(44)의 출력은 항상 논리 '논리'상태이고, 앤드게이트(46)의 출력은 항상 논리 '하이'상태가 된다. 그에 응답하여 오아게이트(58)의 출력 즉, 프로세서1로 전송되는 데이터 PR2_RXD는 항상 논리 '하이'상태가 된다. 한편 디버그 포트 연결 선택부(22)의 앤드게이트(48)의 출력은 항상 논리'로우'이고, 앤드게이트(50)의 출력은 데이터 L_RX의 값(예컨대, '101010...'의 형태의 테스트 패턴 데이터)이 된다. 따라서 오아게이트(60)의 출력, 즉 프로세서2로 제공하는 데이터 PR2_RXD는 디버그 포트 연결 선택부(22)로 입력된 데이터 L_RX가 된다.When the user intends to monitor the state of the processor 2 mounted in one PBA with an external test device, the user turns on the switch SW of the processor selection input unit 20 of FIG. 2. As a result, the selection control signal S is in a logic 'high' state. Then, a logic 'low' state is applied to one input of the end gates 44, 48, and 52 of the debug port connection selector 22, and a logic 'high' is applied to one input of the end gates 46, 50, and 54. 'Status is applied. The logic 'high' state is applied to the type force terminals of the AND gates 46 and 48 by the power supply voltage VCC. Meanwhile, the end gate 44 of the debug port connection selector 22 through the debug port 26 and the RS232C communication interface 24 from the test apparatus according to the test pattern data (eg, '101010 ...') provided by the user. The data L_RX is applied to the type force stage of (50). As a result, the output of the AND gate 44 of the debug port connection selector 22 is always in a logical 'logical' state, and the output of the AND gate 46 is always in a logical 'high' state. In response, the output of oragate 58, i.e., data PR2_RXD transmitted to processor 1, is always in a logical 'high' state. On the other hand, the output of the AND gate 48 of the debug port connection selector 22 is always logic 'low', and the output of the AND gate 50 is a value of data L_RX (e.g., a test in the form of '101010 ...'). Pattern data). Accordingly, the output of the oragate 60, that is, the data PR2_RXD provided to the processor 2 becomes the data L_RX input to the debug port connection selector 22.
이에 응답하여 프로세서2는 디버그 포트 연결 선택부(22)에서 제공한 데이터 PR2_RXD(테스트 패턴 데이터)를 데이터 PR2_TXD로서 디버그 포트 연결 선택부(22)의 앤드게이트(54)의 타입력단에 인가하며, 프로세서1도 디버그 포트 연결선택부(22)에서 제공한 데이터 PR1_RXD(모두 논리 '하이'인 데이터)를 데이터 PR1_TXD로서 디버그 포트 연결 선택부(22)의 앤드게이트(52)의 타입력단에 인가한다. 그 결과 디버그 포트 연결 선택부(22)의 앤드게이트(54)의 출력은 데이터 PR2_TXD의 값(예컨대, '101010...'의 형태의 테스트 패턴 데이터)이 되고, 앤드게이트(52)의 출력은 항상 논리'로우'이다. 따라서 오아게이트(62)의 출력, 즉 RS232C통신 인터페이스부(24)로 출력되는 데이터 L_TX는 프로세서2에서 제공한 데이터 PR2_TXD가 된다. 프로세서2에서 제공한 데이터 PR1_TXD인 데이터 L_TX는 RS232C통신 인터페이스부(24) 및 디버그 포트(26)를 통해 테스트 장치에 모니터링된다. 따라서 사용자는 프로세서2의 상태를 모니터링할 수 있다.In response, the processor 2 applies the data PR2_RXD (test pattern data) provided from the debug port connection selector 22 to the type force terminal of the end gate 54 of the debug port connection selector 22 as the data PR2_TXD. The data PR1_RXD (all logic 'high' data) provided by the first-degree debug port connection selector 22 is applied to the type force terminal of the AND gate 52 of the debug port connection selector 22 as the data PR1_TXD. As a result, the output of the AND gate 54 of the debug port connection selector 22 becomes the value of the data PR2_TXD (for example, test pattern data in the form of '101010 ...'), and the output of the AND gate 52 is It is always a logic low. Therefore, the data L_TX of the output of the ORA gate 62, that is, the RS232C communication interface unit 24 becomes the data PR2_TXD provided by the processor 2. The data L_TX, which is data PR1_TXD provided by the processor 2, is monitored by the test apparatus through the RS232C communication interface unit 24 and the debug port 26. Therefore, the user can monitor the state of the processor 2.
상술한 본 발명의 설명에서는 하나의 PBA상에 탑재된 두 개의 프로세서 상태를 모니터링하는 장치와 같은 구체적인 실시 예에 관해 설명하였으나, 여러 가지 변형이 본 발명의 범위에서 벗어나지 않고 실시할 수 있다. 즉, 본 발명은 하나의 PBA상의 탑재된 적어도 두 개 이상의 프로세서들 상태를 모니터링할 수 있는 장치로 변형 및 변경할 수 있다. 따라서 본 발명의 범위는 설명된 실시 예에 의하여 정할 것이 아니고 특허청구범위와 특허청구범위의 균등한 것에 의해 정해 져야 한다.In the above description of the present invention, a specific embodiment such as an apparatus for monitoring two processor states mounted on one PBA has been described, but various modifications can be made without departing from the scope of the present invention. That is, the present invention can be modified and changed to a device capable of monitoring the state of at least two or more processors mounted on one PBA. Therefore, the scope of the present invention should not be defined by the described embodiments, but should be determined by the equivalent of claims and claims.
상술한 바와 같이 본 발명은 프로세서 선택입력부 및 디버그 포트연결 선택부를 이용해서 하나의 디버그 포트를 가지고 PBA에 탑재된 적어도 두 개 이상의 프로세서 상태를 모니터링할 수 있다.As described above, the present invention may monitor the status of at least two or more processors mounted on the PBA with one debug port by using the processor selection input unit and the debug port connection selection unit.
Claims (6)
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|---|---|---|---|
| KR1019990034941A KR100330220B1 (en) | 1999-08-23 | 1999-08-23 | Apparatus for monitoring processor state |
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| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019990034941A KR100330220B1 (en) | 1999-08-23 | 1999-08-23 | Apparatus for monitoring processor state |
Publications (2)
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|---|---|
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ID=19608291
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
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Country Status (1)
| Country | Link |
|---|---|
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Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
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- 1999-08-23 KR KR1019990034941A patent/KR100330220B1/en not_active IP Right Cessation
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