KR100329949B1 - Semiconductor device and method of making thereof - Google Patents
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Abstract
반도체 기판의 소자 분리 영역 상에 인덕터를 형성하고, 이 인덕터와 소자 분리 영역 간에 반도체 기판과 반대 도전형의 저농도 불순물을 도핑한 고저항 폴리실리콘, 단결정 실리콘 또는 비정질 실리콘으로 이루어지는 접지된 실드층을 배치한다. 또한, 이 실드층으로서는, 소자 분리 영역 아래에 웰을 형성하고, 이 웰에 이것과는 역도전형의 불순물 확산 영역을 설치하여 실드층으로 해도 된다.An inductor is formed on the device isolation region of the semiconductor substrate, and a grounded shield layer made of high-resistance polysilicon, single crystal silicon, or amorphous silicon doped with the semiconductor substrate and low-concentration impurities of the opposite conductivity type is disposed between the inductor and the device isolation region. do. In addition, as the shield layer, a well may be formed under the element isolation region, and an impurity diffusion region of reverse conductivity type may be provided in this well to form a shield layer.
Description
본 발명은 인덕터를 갖는 반도체 장치 및 그 제조 방법에 관한 것이다.The present invention relates to a semiconductor device having an inductor and a method of manufacturing the same.
아날로그 회로에 이용되는 인덕터를 실리콘 칩 상에 일체로 형성한 종래의 반도체 장치의 단면도를 도 1에, 상기 인덕터의 평면도를 도 2에, 그 등가 회로를 도 3에 각각 도시한다. 도 1 내지 도 3에서, P형 실리콘 반도체 등의 반도체 기판(1)에는 소자 영역을 구획하는 소자 분리 영역(3)이 LOCOS법에 의해 형성되어 있다. 또한, 반도체 기판(1)에는, 소자 영역으로부터 소자 분리 영역(3)의 아래까지 연장해 있는 N웰(2)이 형성되어 있다. 소자 영역 및 소자 분리 영역(3)을 피복하도록 반도체 기판(1) 상에는 BPSG(Boron-doped Phospho Silicate Glass)막 등으로 구성된 제1 층간 절연막(4)이 형성되어 있다. 제1 층간 절연막(4)은 CMP(Chemical Mechanical Polishing) 등에 의해 표면이 평탄화된다. 이 평탄화된 표면에 알루미늄 등의 금속막이 퇴적되고, 소정의 형상으로 패터닝되어 제1 금속 배선(5a, 5b)이 형성된다.A cross-sectional view of a conventional semiconductor device in which an inductor used for an analog circuit is integrally formed on a silicon chip is shown in FIG. 1, a plan view of the inductor is shown in FIG. 2, and an equivalent circuit thereof is shown in FIG. 1 to 3, an element isolation region 3 partitioning an element region is formed in a semiconductor substrate 1 such as a P-type silicon semiconductor by the LOCOS method. In the semiconductor substrate 1, an N well 2 extending from the element region to the bottom of the element isolation region 3 is formed. On the semiconductor substrate 1, a first interlayer insulating film 4 made of a boron-doped phospho-silicate glass (BPSG) film or the like is formed on the semiconductor substrate 1 so as to cover the device region and the device isolation region 3. The surface of the first interlayer insulating film 4 is planarized by chemical mechanical polishing (CMP) or the like. Metal films, such as aluminum, are deposited on this planarized surface, and are patterned to predetermined shape, and 1st metal wiring 5a, 5b is formed.
제1 금속 배선(5b)은 제1 층간 절연막(4)에 형성된 컨택트 홀에 매립된 텅스텐 등의 접속 플러그(6)를 통하여 N웰(2)에 접속되며, 반도체 기판(1)과 전기적으로 접속되어 있다. 이 제1 금속 배선(5a, 5b)을 피복하도록 제1 층간 절연막(4) 상에 CVD법에 의한 SiO2등으로 이루어지는 제2 층간 절연막(7)이 형성되어 있다. 제2 층간 절연막(7)은 CMP 등에 의해 표면이 평탄화되며, 이 평탄화된 표면에 알루미늄 등의 금속막을 퇴적하고, 패터닝하여 나선형의 인덕터(8)가 형성되어 있다. 인덕터(8)는 제2 층간 절연막(7)에 형성된 컨택트 홀에 매립된 텅스텐 등의 접속 플러그(9)를 통하여 제1 금속 배선에 전기적으로 접속되어 있다.The first metal wiring 5b is connected to the N well 2 through a connection plug 6 such as tungsten embedded in a contact hole formed in the first interlayer insulating film 4 and electrically connected to the semiconductor substrate 1. It is. A second interlayer insulating film 7 made of SiO 2 by CVD is formed on the first interlayer insulating film 4 so as to cover the first metal wirings 5a and 5b. The surface of the second interlayer insulating film 7 is flattened by CMP or the like, and a metal film such as aluminum is deposited on the flattened surface and patterned to form a spiral inductor 8. The inductor 8 is electrically connected to the first metal wiring via a connection plug 9 such as tungsten embedded in the contact hole formed in the second interlayer insulating film 7.
또한, 이 인덕터(8)를 피복하도록 반도체 기판(1) 상에 CVD에 의해 SiO2등의 보호 절연막을 형성하거나, 혹은 층간 절연막을 통하여 제3, 제4 배선을 적층 형성할 수 있다.In addition, a protective insulating film such as SiO 2 may be formed on the semiconductor substrate 1 by CVD so as to cover the inductor 8, or third and fourth wirings may be formed by laminating through an interlayer insulating film.
인덕터(8)는 도 2에 도시한 바와 같이, 제1 배선(5a)을 통하여 폴리실리콘의 저항 소자(10)와 접속된다. 저항 소자(10)는 다른 제1 금속 배선(5b)을 통하여 다른 소자 혹은 회로에 접속된다. 도 2에 도시하는 인덕터(8)는 도 1에서는 그 일부(3권분)가 표시되어 있다.As shown in FIG. 2, the inductor 8 is connected to the resistance element 10 of polysilicon through the first wiring 5a. The resistance element 10 is connected to another element or a circuit through another first metal wiring 5b. A part (for three books) of the inductor 8 shown in FIG. 2 is shown in FIG.
도 3에 도시한 반도체 기판(1)에 형성된 나선형의 인덕터(8)의 등가 회로로부터 알 수 있듯이, 인덕터(8)와 실리콘 반도체 기판에 의해 생기는 유전체 손실은 아날로그 회로의 특성에 큰 영향을 미친다. 이 유전체 손실은, 인덕터에 흐르는 전류의 변화에 대응하여 발생하는 자계와, 이에 따라 생기는 와전류에 기인한다. 이 와전류와 자계가 아날로그 회로의 동작을 열화시키는 원인이 되고 있다. 도 3의 등가 회로로부터 분명한 바와 같이, 이 유전체 손실을 저감하기 위해, 즉 인덕터의 Q값을 크게 하기 위해서는, 반도체 기판 간의 용량 Csub를 줄이는 것과, 기판 저항 Rsub를 증대시키는 것이 유효하다. 도 1과 같이 인덕터 및 저항이 N웰 상에 형성된 경우, N웰 내의 불순물 농도는 5×1016㎝-2로 저농도로 해도 그 깊이는 2 내지 3μ㎜ 정도로 깊으며, 시트 저항으로서는 2000Ω/□ 정도로 낮아진다는 문제가 있었다.As can be seen from the equivalent circuit of the spiral inductor 8 formed in the semiconductor substrate 1 shown in Fig. 3, the dielectric loss caused by the inductor 8 and the silicon semiconductor substrate greatly affects the characteristics of the analog circuit. This dielectric loss is due to the magnetic field generated in response to the change of the current flowing through the inductor and the eddy current generated thereby. This eddy current and the magnetic field cause the deterioration of the operation of the analog circuit. As is apparent from the equivalent circuit of Fig. 3, in order to reduce the dielectric loss, that is, to increase the Q value of the inductor, it is effective to reduce the capacitance Csub between the semiconductor substrates and increase the substrate resistance Rsub. Case the inductor and the resistance, such as one formed on a N-well, N-well impurity concentration in the depth was about even at a low concentration to 5 × 10 16 ㎝ -2 their depth is 2 to 3μ㎜, as a sheet resistance of 2000Ω / □ so There was a problem of being lowered.
또한, 반도체 기판의 저항을 높이기 위해서 비저항이 2000Ω·㎝와 같은 고저항 반도체 기판을 이용해도 기판 콘택트에 근접한 소자가 있는 경우에는 고주파 동작에서 양자 간에 커플링이 생긴다고 하는 문제가 있기 때문에, 그대로 고저항 상태에서 이용하는 것이 곤란하였다. 또한, 기판 저항은 그 기판 특유의 것이며, 기판 저항을 크게 하기 위해서는 그에 대응한 반도체 기판을 준비할 필요가 있었다.In addition, even if a high-resistance semiconductor substrate having a specific resistance of 2000 Ω · cm is used to increase the resistance of the semiconductor substrate, there is a problem that coupling occurs between both in high frequency operation when there is an element close to the substrate contact. It was difficult to use in a state. In addition, the substrate resistance is unique to the substrate, and in order to increase the substrate resistance, it was necessary to prepare a semiconductor substrate corresponding thereto.
본 발명은 이러한 사정에 의해 이루어진 것으로, 기판 저항을 크게 할 수 있는 동시에, 고주파 동작 시에도 근접한 소자에 대한 영향을 회피할 수 있으며, 인덕턴스 및 그의 Q값의 열화를 회피할 수 있는 인덕터를 갖는 반도체 장치 및 그 제조 방법을 제공하는 것을 목적으로 한다.SUMMARY OF THE INVENTION The present invention has been made in view of the above circumstances, and has a semiconductor having an inductor capable of increasing the substrate resistance and avoiding the influence on adjacent elements even during high frequency operation, and avoiding deterioration of the inductance and its Q value. It is an object to provide an apparatus and a method of manufacturing the same.
본 발명은, 반도체 기판의 소자 분리 영역과 이 소자 분리 영역 상에 형성한 인덕터 사이에, 소정의 거리를 두고 접지된 실드층을 배치, 대향시킨 구성을 갖는 인덕터를 갖는 반도체 장치이다. 이 구성에 의해, 기판 저항을 크게 하는 것이 가능해지며, 근접한 소자에 대한 영향을 회피함과 동시에 인덕터의 인덕턴스 및 Q값의 열화를 회피할 수 있다.The present invention is a semiconductor device having an inductor having a configuration in which a shield layer grounded at a predetermined distance is disposed between the element isolation region of the semiconductor substrate and the inductor formed on the element isolation region and opposed to each other. This configuration makes it possible to increase the substrate resistance, and to avoid the influence on the adjacent devices and to deteriorate the inductance and the Q value of the inductor.
본 발명의 반도체 장치의 제1 특징은, 소자 분리 영역 상에 형성된 인덕터에 대향 배치된 실드층이 소자 분리 영역 상에 형성된 고저항 폴리실리콘으로 이루어지는 것에 있다. 이 구성에 의해, 기판 저항을 크게 하는 것이 가능해지며, 근접한 소자에 대한 영향을 회피함과 동시에 인덕턴스 및 Q값의 열화를 회피하는 것이 가능해진다.A first feature of the semiconductor device of the present invention is that the shield layer disposed opposite the inductor formed on the element isolation region is made of high resistance polysilicon formed on the element isolation region. This configuration makes it possible to increase the substrate resistance, and to avoid the influence on the adjacent devices and to prevent the deterioration of the inductance and the Q value.
본 발명의 반도체 장치의 제2 특징은, 실드층이 소자 분리 영역 아래에 형성된 웰과는 역도전형이고 또한 얕으며, 고농도의 고시트 저항의 불순물 확산 영역으로 이루어지는 것에 있다. 이 구성에 의해, 기판 저항을 크게 하는 것이 가능해지며, 또한 기판과의 용량에 직렬로 실드층과 웰 간의 접합 용량이 이어지기 때문에 낮은 용량이 되며, 근접한 소자에 대한 영향을 회피함과 동시에, 인덕턴스 및 Q값의 열화를 회피하는 것이 가능해진다.A second feature of the semiconductor device of the present invention resides in that the shield layer is formed of an impurity diffusion region having a high concentration and a high sheet resistance in reverse conductivity and shallow with a well formed under the element isolation region. This configuration makes it possible to increase the substrate resistance, and also to achieve a low capacitance because the junction capacitance between the shield layer and the well continues in series with the capacitance with the substrate, thereby avoiding the influence on the adjacent element and inductance. And deterioration of the Q value can be avoided.
상기 실드층은 복수층의 불순물 확산 영역으로 구성하도록 해도 된다. 불순물 확산 영역을 복수층에 구성함으로써, 접합 용량을 직렬로 기판 용량으로 연결 할 수 있어 실효적인 기판 용량을 작게 할 수 있다.The shield layer may be composed of a plurality of impurity diffusion regions. By forming the impurity diffusion region in a plurality of layers, the junction capacitance can be connected in series with the substrate capacitance, and the effective substrate capacitance can be reduced.
본 발명의 반도체 장치의 제3 특징은, 실드층이 소자 분리 영역으로 형성된 저농도 에피택셜층 혹은 폴리실리콘층으로 이루어지는 것에 있다. 이 구성에 의해, 기판 저항을 크게할 수 있으며, 근접한 소자에 대한 영향을 회피함과 동시에 인덕턴스 및 Q값의 열화를 회피하는 것이 가능해진다.A third feature of the semiconductor device of the present invention resides in that the shield layer is made of a low concentration epitaxial layer or a polysilicon layer formed of an element isolation region. This configuration makes it possible to increase the substrate resistance, and to avoid the influence on the adjacent devices and to prevent the deterioration of the inductance and the Q value.
본 발명의 반도체 장치의 제4 특징은, 실드층에는 인덕터에 전류가 흐를 때에 실드층에 그 전류에 기인하여 생기는 자계에 의한 와전류의 흐름을 저해하는 전류 저지 수단을 설치하는 것에 있다. 이 구성에 의해, 이미지 전류가 생기는 것을 회피하는 것이 가능해지며, 인덕턴스의 저하를 회피할 수 있고, 또한 Q값이 향상한다.A fourth feature of the semiconductor device of the present invention is to provide current shielding means for inhibiting the flow of eddy current due to a magnetic field generated by the current in the shield layer when the current flows through the inductor. This configuration makes it possible to avoid the generation of an image current, to avoid a decrease in inductance, and to improve the Q value.
본 발명의 반도체 장치의 제5 특징은, 실드층에는 인덕터에 전류가 흐를 때에 실드층에 그 전류에 기인하여 생기는 자계에 의한 와전류를 저지하도록 인덕터 내의 전류 방향을 횡단하는 방향으로 홈이 형성되어 있는 것에 있다. 이 구성에 의해, 이미지 전류가 생기는 것을 회피하는 것이 가능해지며, 인덕턴스의 저하를 회피할 수 있고, 또한 Q값은 향상된다.A fifth feature of the semiconductor device of the present invention is that grooves are formed in the shield layer in a direction crossing the current direction in the inductor so as to prevent eddy currents caused by the magnetic field caused by the current in the shield layer when a current flows through the inductor. Is in. This configuration makes it possible to avoid the generation of an image current, to reduce the inductance, and to improve the Q value.
또한, 본 발명에 이용하는 실드층은 기판 전위와 같이 접지되어 있고, 따라서 기판 저항을 크게 할 수 있다. 또한, 이 실드층은 인덕터의 모든 영역에서 대향 배치되도록 하여 그 실드 효과를 유지할 수 있다.In addition, the shield layer used for this invention is grounded like a board | substrate potential, and can therefore enlarge a board | substrate resistance. In addition, the shield layer can be arranged to face in all areas of the inductor, so that the shielding effect can be maintained.
본 발명의 반도체 장치의 제조 방법의 제1 특징은, 폴리실리콘으로 구성되는 실드층이 저항 소자를 형성하는 공정과 동일 공정으로 형성되는 것에 있다. 이 구성에 의해, 공정수를 증대하지 않고서 실드층을 형성할 수 있다. 상기 실드층과 동일한 폴리실리콘으로 구성된 저항 소자는 웰보다도 높은 시트 저항이 되도록 해도 된다.The 1st characteristic of the manufacturing method of the semiconductor device of this invention is that the shield layer comprised from polysilicon is formed by the process similar to the process of forming a resistance element. With this configuration, the shield layer can be formed without increasing the number of steps. The resistance element made of the same polysilicon as the shield layer may have a sheet resistance higher than that of the well.
본 발명의 반도체 장치의 제조 방법의 제2 특징은, 고저항의 불순물 확산 영역으로 구성된 실드층이 소자 분리 영역 아래의 웰과 역도전형의 것을 형성하는 공정과 동일 공정으로 형성되는 것에 있다. 이 구성에 의해 공정수가 증대하지 않고 실드층을 형성하는 것이 가능해진다.A second feature of the method for manufacturing a semiconductor device of the present invention is that the shield layer formed of the high resistance impurity diffusion region is formed in the same process as the step of forming the well under the element isolation region and the reverse conductive type. This configuration makes it possible to form the shield layer without increasing the number of steps.
본 발명의 반도체 장치의 제조 방법의 제3 특징은, 고저항의 불순물 확산 영역으로 구성된 실드층이 소자 분리 영역 아래의 MOS 트랜지스터 간을 분리하기 위한 불순물 확산 영역을 형성하는 공정과 동일 공정으로 형성되는 것에 있다. 이 구성에 의해 공정수가 증대하지 않고 실드층의 형성이 가능해진다.A third feature of the method for manufacturing a semiconductor device of the present invention is that the shield layer composed of a high resistance impurity diffusion region is formed in the same process as the step of forming an impurity diffusion region for separating between MOS transistors under the element isolation region. Is in. This configuration enables the formation of the shield layer without increasing the number of steps.
본 발명의 반도체 장치의 제조 방법은, 고저항의 불순물 확산 영역으로 이루어지는 실드층이 소자 분리 영역 아래의 웰과는 역도전형의 소자 분리용 불순물 확산 영역을 형성하는 공정과 동일 공정으로 형성되도록 해도 된다. 이 구성에 의해, 공정수가 증대하지 않고 실드층의 형성이 가능해진다.In the method for manufacturing a semiconductor device of the present invention, the shield layer formed of a high resistance impurity diffusion region may be formed in the same process as the step of forming an impurity diffusion region for reverse element isolation with a well under the element isolation region. . This configuration enables the formation of the shield layer without increasing the number of steps.
본 발명의 반도체 장치의 제조 방법은, 고저항의 불순물 확산 영역으로 이루어지는 실드층이 고저항의 불순물 확산 영역과는 역도전형의 확산층을 형성하는 공정과 동일 공정으로 형성되도록 해도 된다. 이 구성에 의해, 공정수가 증대하지 않고 실드층의 형성이 가능해진다.The manufacturing method of the semiconductor device of this invention may make it the shielding layer which consists of high-resistance impurity-diffusion area | regions in the same process as the process of forming a reverse conductive type diffusion layer with a high-resistance impurity-diffusion region. This configuration enables the formation of the shield layer without increasing the number of steps.
본 발명의 반도체 장치의 제조 방법은, 고저항의 불순물 확산 영역으로 이루어지는 실드층을, 고저항의 불순물 확산 영역과는 역도전형의 소자 분리용 불순물 확산 영역을 형성하는 공정과 동일 공정으로 형성되도록 해도 된다. 이 구성에 의해, 공정수가 증대하지 않고 실드층을 형성하는 것이 가능해진다.The manufacturing method of the semiconductor device of this invention may make the shield layer which consists of a high-resistance impurity diffused region be formed in the same process as the process of forming the impurity diffused region for element isolation of a reverse conductivity type with the high-resistance impurity diffused region. do. This configuration makes it possible to form the shield layer without increasing the number of steps.
본 발명의 반도체 장치에 이용되는 폴리실리콘 실드층은 박막화함으로써 고저항화할 수 있다. 또한, 이 폴리실리콘 실드층의 이온 주입의 도우즈량을 적게 함으로써 고저항화할 수 있다. 또한, 이 폴리실리콘 실드층에 역도전형의 이온 주입을 행함으로써 고저항화할 수 있다.The polysilicon shield layer used for the semiconductor device of the present invention can be made high in resistance by thinning. In addition, it is possible to increase the resistance by reducing the dose of ion implantation in the polysilicon shield layer. Further, the polysilicon shield layer can be made to have a high resistance by implanting a reverse conductive ion.
도 1은 종래의 인덕터를 갖는 반도체 장치의 단면도.1 is a cross-sectional view of a semiconductor device having a conventional inductor.
도 2는 도 1의 반도체 장치의 인덕터 및 저항 소자 부분을 층간 절연막을 통하여 투시하여 나타낸 부분 투시 평면도.FIG. 2 is a partial perspective plan view of a portion of an inductor and a resistance element of the semiconductor device of FIG. 1 viewed through an interlayer insulating film. FIG.
도 3은 도 1, 도 2에 도시한 인덕터 및 저항 소자의 등가 회로도.3 is an equivalent circuit diagram of the inductor and the resistor shown in FIGS. 1 and 2;
도 4는 본 발명의 일 실시예의 반도체 장치의 제조 공정을 설명하는 단면도.4 is a cross-sectional view illustrating the process of manufacturing the semiconductor device of one embodiment of the present invention.
도 5는 본 발명의 일 실시예의 반도체 장치의 제조 공정을 설명하는 단면도.5 is a cross-sectional view illustrating the process of manufacturing the semiconductor device of one embodiment of the present invention.
도 6은 도 5의 반도체 장치의 층간 절연막을 부분적으로 투시하여 인덕터 및 저항 소자를 나타내는 부분 투시 평면도.FIG. 6 is a partial perspective plan view of an inductor and a resistance element partially viewed through the interlayer insulating film of the semiconductor device of FIG. 5; FIG.
도 7은 본 발명의 반도체 장치에 이용하는 실드층의 일례의 평면도.7 is a plan view of an example of a shield layer used in the semiconductor device of the present invention.
도 8은 본 발명에 이용되는 실드층의 다른예의 평면도.8 is a plan view of another example of a shield layer used in the present invention.
도 9는 본 발명의 다른 실시예의 반도체 장치의 제조 공정을 설명하는 단면도.9 is a cross-sectional view illustrating the process of manufacturing the semiconductor device of the other embodiment of the present invention.
도 10은 본 발명의 다른 실시예의 반도체 장치의 제조 공정을 설명하는 단면도.10 is a cross-sectional view illustrating the process of manufacturing the semiconductor device of the other embodiment of the present invention.
도 11은 본 발명의 또 다른 실시예의 반도체 장치의 단면도.Fig. 11 is a sectional view of a semiconductor device of still another embodiment of the present invention.
<도면의 주요 부분에 대한 부호의 설명><Explanation of symbols for the main parts of the drawings>
1, 100 : 반도체 기판1, 100: semiconductor substrate
2, 101 : N웰2, 101: N well
3, 102 : 소자 분리 영역3, 102: device isolation region
4, 105 : 제1 층간 절연막4, 105: first interlayer insulating film
5a, 5b, 106a, 106b, 106c : 배선5a, 5b, 106a, 106b, 106c: wiring
6, 9, 110, 111, 112, 113 : 접속 플러그6, 9, 110, 111, 112, 113: connection plug
7, 107 : 제2 층간 절연막7, 107: second interlayer insulating film
8, 108 : 인덕터8, 108: inductor
10, 104 : 저항 소자10, 104: resistance element
103 : 실드층103: shield layer
이하, 도면을 참조하여 본 발명의 실시 형태를 설명한다.EMBODIMENT OF THE INVENTION Hereinafter, embodiment of this invention is described with reference to drawings.
우선, 도 4 내지 도 6을 참조하여 제1 실시예를 설명한다. 도 4 및 도 5는 반도체 장치의 제조 공정 단면도, 도 6은 반도체 장치의 부분적으로 층간 절연막을 투시한 부분 투시 평면도이다.First, the first embodiment will be described with reference to FIGS. 4 to 6. 4 and 5 are cross-sectional views of manufacturing processes of the semiconductor device, and FIG. 6 is a partial perspective plan view partially showing an interlayer insulating film of the semiconductor device.
도 4에서, P형 실리콘 반도체 등의 반도체 기판(100)에는 소자 영역을 구획하는 소자 분리 영역(102)이 LOCOS법에 의해 형성되어 있다. 또한, 반도체 기판(100)에는 소자 영역으로부터 소자 분리 영역(102)의 아래까지 연장하는 N형 웰 영역(N웰 ; 101)이 형성되어 있다.In Fig. 4, an element isolation region 102 for partitioning an element region is formed in a semiconductor substrate 100 such as a P-type silicon semiconductor by the LOCOS method. In addition, an N type well region (N well) 101 is formed in the semiconductor substrate 100 extending from the device region to the bottom of the device isolation region 102.
우선, N웰(101)을 포함하는 반도체 기판(100)의 주요면 전면에 폴리실리콘막이 형성된다. 그리고 이 폴리실리콘막에 BF2를 에너지가 30KeV, 도우즈량이 7×1013㎝-2인 조건으로 이온 주입하여 고저항 폴리실리콘막을 형성한다.First, a polysilicon film is formed over the entire main surface of the semiconductor substrate 100 including the N well 101. Then, BF 2 is ion-implanted into the polysilicon film under conditions of energy of 30 KeV and dose amount of 7 × 10 13 cm −2 to form a high resistance polysilicon film.
다음에, 포토리소그래피와 RIE(Reactive Ion Etching)법에 의해, 이 고저항폴리실리콘막을 패터닝하여, 소자 분리 영역(102) 상에 고저항을 갖는 저항 소자(104)와 인덕터의 실드층(103)이 형성된다.Next, this high resistance polysilicon film is patterned by photolithography and Reactive Ion Etching (RIE) to shield the resistive element 104 and the inductor shield layer 103 having a high resistance on the element isolation region 102. Is formed.
이 후, 도시하지 않았지만 소자 영역에 MOSFET가 형성된 후, 이들을 피복하도록 CVD(Chemical Vapour Deposition)법에 의해 반도체 기판(100)의 주요면 전면에 제1 층간 절연막인 실리콘 산화막(105)이 형성된다. 그리고, 실리콘 산화막(제1 층간 절연막 ; 105)은 CMP 등에 의해 평탄화되어 도 4에 도시한 상태가 된다.After the MOSFET is formed in the device region, although not shown, a silicon oxide film 105 as a first interlayer insulating film is formed on the entire main surface of the semiconductor substrate 100 by CVD (Chemical Vapor Deposition). The silicon oxide film (first interlayer insulating film) 105 is planarized by CMP or the like to be in the state shown in FIG.
실리콘 산화막(제1 층간 절연막 ; 105)에서는 포토리소그래피 및 RIE법에 의해, 도시하지 않은 MOSFET의 소스, 드레인 및 게이트 상과, 저항 소자(104) 상과, 실드층(103) 상에 컨택트 홀이 형성된다. 이들의 컨택트 홀에는 접속 플러그가 매립된다. 즉, 도 5에 도시한 바와 같이, 저항 소자(104) 상의 컨택트 홀에는 접속 플러그(110, 111)가 형성되며, 실드층(103) 상의 컨택트 홀에는 접속 플러그(112)가 각각 매립된다.In the silicon oxide film (first interlayer insulating film) 105, contact holes are formed on the source, drain and gate, MOSFET, 104 and shield layers 103 of a MOSFET (not shown) by photolithography and RIE. Is formed. Connection plugs are embedded in these contact holes. That is, as shown in FIG. 5, connection plugs 110 and 111 are formed in the contact holes on the resistance element 104, and connection plugs 112 are embedded in the contact holes on the shield layer 103, respectively.
실리콘 산화막(제1 층간 절연막 ; 105)의 평탄화된 표면에 알루미늄 등으로 만들어지며, 배선(106a, 106b, 106c)으로 구성되는 제1 금속 배선이 패터닝되어 있다. 저항 소자(104)는 접속 플러그(110, 111)를 통하여 배선(106a, 106b)에 접속된다. 실드층(103)은 접속 플러그(112)를 통하여 배선(106c)을 통하여 접지된다.A first metal wiring made of aluminum or the like on the planarized surface of the silicon oxide film (first interlayer insulating film 105) is patterned. The resistance element 104 is connected to the wirings 106a and 106b through the connection plugs 110 and 111. The shield layer 103 is grounded through the wiring 106c via the connection plug 112.
이들 제1 금속 배선(106a, 106b)을 피복하도록 CVD법에 의해 실리콘 산화막(제1 층간 절연막 ; 105) 상에 제2 층간 절연막인 실리콘 산화막(107)이 형성된다. 실리콘 산화막(제2 층간 절연막 ; 107)은 CMP법 등에 의해 평탄화되며, 포토리소그래피 및 RIE법에 의해 배선(106a) 상에 컨택트 홀이 형성된다.A silicon oxide film 107 that is a second interlayer insulating film is formed on the silicon oxide film (first interlayer insulating film 105) by the CVD method so as to cover these first metal wirings 106a and 106b. The silicon oxide film (second interlayer insulating film) 107 is planarized by a CMP method or the like, and contact holes are formed on the wiring 106a by photolithography and RIE.
이 컨택트 홀에는 접속 플러그(113)가 매립된다. 실리콘 산화막(제2 층간 절연막 ; 107)의 평탄화된 표면에는 알루미늄 등으로 만들어지는 제2 금속 배선, 즉 인덕터(108)가 패터닝된다. 이 인덕터(108)는 접속 플러그(113)를 통하여 배선(106a)에 접속된다.The connection plug 113 is embedded in this contact hole. On the planarized surface of the silicon oxide film (second interlayer insulating film) 107, a second metal wiring made of aluminum or the like, that is, an inductor 108 is patterned. This inductor 108 is connected to the wiring 106a via the connection plug 113.
이 제2 금속 배선인 인덕터(108)를 피복하도록 CVD법에 의해 실리콘 산화막(제2 층간 절연막 ; 107) 상에, 예를 들면 보호 절연막인 실리콘 산화막(109)이 형성된다. 이와 같이, 배선(106a)의 선단 부분에 접속된 제2 금속 배선(108)은 인덕터를 구성하고 있다. 인덕터(108)는 배선(106a)을 통하여 폴리실리콘 저항(104)과 접속되어 있다. 폴리실리콘 저항(104)은 제1 금속 배선(106c)을 통하여 다른 소자 혹은 회로에 접속되어 있다. 도 5에 도시하는 인덕터(108)는 도 6에 도시하는 인덕터의 일부(3권분)를 표시하고 있다.A silicon oxide film 109, for example, a protective insulating film, is formed on the silicon oxide film (second interlayer insulating film 107) by the CVD method so as to cover the inductor 108 which is the second metal wiring. Thus, the 2nd metal wiring 108 connected to the front-end | tip part of the wiring 106a comprises the inductor. The inductor 108 is connected with the polysilicon resistor 104 through the wiring 106a. The polysilicon resistor 104 is connected to another element or circuit through the first metal wiring 106c. The inductor 108 shown in FIG. 5 indicates a part (three volumes) of the inductor shown in FIG.
다음에, 도 6에 도시하는 반도체 기판의 평면도를 참조하여 인덕터(108)의 구조를 설명한다. 실리콘 산화막(제2 층간 절연막 ; 107) 상에 형성된 제2 금속 배선(108)의 도면에 도시하는 부분은 나선형으로 형성되어 있으며, 이 부분은 제1 금속 배선(106)의 일부와 함께 인덕터를 구성한다. 소자 분리 영역(102) 상에 형성된 폴리실리콘의 실드층(103)은 상기 인덕터(108)를 그 아래에서 완전히 차단하고 있다. 실드층(103)은 저항 소자(104)를 형성하는 공정에서 형성한 폴리실리콘으로 이루어지며, 또한 소자 분리 영역(102) 상의 저항 소자(104)와는 배선(106a)을 통하여 접속되어 있다. 저항 소자(104)는 배선(106c)을 통하여 다른 소자나 회로에 접속되어 있다.Next, the structure of the inductor 108 will be described with reference to the plan view of the semiconductor substrate shown in FIG. The portion shown in the drawing of the second metal wiring 108 formed on the silicon oxide film (second interlayer insulating film 107) is formed in a spiral shape, and this portion together with a part of the first metal wiring 106 constitutes an inductor. do. The polysilicon shield layer 103 formed on the device isolation region 102 completely blocks the inductor 108 below it. The shield layer 103 is made of polysilicon formed in the process of forming the resistance element 104, and is connected to the resistance element 104 on the element isolation region 102 via a wiring 106a. The resistance element 104 is connected to another element or a circuit through the wiring 106c.
종래의 방법에서는, 도 2에서의 기판 저항(Rsub)은 2000Ω/□ 정도인데 반하여, 이 실시예에서는 2000Ω/□ 정도의 고저항의 저항 소자(104)를 만드는 경우에, 공정수를 증가시키는 일 없이 또한 다른 소자에 영향을 미치는 일 없이 상기 저항 소자와 동시에 형성되는 고저항의 실드층(103)을 만들게 되며, 이로 인하여 유전체 손실에 의한 Q 값 및 인덕턴스의 저하를 회피하는 것이 가능해진다. 또한, 고주파 동작 시의 다른 근접 소자와의 커플링도 회피할 수 있다.In the conventional method, the substrate resistance Rsub in FIG. 2 is about 2000 Ω / square, whereas in this embodiment, when the high resistance resistor 104 of about 2000 Ω / square is made, the number of steps is increased. It is possible to make a high resistance shield layer 103 formed at the same time as the resistance element without affecting other elements, thereby avoiding a decrease in Q value and inductance due to dielectric loss. In addition, coupling with other proximity elements in high frequency operation can also be avoided.
다음에, 도 7 및 도 8을 참조하여 제2 실시예를 설명한다. 도 1 내지 도 3의 실시예에서는, 실드층(103)은 소자 분리 영역(102) 상에 퇴적된 폴리실리콘을 패터닝한 것뿐이지만, 도 7 및 도 8에 도시한 실드층에는 소정 형상의 홈이 형성되어 있다.Next, a second embodiment will be described with reference to FIGS. 7 and 8. 1 to 3, the shield layer 103 is only patterned polysilicon deposited on the device isolation region 102, but the grooves of a predetermined shape are formed in the shield layers shown in Figs. Is formed.
도 7에 도시하는 예에서는, 실드층(201)은 대향 배치된 인덕터 내의 전류 방향 혹은 이 전류에 의한 자력선에 기인하여 발생하는 와전류를 횡단하는 방향으로 복수의 홈(202)이 형성되어 실드층(201)의 표면 부분이 소정의 깊이까지 분할되는 것과 같은 패턴으로 되어 있다.In the example shown in FIG. 7, the shield layer 201 is formed with a plurality of grooves 202 formed in a direction crossing the eddy current generated due to the current direction in the inductor disposed opposite to each other or the magnetic force lines caused by the current. The surface portion of 201 is divided into a predetermined depth.
이러한 구성의 실드층(201)을 이용함으로써, 이미지 전류가 생기는 것이 회피되므로, 인덕터(108)의 인덕턴스의 저하를 회피할 수 있음과 함께 또한 Q값을 향상시킬 수 있다.By using the shield layer 201 having such a structure, generation of an image current is avoided, so that a decrease in inductance of the inductor 108 can be avoided and the Q value can be improved.
또한, 실드층에 형성되는 홈은 도 8에 도시한 바와 같은 구조라도 된다. 즉, 홈(204)은 실드층(203)의 중심으로부터 방사형으로 형성되어 있다. 이와 같이 실드층(203)의 표면 부분이 소정의 깊이까지 분할되어 있어도 전체로서는 하나로 연결 되어 있으므로 어떤 부분도 기판 전위가 되도록 구성되어 있다.In addition, the groove formed in the shield layer may have a structure as shown in FIG. 8. That is, the groove 204 is formed radially from the center of the shield layer 203. Thus, even if the surface part of the shield layer 203 is divided | segmented to predetermined | prescribed depth, since it connects as one whole as a whole, it is comprised so that any part may become substrate potential.
또, 도 7, 도 8의 예에서는 인덕터(108)에 흐르는 전류에 의해 발생되는 자력선에 기인하여 실드층(201, 203)의 표면에 발생하는 와전류를 저지할 목적으로, 홈(202, 204)은 어느 것이나 실드층(201, 203)의 표면을 에칭에 의해 소정의 깊이까지 판 형상이다. 또한, 도시하지 않았지만, 이 와전류를 완전히 저지할 목적으로, 상기 홈(202, 204) 대신에 마찬가지의 형상의 슬릿을 형성할 수 있는 것은 물론이다.7, the grooves 202 and 204 are used for the purpose of preventing eddy currents generated on the surfaces of the shield layers 201 and 203 due to the magnetic force lines generated by the current flowing through the inductor 108. In either case, the surfaces of the shield layers 201 and 203 are plate-shaped to a predetermined depth by etching. In addition, although not shown in figure, it is a matter of course that the slit of the same shape can be formed instead of the said groove | channel 202, 204 in order to completely prevent this eddy current.
다음에, 도 9 및 도 10을 참조하여 제3 실시예를 설명한다.Next, a third embodiment will be described with reference to FIGS. 9 and 10.
도 9 및 도 10은 반도체 장치의 제조 공정을 설명하는 기판의 단면도이다. 도 9에 도시한 바와 같이, P형 실리콘 반도체 등의 반도체 기판(300)에는 소자 영역을 구획하는 소자 분리 영역(302a, 302b)이 LOCOS법에 의해 형성되어 있다. 또한, 반도체 기판(300)에는 소자 영역으로부터 소자 분리 영역(302a) 아래까지 연장해 있는 웰 영역(301a)이 형성되어 있다. 도면에서는, 실드층이 형성될 예정인 N형 웰 영역(N웰 ; 301a) 외에, N형 MOS 트랜지스터(NMOSFET)가 형성될 예정인 P형 웰 영역(P 웰 ; 301b, 301c)이 나타나 있다.9 and 10 are cross-sectional views of the substrates for explaining the manufacturing steps of the semiconductor device. As shown in Fig. 9, element isolation regions 302a and 302b for partitioning element regions are formed in a semiconductor substrate 300 such as a P-type silicon semiconductor by the LOCOS method. In the semiconductor substrate 300, a well region 301a extending from the element region to the lower portion of the isolation region 302a is formed. In the figure, P type well regions P wells 301b and 301c in which N type MOS transistors NMOSFETs are to be formed are shown in addition to the N type well regions N well 301a in which the shield layer is to be formed.
다음에, 포토리소그래피를 이용하여 소자 영역에 형성될 예정인 NMOSFET의 소스/드레인 영역의 분리를 위해서, 그리고 펀치 스루 스토퍼로서 이용하기 위해서, 붕소(B)를 120KeV의 가속 전압, 1×1013㎝-2의 도우즈량이라는 조건으로 P웰(301b, 301c) 및 이 P웰 간의 소자 분리 영역(302b) 아래에 이온 주입하여, P웰(301b, 301c) 간에 펀치 스루 스토퍼용 P형 불순물 확산 영역(303)을 형성한다.Next, boron (B) is subjected to an acceleration voltage of 120KeV, 1 × 10 13 cm − in order to isolate the source / drain regions of the NMOSFET to be formed in the device region by using photolithography and as a punch-through stopper. P-type impurity diffusion regions for punch-through stoppers between the P wells 301b and 301c and the P wells 301b and 301c under the condition of the dose of 2 303).
이 실시예에서는, 이 이온 주입 시에 인덕터가 형성될 예정인 소자 분리 영역(302a) 내 및 기판 컨택트를 형성하기 위한 기판 노출 영역(소자 영역)에도 이온 주입이 행해지도록 한다. 그리고, 이 이온 주입의 결과, 상기 소자 분리 영역(302a) 아래에 및 기판 노출 영역의 N웰(301a)에 실드층으로서 이용되는 P형 불순물 확산 영역(304)이 형성된다.In this embodiment, ion implantation is performed in the device isolation region 302a where the inductor is to be formed during this ion implantation, and also in the substrate exposed region (element region) for forming the substrate contact. As a result of this ion implantation, a P-type impurity diffusion region 304 used as a shield layer is formed under the device isolation region 302a and in the N well 301a of the substrate exposure region.
다음에, 도 10에 도시한 바와 같이 P웰(301b, 301c)에는 불순물을 이온 주입하여 N형 소스/ 드레인 영역(308)이 형성된다. 소스/ 드레인 영역(308) 사이의 위에 게이트 산화막(309)을 형성하고, 그 위에 게이트 전극(310)을 형성한다. 게이트 전극(310)의 측면에 절연측벽(311)을 설치하여 N형 MOS 트랜지스터(NMOSFET) Tr1, Tr2가 소자 영역에 형성된다.Next, as illustrated in FIG. 10, impurities are ion implanted into the P wells 301b and 301c to form an N-type source / drain region 308. A gate oxide film 309 is formed between the source / drain regions 308, and a gate electrode 310 is formed thereon. An insulating side wall 311 is provided on the side of the gate electrode 310 to form N-type MOS transistors (NMOSFETs) Tr1 and Tr2 in the device region.
이 MOSFET Tr1, Tr2가 형성된 후, 이들을 피복하도록 CVD법에 의해 반도체 기판(300)의 주요면 전면에 제1 층간 절연막인 실리콘 산화막(305)이 형성된다. 그리고, 실리콘 산화막(제1 층간 절연막 ; 305)은 CMP 등에 의해 평탄화된다.After the MOSFETs Tr1 and Tr2 are formed, a silicon oxide film 305 as a first interlayer insulating film is formed over the main surface of the semiconductor substrate 300 by CVD to cover them. The silicon oxide film (first interlayer insulating film 305) is planarized by CMP or the like.
실리콘 산화막(제1 층간 절연막 ; 305)은 포토리소그래피 및 RIE법에 의해기판 노출 영역의 실드층(304) 상에 컨택트 홀이 형성된다. 컨택트 홀에는 예를 들면, 텅스텐 등으로 이루어지는 접속 플러그(312)가 매립된다.In the silicon oxide film (first interlayer insulating film) 305, contact holes are formed on the shield layer 304 in the substrate exposed region by photolithography and RIE. A connection plug 312 made of, for example, tungsten is embedded in the contact hole.
실리콘 산화막(제1 층간 절연막 ; 305)의 평탄화된 표면에 알루미늄 등으로 이루어지는 제1 금속 배선(306a, 306b)이 패터닝된다.First metal wirings 306a and 306b made of aluminum are patterned on the planarized surface of the silicon oxide film (first interlayer insulating film 305).
제1 금속 배선(306a)은 접속 플러그(312)를 통하여 실드층(304)에 접속된다.The first metal wire 306a is connected to the shield layer 304 through the connection plug 312.
제1 금속 배선(306a, 306b)을 피복하도록 CVD법에 의해 실리콘 산화막(제1 층간 절연막 ; 305) 상에 제2 층간 절연막인 실리콘 산화막(313)이 형성된다. 실리콘 산화막(제2 층간 절연막 ; 313)은 CMP 등에 의해 평탄화되어, 포토리소그래피 및 RIE법에 의해 제1 금속 배선(306b) 상에 컨택트 홀이 형성된다. 이 컨택트 홀에는 접속 플러그(314)가 매립된다.A silicon oxide film 313, which is a second interlayer insulating film, is formed on the silicon oxide film (first interlayer insulating film 305) by the CVD method so as to cover the first metal wirings 306a and 306b. The silicon oxide film (second interlayer insulating film) 313 is planarized by CMP or the like, and contact holes are formed on the first metal wiring 306b by photolithography and RIE. The connection plug 314 is embedded in this contact hole.
다음에, 실리콘 산화막(제2 층간 절연막 ; 313)의 평탄화된 표면에 알루미늄 등으로 이루어지는 제2 금속 배선(307)이 패터닝된다. 제2 금속 배선(307)은 접속 플러그(314)를 통하여 제1 금속 배선(306b)에 접속되어 있다.Next, a second metal wiring 307 made of aluminum or the like is patterned on the planarized surface of the silicon oxide film (second interlayer insulating film) 313. The second metal wiring 307 is connected to the first metal wiring 306b through the connection plug 314.
마지막으로, 제2 금속 배선(307)을 피복하도록 CVD법에 의해 실리콘 산화막(제2 층간 절연막 ; 313) 상에, 예를 들면 보호 절연막인 실리콘 산화막(315)이 형성된다.Finally, a silicon oxide film 315 that is, for example, a protective insulating film is formed on the silicon oxide film (second interlayer insulating film 313) by the CVD method so as to cover the second metal wiring 307.
도시하지 않았지만, 제1 금속 배선(306b)의 선단부에 접속된 제2 금속 배선(307)은 나선형의 부분을 포함하고 있으며, 이 나선형의 부분과 제1 금속 배선(306b)의 선단 부분은 인덕터를 구성하고 있다. 인덕터(307)는 배선(306b)을 통하여 MOS 트랜지스터 Tr1, Tr2 등의 다른 소자나 회로에 접속되며, 306a는 접지되어 있다. 도 10에는 인덕터(307)의 일부가 표시되어 있다.Although not shown, the second metal wire 307 connected to the tip of the first metal wire 306b includes a helical portion, and the helical portion and the tip of the first metal wire 306b form an inductor. It consists. The inductor 307 is connected to other elements and circuits such as the MOS transistors Tr1 and Tr2 through the wiring 306b, and 306a is grounded. 10 shows a portion of inductor 307.
이 실시예에서는 공정수를 증가시키는 일 없이 또한 다른 소자에 영향을 미치는 일 없이, 고저항의 실드층을 이용함으로써 유전체 손실에 의한 Q값 및 인덕턴스의 저하를 회피하는 것이 가능해진다.In this embodiment, it is possible to avoid a decrease in Q value and inductance due to dielectric loss by using a high resistance shield layer without increasing the number of steps or affecting other devices.
또한, 실드층과 웰 간의 접합 용량을 Cd로 한 경우, 등가 회로에서의 Csub는 Csub·Cd/(Csub+Cd)가 되며 기생 용량은 저하한다.In addition, when the junction capacitance between the shield layer and the well is set to Cd, Csub in the equivalent circuit becomes Csub.Cd/(Csub+Cd), and the parasitic capacitance decreases.
또한, 고주파 동작 시의 다른 근접 소자와의 커플링도 회피할 수 있다. 또한, 공정수를 증가시키는 일 없이, 다른 소자에 영향을 미치는 일 없이, 고저항의 실드층을 소자 분리 영역 아래에 형성할 수 있으므로, 반도체 기판과의 접합 용량을 작게 할 수 있으며, 그 결과 Q값의 향상이 가능해진다.In addition, coupling with other proximity elements in high frequency operation can also be avoided. In addition, since a high resistance shield layer can be formed under the element isolation region without increasing the number of steps or affecting other elements, the bonding capacity with the semiconductor substrate can be reduced, resulting in Q. The value can be improved.
다음에, 도 11을 참조하여 제4 실시예를 설명한다.Next, a fourth embodiment will be described with reference to FIG.
도 11은 인덕터를 갖는 반도체 장치의 단면도이다. P형 실리콘 반도체 등의 반도체 기판(400)에는 소자 영역을 구획하는 소자 분리 영역(402)이 형성되어 있다. 반도체 기판(400)의 주요면에는 소자 분리 영역을 형성할 예정인 영역에 얕은 홈(트렌치) T가 형성되며, 그 트렌치 T의 내표면에 실리콘 산화막(404)이 형성된다. 이 홈 T와 그 내부에 형성된 실리콘 산화막(404)이 소자 분리 영역(STI : Shallow Trench Isolation ; 402)을 구성한다.11 is a cross-sectional view of a semiconductor device having an inductor. An element isolation region 402 is formed in a semiconductor substrate 400 such as a P-type silicon semiconductor to partition the element region. On the main surface of the semiconductor substrate 400, shallow grooves (trench) T are formed in regions where device isolation regions are to be formed, and a silicon oxide film 404 is formed on the inner surface of the trench T. The groove T and the silicon oxide film 404 formed therein constitute a device isolation region (STI: Shallow Trench Isolation) 402.
다음에, 트렌치 T 내부의 실리콘 산화막(404) 상에는 폴리실리콘 혹은 비정질 실리콘 혹은 단결정 실리콘으로 이루어지는 실드층(403)을 퇴적시킨다.Next, on the silicon oxide film 404 inside the trench T, a shield layer 403 made of polysilicon, amorphous silicon, or single crystal silicon is deposited.
또한, 반도체 기판(400)에는 소자 영역으로부터 소자 분리 영역(402) 아래까지 연장해 있는 N웰(401)이 형성되어 있다.In the semiconductor substrate 400, an N well 401 extending from the device region to below the device isolation region 402 is formed.
이 후, 도시하지 않았지만 소자 영역에 MOS 트랜지스터가 형성된 후, 이들 및 실드층(403)을 피복하도록 CVD법에 의해 반도체 기판(400)의 주요면 전면에 제1 층간 절연막인 실리콘 산화막(405)이 형성된다. 그리고, 실리콘 산화막(제1 층간 절연막 ; 405)은 CMP 등에 의해 평탄화된다,Subsequently, after the MOS transistor is formed in the device region, although not shown, the silicon oxide film 405 serving as the first interlayer insulating film is formed on the entire main surface of the semiconductor substrate 400 by CVD to cover these and the shield layer 403. Is formed. The silicon oxide film (first interlayer insulating film) 405 is planarized by CMP or the like.
실리콘 산화막(제1 층간 절연막 ; 405)의 평탄화된 표면에 알루미늄 등으로 이루어지는 제1 금속 배선(406)이 패터닝된다. 제1 금속 배선(406)을 피복하도록 CVD법에 의해 실리콘 산화막(제1 층간 절연막 ; 405) 상에 제2 층간 절연막인 실리콘 산화막(407)이 형성된다. 실리콘 산화막(제2 층간 절연막 ; 407)은 CMP 등에 의해 평탄화되며, 포토리소그래피 및 RIE법에 의해 제1 금속 배선(406) 상에 컨택트 홀이 형성된다. 이 컨택트 홀에는 접속 플러그(408)가 매립된다.On the planarized surface of the silicon oxide film (first interlayer insulating film) 405, a first metal wiring 406 made of aluminum or the like is patterned. A silicon oxide film 407 that is a second interlayer insulating film is formed on the silicon oxide film (first interlayer insulating film 405) by the CVD method so as to cover the first metal wiring 406. The silicon oxide film (second interlayer insulating film) 407 is planarized by CMP or the like, and contact holes are formed on the first metal wiring 406 by photolithography and RIE. The connection plug 408 is embedded in this contact hole.
다음에 실리콘 산화막(제2 층간 절연막 ; 407)의 평탄화된 표면에 알루미늄 등으로 이루어지며, 나선형으로 구성된 부분을 갖는 제2 금속 배선(409)이 패터닝된다. 제2 금속 배선(409)은 접속 플러그(408)를 통하여 제1 금속 배선(406)에 접속되어 있다. 마지막으로, 도시하지 않았지만 제2 금속 배선(409)을 피복하도록 CVD법에 의해 실리콘 산화막(제2 층간 절연막 ; 407) 상에, 예를 들면 보호 절연막인 실리콘 산화막이 형성된다. 접속 플러그(408)의 선단 부분 및 제2 금속 배선(409)의 나선형의 부분은 인덕터를 구성하고 있다. 인덕터(409)는 제1 금속 배선(406) 등을 통하여 MOSFET 등의 다른 소자 혹은 회로에 접속된다. 도 11에는 인덕터(409)의 일부가 표시되어 있다.Next, on the planarized surface of the silicon oxide film (second interlayer insulating film) 407, a second metal wiring 409 made of aluminum or the like and having a spirally configured portion is patterned. The second metal wire 409 is connected to the first metal wire 406 via the connection plug 408. Finally, although not shown, a silicon oxide film, for example, a protective insulating film, is formed on the silicon oxide film (second interlayer insulating film 407) by the CVD method so as to cover the second metal wiring 409. The tip portion of the connecting plug 408 and the spiral portion of the second metal wiring 409 constitute an inductor. The inductor 409 is connected to another element or circuit such as a MOSFET through the first metal wiring 406 or the like. 11 shows a portion of inductor 409.
이 실시예에서는, 2000Ω/□ 정도의 고저항의 저항 소자를 이용하는 경우, 공정수를 증가시키는 일 없이 또한 다른 소자에 영향을 미치는 일 없이, 동시에 형성된 고저항의 실드층을 이용할 수 있다. 이것에 의해 유전체 손실에 의한 Q값 및 인덕턴스의 저하를 회피하는 것이 가능해진다. 또한, 고주파 동작 시의 다른 근접 소자와의 커플링도 회피할 수 있다. 또한, STI 구조의 소자 분리 영역이 형성된 반도체 기판을 이용할 수 있으며 반도체 장치의 미세화의 향상이 가능해진다.In this embodiment, when using a resistive element having a high resistance of about 2000? / ?, a high resistive shield layer formed at the same time can be used without increasing the number of steps and affecting other elements. This makes it possible to avoid a decrease in Q value and inductance due to dielectric loss. In addition, coupling with other proximity elements in high frequency operation can also be avoided. In addition, a semiconductor substrate on which an element isolation region having an STI structure is formed can be used, and the refinement of the semiconductor device can be improved.
본 발명은 이상의 구성에 의해, 기판 저항을 크게 함과 동시에 실드층과 기판과의 용량을 작게 하는 것이 가능해지며, 근접한 소자에 대한 영향을 회피함과 동시에 인덕턴스 및 Q값의 열화를 회피하는 것이 가능해진다. 또한, 공정수를 증대시키지 않고 고저항의 실드층을 용이하게 형성할 수 있다.According to the above configuration, it is possible to increase the substrate resistance and to reduce the capacitance between the shield layer and the substrate, and to avoid the influence on adjacent devices and to deteriorate the inductance and the Q value. Become. In addition, a high resistance shield layer can be easily formed without increasing the number of steps.
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