KR100327980B1 - Device and method compensating interrupt loss - Google Patents

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Abstract

PURPOSE: A device and method compensating an interrupt loss is provided to prevent a loss of an interrupt by storing a generated interrupt and processing the stored interrupt after executing the current execution sentence in the case that interrupts of the same grade are generated or a lower grade interrupt is generated. CONSTITUTION: A plurality of D flip-flops(DFF1-DFFn) maintain a high(H) status at a data input end(D). An interrupt source is inputted at a clock of the D flip-flops(DFF1-DFFn). The D flip-flops(DFF1-DFFn) are latch unit for storing an interrupt generation. An AND gate(AND1) logically multiplies an output of the D flip-flops(DFF1-DFFn) and informs an interrupt of a corresponding level to a CPU(1). The first buffer(BUFFER1) temporarily stores an output of the D flip-flops(DFF1-DFFn) for processing an interrupt according to levels of an interrupt currently generated in the CPU(1) and an execution sentence currently executed. The second buffer(BUFFER2) clears the D flip-flops(DFF1-DFFn) of an interrupt recognized before performing the currently generated interrupt in accordance with a control of the CPU(1), and makes an interrupt being generated during an execution be stored.

Description

인터럽트 유실 보상장치 및 방법Interrupt Loss Compensation Device and Method

본 발명은 MC68계열의 CPU를 사용할 때 두 종류 이상의 인터럽트가 발생할 경우 먼저 발생한 인터럽트를 처리하는 동안 발생하는 인터럽트의 유실현상을 보상하는 인터럽트 유실 보상장치 및 방법에 관한 것이다.The present invention relates to an interruption loss compensation device and method for compensating for the loss of interruption occurring during the processing of an interrupt occurring when two or more kinds of interrupts occur when using an MC68 CPU.

종래 MC68계열의 CPU는 도1에 나타낸 바와 같이 인터럽트가 발생하면 현재 발생한 인터럽트 레벨과 현재 수행하는 인터럽트 레벨을 비교하여 낮거나 같으면 인터럽트를 발생시키며, 이때 소우스로부터 발생된 인터럽트를 유실하게 된다.As shown in FIG. 1, a conventional MC68 CPU compares an interrupt level that is currently generated with an interrupt level that is currently generated and generates an interrupt when the interrupt level is equal to or lower than that.

그러나 현재 발생한 인터럽트가 현재 수행하는 인터럽트보다 높으면, 현재 발생한 인터럽트 구문으로 수행문을 이동한다.However, if the current interrupt is higher than the current interrupt, the execution statement moves to the interrupt statement that occurred.

따라서, 종래에는 CPU가 다시 인터럽트를 인식하려면 소우스에서 인터럽트를 다시 발생해야만 하는 문제가 있었다.Therefore, in the related art, there is a problem that the interrupt must be generated again in the source in order for the CPU to recognize the interrupt again.

본 발명은 종래의 이와 같은 문제점을 해결하기 위한 것으로, 같은 등급의 인터럽트가 발생하거나 현재 수행문보다 낮은 등급의 인터럽트가 발생할 경우 발생되는 인터럽트를 저장하였다가 현재의 수행문을 수행한 후에 저장되어 있는 인터럽트를 처리할 수 있도록 함으로써 인터럽트 유실현상을 방지할 수 있도록 한 인터럽트 유실 보상장치 및 방법을 제공하는데 그 목적이 있다.The present invention is to solve such a problem in the prior art, the interrupt generated when the interrupt of the same class or a lower class than the current statement occurs is stored after performing the current statement It is an object of the present invention to provide an interrupt loss compensator and a method for preventing interruption by allowing interrupts to be handled.

이와 같은 목적을 달성하기 위한 본 발명 인터럽트 유실 보상장치는, 발생한 인터럽트를 복수개의 래치수단에 저장하고 이 래치수단의 출력을 앤드 게이트로 논리곱하여 해당 레벨의 인터럽트 발생을 CPU에 알려줌으로써 여러 개의 인터럽트를 동일 레벨에 연결할 경우 발생되던 인터럽트 유실현상을 방지하며, 상기 래치수단의 출력을 제1 저장수단에 일시 저장하여 상기 CPU에서 현재 발생한 인터럽트와 현재 수행중인 수행문의 레벨에 따라 인터럽트를 수행할 수 있도록 하며, 제2 저장수단을 이용하여 현재 발생한 인터럽트의 수행이 시작되기전 인식한 인터럽트의 래치수단을 클리어시켜 수행중 발생하는 인터럽트까지도 저장이 가능하도록 구성함을 특징으로 한다.In order to achieve the above object, the interruption loss compensating apparatus of the present invention stores a plurality of interrupts generated in a plurality of latch means, multiplies the output of the latch means by AND gates, and informs the CPU of the interrupt generation at a corresponding level. It prevents interrupt loss that occurred when connected to the same level, and temporarily stores the output of the latch means in the first storage means so that the interrupt can be performed according to the level of the interrupt currently occurring in the CPU and the execution statement currently being executed. By using the second storage means, it is possible to clear the latch means of the interrupt recognized before the execution of the interrupt currently generated so that the interrupt generated during the execution can be stored.

또한, 본 발명 인터럽트 유실 보상방법은, 인터럽트 발생시 D플립플롭 인터럽트를 래치하는 제1단계와, 인터럽트 소우스를 논리곱하여 CPU에 인터럽트 발생을 보고하며 CPU에서 제1 버퍼를 통해 인터럽트 레벨을 인식하는 제2단계와, 현재 발생한 인터럽트 레벨과 현재 수행하는 인터럽트 레벨을 비교하여 낮거나 같으면 상기 D플립플롭 인터럽트 래치단계로 돌아가고 높으면 현재 발생한 인터럽트 구문으로 수행문을 이동하는 제3단계와, 상기 제3단계 수행 후 해당 인터럽트 래치된 D플립플롭을 클리어하는 제4단계로 이루어짐을 특징으로 한다.In addition, the interrupt loss compensation method of the present invention includes a first step of latching a D flip-flop interrupt when an interrupt is generated, a method of reporting an interrupt occurrence to the CPU by multiplying the interrupt source and recognizing the interrupt level through the first buffer in the CPU. Comparing step 2 with the current interrupt level and the current interrupt level to return to the D flip-flop interrupt latch step if the level is low or equal, and moving the execution statement to the interrupt statement currently generated if the level is high, and performing the third step; Thereafter, a fourth step of clearing the interrupt latched D flip-flop is performed.

도1은 종래의 인터럽트 처리 방법을 수행하기 위한 동작흐름도,1 is an operation flowchart for performing a conventional interrupt processing method;

도2는 본 발명에 따른 인터럽트 유실 보상장치의 블록도,2 is a block diagram of an interrupt loss compensator according to the present invention;

도3은 본 발명에 따른 인터럽트 유실 보상방법의 동작흐름도,3 is an operation flowchart of an interrupt loss compensation method according to the present invention;

<도면의 주요부분에 대한 부호의 설명><Description of the symbols for the main parts of the drawings>

1 : CPU DFF1-DFFn : D플립플롭1: CPU DFF1-DFFn: D flip flop

AND1 :앤드 게이트 BUFER1 : 제1 버퍼AND1: And gate BUFER1: First buffer

BUFFER2 : 재2 버퍼BUFFER2: Re2 Buffer

이하, 본 발명 인터럽트 유실 보상장치 및 방법의 바람직한 실시예를 첨부된 도면을 참고로 하여 상세히 설명하면 다음과 같다.Hereinafter, exemplary embodiments of the present invention will be described in detail with reference to the accompanying drawings.

도 2는 본 발명에 따른 인터럽트 유실 보상장치의 블록 구성도를 도시한 것으로, 데이터 입력단(D)에는 항상 하이(H)상태가 유지되고 인터럽트 소우스가 클럭단에 입력되며 인터럽트 발생을 저장하기 위한 래치수단인 복수개의 D플립플롭(DFF1-DFFn)과, 상기 D플립플롭(DFF1-DFFn)의 출력을 논리곱하여 해당 레벨의 인터럽트를 CPU(1)로 알리기 위한 앤드 게이트(AND1)와, 상기 CPU(1)에서 현재 발생한 인터럽트와 현재 수행중인 수행문의 레벨에 따라 인터럽트를 수행할 수 있도록 상기 D플립플롭(DFF1-DFFn)의 출력을 일시 저장하는 저장수단인 제1 버퍼(BUFER1)와, 상기 CPU(1)의 제어에 따라 현재 발생한 인터럽트의 수행이 시작되기전 인식한 인터럽트의 D플립플롭(DFF1-DFFn)을 클리어시켜 수행중 발생하는 인터럽트까지도 저장이 가능하도록 하는 저장수단인 제2 버퍼(BUFFER2)로 구성된다.2 is a block diagram of an interrupt loss compensator according to an embodiment of the present invention, in which a high H state is always maintained at a data input terminal D, an interrupt source is input to a clock terminal, and an interrupt generation signal is stored. AND gates AND1 for informing the CPU 1 of the plurality of D flip-flops DFF1-DFFn, the latch means, the output of the D flip-flops DFF1-DFFn, and informing the CPU 1 of the level interrupt; A first buffer BUFER1, which is a storage means for temporarily storing the output of the D flip-flops DFF1-DFFn so that the interrupt can be performed according to the interrupt currently occurring in step (1) and the execution statement currently being executed; and the CPU Under the control of (1), the second buffer BUFFER2 is a storage means for clearing the D flip-flops DFF1-DFFn of the recognized interrupt before the execution of the currently generated interrupt is started, so that even the interrupt generated during the execution can be stored. It is composed of

이와 같이 구성된 본 발명은 CPU사용시 인터럽트가 발생할 경우 인터럽트 소우스가 상기 D플립플롭(DFF1-DFFn)의 클럭단으로 입력된다.According to the present invention configured as described above, when an interrupt occurs when the CPU is used, an interrupt source is input to the clock stages of the D flip-flops DFF1 to DFFn.

상기 D플립플롭(DFF1-DFFu)의 단자( /Q)는 정상적인 초기상태에서는 하이레벨을 나타내지만 이와 같이 인터럽트 소우스가 발생하여 D플립플롭(DFF1-DFFn)에 클럭으로 입력되면 단자( /Q)상태가 로우레벨로 변환된다.The terminal (/ Q) of the D flip-flop (DFF1-DFFu) has a high level in a normal initial state, but when an interrupt source is generated and input to the D flip-flop (DFF1-DFFn) as a clock, the terminal (/ Q) The state is switched to low level.

따라서, 앤드 게이트(AND1)의 출력은 상기 D플립플롭(DFF1-DFFn)의 출력이 하나라도 로우레벨로 변환될 경우 로우레벨이 되어 해당 레벨의 인터럽트를 CFU(1)로 보내게 된다.Accordingly, the output of the AND gate AND1 becomes low when any one of the outputs of the D flip-flops DFF1 to DFFn is converted to the low level, and the interrupt of the corresponding level is sent to the CFU 1.

상기 CPU(1)는 앤드 게이트(AND1)의 출력에 의해 발생하는 인터럽트 요구에 의해 인터럽트가 발생한 것을 인식하고 도 3의 동작 흐름도와 같이 현재 발생한 인터럽트 레벨과 현재 수행하고 있는 수행문의 인터럽트 레벨을 비교한다.The CPU 1 recognizes that an interrupt has occurred due to an interrupt request generated by the output of the AND gate AND1, and compares the interrupt level of the currently executed statement with the interrupt level of the currently executing statement as shown in the operation flowchart of FIG. .

만일, 현재 발생한 인터럽트의 레벨보다 현재 수행하고 있는 수행문의 레벨이 더 높을 경우에는 수행문을 완료하고 제1 버퍼(BUFFER1)를 통해 발생한 인터럽트 소우스를 확인하여 해당 인터럽트 래치된 디플립플롭(DFF1-DFFn)을 제2 버퍼(BUFER2)를 이용하여 클리어시킨다.If the level of the currently executing statement is higher than the level of the currently generated interrupt, the execution statement is completed and the interrupt source generated through the first buffer BUFFER1 is checked to determine the interrupt latched flip-flop DFF1-. DFFn is cleared using the second buffer BUFER2.

즉, 발생한 인터럽트의 수행이 시작되기전 CPU(1)는 제2 버퍼(BUFFER2)를 이용하여 인식한 인터럽트의 D플립플롭(DFF1-DFFn)을 클리어시켜 인터럽트 수행중 발생되는 인터럽트가 저장될 수 있도록 한다.That is, before the execution of the generated interrupt starts, the CPU 1 clears the D flip-flop DFF1-DFFn of the recognized interrupt using the second buffer BUFFER2 so that the interrupt generated during the interrupt can be stored. do.

그러나 발생한 인터럽트의 레벨이 현재 수행중인 수행문의 인터럽트 레벨보다 낮거나 같을 경우에는 현재 수행하고 있는 수행문을 중지하고 상기 D플립플롭(DFF1-DFFn) 인터럽트 래치 단계로 돌아간다.However, if the level of the generated interrupt is lower than or equal to the interrupt level of the currently executing statement, the currently executing statement is stopped and the process returns to the D flip-flop (DFF1-DFFn) interrupt latching step.

이상에서 설명한 바와 같은 본 발명은 인터럽트 저장기능을 갖춰 현재 수행중인 수행문보다 레벨이 낮은 인터럽트의 발생시에도 발생한 인터럽트를 저장시켜 두었다가 수행될 수 있도록 함으로써 인터럽트의 유실현상을 방지할 수 있는 효과가 있다.As described above, the present invention has an interrupt storing function, and thus an interrupt occurrence can be prevented by storing and executing an interrupt generated even when an interrupt having a lower level than an execution statement is being executed.

Claims (4)

발생한 인터럽트를 우선순위에 따라 처리하는 CPU를 포함하는 인터럽트 처리장치에 있어서, 데이터 입력단에는 항상 하이상태가 유지되고 인터럽트 소우스가 클럭단에 입력되며 인터럽트 발생을 저장하기 위한 복수개의 래치수단과, 상기 래치수단의 출력을 논리곱하여 해당 레벨의 인터럽트를 상기 CPU로 입력시키는 앤드게이트와, 상기 CPU에서 현재 발생한 인터럽트와 현재 수행중인 수행문의 레벨에 따라 인터럽트를 수행할 수 있도록 상기 래치수단의 출력을 일시 저장하는 제1 저장수단과, 상기 CPU의 제어에 따라 현재 발생한 인터럽트의 수행이 시작되기전 인식한 인터럽트의 래치수단을 클리어시켜 수행중 발생하는 인터럽트까지도 저장이 가능하도록 하는 제2 저장수단을 포함하여 구성된 것을 특징으로 하는 인터럽트 유실 보상장치.An interrupt processing apparatus comprising a CPU for processing an interrupt generated according to a priority, the data input terminal always having a high state and an interrupt source input to a clock terminal and a plurality of latch means for storing an interrupt occurrence; AND gate for multiplying the output of the latch means to input the interrupt of the corresponding level to the CPU, and temporarily storing the output of the latch means so that the interrupt can be performed according to the level of the interrupt currently occurring in the CPU and the execution statement currently being executed. And a second storage means for clearing the latch means for the interrupt recognized before the execution of the interrupt currently occurring under the control of the CPU, so that even the interrupt generated during the execution can be stored. Interrupt loss compensation device, characterized in that. 제 1항에 있어서, 상기 래치수단이, 디-플립플롭인 것을 특징으로 하는 인터럽트 유실 보상장치.2. The interrupt loss compensating device according to claim 1, wherein said latch means is a de-flip flop. 제 1항에 있어서, 상기 제1,제2 저장수단이 버퍼인 것을 특징으로 하는 인터럽트 유실 보상장치.2. The interrupt loss compensator as set forth in claim 1, wherein said first and second storage means are buffers. 인터럽트 발생시 D플립플롭 인터럽트를 래치하는 제1단계와, 인터럽트 소우스를 논리곱하여 CPU에 인터럽트 발생을 하며 CFU에서 제1 버퍼를 통해 인터럽트 레벨을 인식하는 제2단계와, 현재 발생한 인터럽트 레벨과 현재 수행하는 인터럽트 레벨을 비교하여 낮거나 같으면 상기 D플립플롭 인터럽트 래치단계로 돌아가고 높으면 현재 발생한 인터럽트 구문으로 수행문을 이동하는 제3단계와, 상기 제3단계수행 후 해당 인터럽트 래치된 D플립플롭을 제2 버퍼를 통해 클리어하는 제4단계로 이루어짐을 특징으로 하는 인터럽트 유실 보상방법.A first step of latching the D flip-flop interrupt when an interrupt occurs, a second step of generating an interrupt to the CPU by multiplying the interrupt source by the CFU, and recognizing the interrupt level through the first buffer in the CFU, the current interrupt level and the current execution Compares the interrupt level, and if it is low or equal, returns to the D flip-flop interrupt latch step, and if it is high, moves the execution statement to the interrupt statement currently generated, and performs the second latched D flip-flop after performing the third step. Interrupt loss compensation method characterized in that the fourth step to clear through the buffer.
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