KR100326218B1 - Field Emission Display Device and Method of Fabricating the same - Google Patents
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Abstract
본 발명은 발광 균일성이 향상된 전계방출 표시소자 및 그 제조방법에 관한 것이다.The present invention relates to a field emission display device having improved uniformity of light emission and a method of manufacturing the same.
본 발명에 따른 전계방출 표시소자 및 그 제조방법은 각 화소들의 전자 방출 균일성을 확보하기 위하여, 각 화소들마다 전극층을 상부전극과 게이트전극이 접속되는 홀, 게이트 배선의 단절부 또는 음극의 단절부에 형성하게 된다.In order to secure electron emission uniformity of each pixel, the field emission display device and the method of manufacturing the same according to the present invention provide an electrode layer for each pixel. It is formed in the wealth.
본 발명에 의하면, 각 화소들마다 균일하게 형성된 저항체에 의한 잉여 전압의 배분 효과에 의해 화소들의 각각의 에미터에서 방출되는 전자량이 균일해지고, 이에 따라 화소들간의 발광 균일성이 향상되게 된다.According to the present invention, the amount of electrons emitted from each emitter of the pixels becomes uniform due to the effect of distributing the surplus voltage by a resistor formed uniformly for each pixel, thereby improving the uniformity of emission between the pixels.
Description
본 발명은 전계방출 표시소자 및 그 제조방법에 관한 것으로, 특히 발광 균일성이 향상된 전계방출 표시소자 및 그 제조방법에 관한 것이다.BACKGROUND OF THE INVENTION Field of the Invention The present invention relates to a field emission display device and a method of manufacturing the same, and more particularly, to a field emission display device having improved light emission uniformity and a method of manufacturing the same.
지금까지 표시수단의 주종을 이루어왔던 음극선관(Cathode Ray Tube : 이하 'CRT'라 함)에 비해 저중량, 박형화가 가능한 차세대 표시소자인 평판표시소자에 대한 연구가 활발히 진행되고 있다. 특히, 평판표시소자 중에서 액정 디스플레이(LCD)의 시야각이나 휘도에 따른 문제점을 해결할 수 있는 전계방출 표시소자(Field Emission Display Device : 이하 'FED'라 함)에 대한 관심이 고조되고 있다. FED는 액정 디스플레이나 플라즈마 디스플레이 패널(PDP)에 비해 대화면화가 곤란하다는 단점이 있으나, CRT와 마찬가지로 전자빔에 의한 형광체의 발광을 이용하기 때문에 CRT가 갖는 고휘도, 고선명도, 넓은 시야각 등의 장점을 유지하면서도 평판으로의 구현이 가능하다는 장점이 있다. 일반적으로 FED에서는 형광체를 여기시키는 가속전자를 방출하기 위한 수단으로써 종래의 CRT에서 사용되는 열음극 대신 첨예한 냉음극을 이용한다. 즉, 냉음극을 구성하는 에미터(Emitter)에 고전계를 집중시킴으로써 양자역학적인 터널(Tunnel) 효과에 의해 전자가 방출되도록 하고 있다.Compared to the cathode ray tube (hereinafter referred to as 'CRT'), which has been mainly used for the display means, researches on the flat panel display device, which is a next-generation display device capable of low weight and thinness, are being actively conducted. In particular, there is a growing interest in field emission display devices (hereinafter referred to as 'FED') that can solve problems caused by viewing angles and luminance of liquid crystal displays (LCDs) among flat panel display devices. FED has a disadvantage in that it is more difficult to make a larger screen than a liquid crystal display or a plasma display panel (PDP) .However, like the CRT, FED uses the light emitted from the phosphor by the electron beam. The advantage is that it can be implemented as a reputation. In general, the FED uses a sharp cold cathode instead of the hot cathode used in the conventional CRT as a means for emitting accelerated electrons to excite the phosphor. That is, by concentrating the high field on the emitter constituting the cold cathode, electrons are emitted by the quantum mechanical tunnel effect.
도 1은 종래의 팁(Tip)형 에미터를 구비하는 FED의 기본구조를 나타낸 종단면도이다. 도 1을 참조하면, 종래의 FED는 하부기판(20) 상에 형성된 음극(22)과, 음극(22) 위에 팁 형태로 형성된 에미터(24)와, 에미터(24)를 사이에 두고 음극(22) 상에 순차적으로 적층된 절연층(26) 및 게이트 전극(28)과, 스페이서(Spacer)(30)를 사이에 두고 하부기판(20)에 대향되게 배치된 상부기판(32)과, 상부기판(32) 상에 형성된 양극(34)과, 양극(34) 및 상부기판(32) 상에 도포된 형광체(36) 및 블랙 매트릭스(38)를 구비한다.1 is a longitudinal cross-sectional view showing the basic structure of a FED having a conventional tip-type emitter. Referring to FIG. 1, a conventional FED includes a cathode 22 formed on a lower substrate 20, an emitter 24 formed in a tip shape on the cathode 22, and an emitter 24 interposed therebetween. An insulating layer 26 and a gate electrode 28 sequentially stacked on the 22, an upper substrate 32 disposed to face the lower substrate 20 with a spacer 30 therebetween, An anode 34 formed on the upper substrate 32, the anode 34 and the phosphor 36 and the black matrix 38 applied on the upper substrate 32 are provided.
도 1에 도시된 3전극 구조의 FED에서 가시광이 발생되는 과정을 살펴보면, 먼저 음극(22)과 게이트 전극(28)에 인가된 전압에 의해 음극(22)과 게이트 전극(28) 사이에 고전계가 형성된다. 이러한 고전계에 의해 에미터(24)는 진공 중으로 전자들을 방출시킨다. 방출된 전자들은 음극(22)과 양극(34) 간에 인가되는 전압에 의해 가속되어 상부기판(32) 상에 형성된 형광체(36)에 충돌한다. 이 때 형광체(36)가 여기되어 가시광을 방출함으로써 FED의 화상이 구현된다. 한편, 도 1에서 스페이서(30)는 에미터(24)에서 방출된 전자들이 충분히 가속되도록 상판(42)과 하판(40) 사이에 소정 간격의 공간을 마련하는 역할을 한다. 아울러 상판(42)과 하판(40)을 지지하여 내부 및 외부 압력차에 의해 패널이 파손되는 것을 방지하는 역할도 한다. 화소 단위를 이루는 각각의 서브셀(44)은 상판(42)에 형성된 블랙 매트릭스(38)에 의해 서로 구분된다. 각각의 서브셀(44)마다 서로 다른 형광체, 즉 적색(R), 녹색(G) 및 청색(B)의 형광체가 각각 도포되어 이들 각 형광체(36)로부터 발생한 가시광들의 혼합에 의해 화면의 색상을 구현하게 된다.Looking at the process of generating visible light in the FED of the three-electrode structure shown in Figure 1, first, a high electric field between the cathode 22 and the gate electrode 28 by the voltage applied to the cathode 22 and the gate electrode 28 Is formed. This high field causes emitter 24 to release electrons into the vacuum. The emitted electrons are accelerated by the voltage applied between the cathode 22 and the anode 34 to impinge on the phosphor 36 formed on the upper substrate 32. At this time, the phosphor 36 is excited to emit visible light, thereby realizing an image of the FED. Meanwhile, in FIG. 1, the spacer 30 serves to provide a space at a predetermined interval between the upper plate 42 and the lower plate 40 so that the electrons emitted from the emitter 24 are sufficiently accelerated. In addition, by supporting the upper plate 42 and the lower plate 40 serves to prevent the panel from being damaged by the internal and external pressure difference. Each of the subcells 44 forming the pixel unit is distinguished from each other by the black matrix 38 formed on the upper plate 42. Each subcell 44 is coated with different phosphors, that is, phosphors of red (R), green (G), and blue (B), respectively, to adjust the color of the screen by mixing the visible light generated from each of the phosphors 36. Will be implemented.
FED에서 가속전자를 방출하는 에미터(24)는 FED의 화상 품질을 좌우하는 중요한 요소 중의 하나이다. 패널 제조과정에서 각각의 에미터(24)가 불균일하게 형성되었거나, 사용 중 시간이 흘러 열화됨에 따라 에미터(24)의 특성이 변질되면 에미터(24)의 전자 방출효율이 떨어져 각 서브셀(44)마다 가시광의 발생량이 달라져 표시 품질이 저하되거나 휘도가 떨어지게 된다. 종래에 일반적으로 사용되고 있는 에미터의 형태로는 도 1에 도시된 바와 같이 비교적 전자방출이 용이하도록 형성된 팁 형태가 대표적이다. 팁 형태의 에미터 구조를 상세히 나타낸 도면이 도 2에 도시되어 있다. 그런데, 이러한 팁 형태의 에미터 구조에서는 에미터(24)로부터 방출되는 전자빔의 퍼짐 현상이 발생하여 빔 포커싱이 필요하고, 포커싱용 전극을 별도로 형성시켜야 하는 번거로움이 있다. 팁 형태의 에미터(24)는 주로 스핀트(Spindt) 방식으로 제조되는데, 에미터 제조를 위한 공정이 복잡하고 어려운 면이 있다. 또한 대면적에서 제조하는 경우에는 각 팁의 형상이 불균일하게 될 수 있어 대화면화가 곤란하다는 단점이 있다. 이러한 문제점들 외에도 팁 형태의 에미터 구조에서는 사용 중 팁의 열화(즉, 팁 끝단의 반경의 변화나 용융 등)에 의한 특성 변화가 심하다는 근본적인 문제점을 안고 있다. 최근에는 종래의 팁 형태의 에미터 구조가 갖는 이러한 문제점들을 해결하고 제조공정상의 단가를 낮추기 위한 목적으로 평면형 에미터가 제안되고 있다.The emitter 24 emitting the accelerated electrons from the FED is one of the important factors that determine the image quality of the FED. When the emitter 24 is unevenly formed in the panel manufacturing process or when the characteristics of the emitter 24 are deteriorated as time deteriorates during use, the electron emission efficiency of the emitter 24 is lowered. The amount of visible light generated varies by 44), resulting in deterioration of display quality or deterioration of luminance. As the type of emitter generally used in the related art, a tip shape that is formed to be relatively easy to emit electrons as shown in FIG. 1 is representative. A detailed view of the emitter structure in the form of a tip is shown in FIG. 2. However, in the tip-type emitter structure, the phenomenon of spreading of the electron beam emitted from the emitter 24 is generated, so that beam focusing is required, and the focusing electrode has to be separately formed. The tip-type emitter 24 is mainly manufactured in a spindt method, and the process for manufacturing the emitter is complicated and difficult. In addition, in the case of manufacturing in a large area, the shape of each tip may be non-uniform, so that the large screen is difficult. In addition to these problems, there is a fundamental problem that the tip-type emitter structure has a severe characteristic change due to deterioration of the tip during use (that is, a change in the radius of the tip end or melting). Recently, a planar emitter has been proposed for the purpose of solving the problems of the conventional tip-type emitter structure and lowering the unit cost in the manufacturing process.
도 3a 내지 도 3c는 종래의 표면 전도형 평면형 에미터가 구비된 FED의 하판 구조를 개략적으로 도시한 도면이다. 도 3a는 FED를 구성하는 한 화소셀 내에 형성된 에미터 및 전극의 평면 구조를 도시한 도면이다. 도 3b 및 도 3c는 각각 도3a에서 A-A' 선 및 B-B' 선을 따라 절단한 단면 구조를 도시한 도면들이다. 양극 및 형광체가 형성된 상판 구조는 도 1에 도시된 팁 형 에미터를 구비하는 FED의 구조와 동일하다. 도 3a 내지 도 3c를 참조하면, 평면형 에미터가 형성된 종래의 FED는 하부기판(50) 상에 소정 간격만큼 분리되어 형성된 음극(52) 및 게이트 전극(54)과, 음극(52) 및 게이트 전극(54) 사이에 평면형으로 얇게 도포되어 형성된 평면형 에미터(56)와, 음극(52) 및 게이트 전극(54)이 형성된 하부기판(50) 상에 균일한 두께로 전면 형성된 절연층(58)과, 게이트 전극(54) 상의 절연층(58)이 일부 식각되어 형성된 스루홀(60)과, 음극(52) 및 게이트 전극(54)과 교차하는 방향으로 절연층(58) 상에 형성되어 스루홀(60)을 통해 게이트 전극(54)과 접속되는 상부전극(62)을 구비한다. 도 3a에서 평면형 에미터(56) 부를 확대하여 나타낸 도면이 도 4에 도시되어 있다.3A to 3C are schematic views illustrating a bottom plate structure of a FED equipped with a conventional surface conduction planar emitter. 3A is a diagram illustrating a planar structure of an emitter and an electrode formed in one pixel cell constituting the FED. 3B and 3C are cross-sectional views taken along lines A-A 'and B-B', respectively, in FIG. 3A. The top plate structure in which the anode and the phosphor are formed is the same as that of the FED having the tip type emitter shown in FIG. 3A to 3C, a conventional FED having a planar emitter is provided with a cathode 52 and a gate electrode 54 separated from each other by a predetermined distance on a lower substrate 50, and a cathode 52 and a gate electrode. A planar emitter 56 formed by coating a thin layer in a planar shape between the 54 and an insulating layer 58 having a uniform thickness on the lower substrate 50 on which the cathode 52 and the gate electrode 54 are formed. The through hole 60 formed by partially etching the insulating layer 58 on the gate electrode 54 and the through hole formed on the insulating layer 58 in a direction crossing the cathode 52 and the gate electrode 54. The upper electrode 62 is connected to the gate electrode 54 via the 60. An enlarged view of the planar emitter 56 portion in FIG. 3A is shown in FIG. 4.
표면 전도형 평면형 에미터(56)에서의 전자 방출 원리에 대해 설명하면 먼저, 음극(52)과 게이트 전극(54) 사이에 전압이 가해질 때 평면형 에미터(56)에서는 에미터 재료의 국부적인 용융 현상에 의해 도 4에 도시된 바와 같이 에미터(56) 중앙부에 수십 ㎚ 단위의 갭(Gap)이 생긴다. 이를 포밍(Electro-forming) 과정이라 부른다. 이 과정을 거친 후 음극(52)과 게이트 전극(54) 사이의 전계에 의해 에미터 중앙부의 갈라진 갭 사이로 전자들이 음극(52)에서 게이트 전극(54) 쪽으로 터널링(Tunneling)되면서 이동한다. 터널링에 의해 이동하는 전자들 중 에너지를 잃어버린 일부 전자들이 상판 상의 양극(34)에 걸린 전압에 의해 이끌려 상판(42) 쪽으로 진행하게 된다. 이 때 가속된 전자들이 상판(42)에 형성된 형광체(36)에충돌하면서 형광체(36)를 여기시킴으로써 가시광이 발생되게 된다.The principle of electron emission in the surface conduction planar emitter 56 will first be described. First, the local melting of the emitter material in the planar emitter 56 when a voltage is applied between the cathode 52 and the gate electrode 54. As a result, as shown in FIG. 4, a gap Gap of several tens of nm is formed in the center of the emitter 56. This is called an electro-forming process. After this process, electrons are tunneled from the cathode 52 toward the gate electrode 54 by the electric field between the cathode 52 and the gate electrode 54 and move toward the gate electrode 54. Some of the electrons lost energy by the tunneling are driven toward the upper plate 42 by the voltage applied to the anode 34 on the upper plate. At this time, visible light is generated by exciting the phosphor 36 while the accelerated electrons collide with the phosphor 36 formed on the upper plate 42.
도 5a 내지 도 5e는 종래의 평면형 에미터를 구비하는 FED 하판의 제조 공정을 단계적으로 나타낸 도면이다. 도 5a 내지 도 5e를 결부하여 평면형 에미터가 형성된 하판의 형성 과정을 설명하면 먼저, 도 5a의 과정에서 하부기판(50) 상에 도전성 금속을 전면 증착한 후 패터닝하여 음극(52)과 게이트 전극(54)을 형성한다. 음극(52) 및 게이트 전극(54)의 재료로는 Al, Cr, Mo, Nb 등을 사용하고, 약 1000Å의 두께로 형성시킨다. 그 다음 도 5b의 과정에서 전극이 형성된 하부기판(50) 상에 절연 물질을 1㎛ 정도의 두께로 전면 증착하여 절연층(58)을 형성한 후 패터닝 작업을 통해 게이트 전극(54) 상의 소정 영역에 스루홀(60)을 형성하고, 음극(52)과 게이트 전극(54) 사이의 에미터가 형성될 부위에는 발광부(64)를 형성한다. 절연 물질의 재료로는 SiO2, Al2O3, SiNx 등을 이용한다. 스루홀(60) 부분의 절연층(58) 에칭 시에는 단차 문제를 극복하기 위해 경계부가 소정 기울기를 갖도록 비스듬히 형성시킨다. 이어서 도 5c의 공정에서는 스루홀(60)을 통해 게이트 전극(54)에 접속되게끔 절연층(58) 상에 상부전극(62)을 형성시킨다. 상부전극(62)의 재료로는 음극(52)이나 게이트 전극(54)과 동일한 금속 물질을 사용하고, 스루홀(60)에서의 단차 문제 극복을 위해 약 3000Å의 두께로 형성시킨다. 그 다음 에미터 형성을 위해 도 5d에 도시된 바와 같이 하판 상의 발광부(64) 영역을 제외한 모든 영역에 포토 레지스트 마스크 패턴(66)을 형성시킨다. 이어서 포토 레지스트 패턴(66)이 형성된 하판 상에 에미터 재료를 전면 증착시킨다. 에미터 재료로는 발광 기구가 포밍 과정을 거치는 유기 금속 화합물이나 포밍 과정을거치지 않는 불연속 도전성 입자 물질이 사용된다. 유기 금속 화합물의 경우에는 SiO2등의 절연 물질 내에 Fe 등의 도전성 입자들이 균일하게 분포한 복합 재료로서 이러한 유기 금속 화합물 재료를 하판 상에 박막으로 증착하여 형성시키게 된다. 불연속 도전성 입자 물질을 사용하는 경우에는 Au 등의 도전성 입자들이 에미터에서 불연속적으로 분포하도록 하판 상에 증착시켜 형성하게 된다. 에미터 층의 증착 두께는 약 500Å 이하이다. 그 다음 아세톤 등을 이용하여 포토 레지스트 패턴(66) 층을 에칭하여 드러내면 발광부(64)에 형성된 에미터(56)만 남고 나머지는 제거되어 도 5e와 같은 하판 구조가 완성되게 된다. 이와 같은 에미터 제조 방법을 리프트-오프(Lift-off) 법이라고 한다.Figures 5a to 5e is a diagram showing a step-by-step manufacturing process of the FED bottom plate having a conventional planar emitter. Referring to FIGS. 5A to 5E, a process of forming a lower plate on which a planar emitter is formed will be described. First, in the process of FIG. 5A, a conductive metal is entirely deposited on the lower substrate 50 and then patterned to form a cathode 52 and a gate electrode. Form 54. Al, Cr, Mo, Nb, and the like are used as materials for the cathode 52 and the gate electrode 54, and are formed to a thickness of about 1000 mW. Next, in the process of FIG. 5B, an insulating layer 58 is formed by depositing an insulating material on the lower substrate 50 on which the electrode is formed to a thickness of about 1 μm, and then patterning a predetermined region on the gate electrode 54 through patterning. A through hole 60 is formed in the light emitting portion, and a light emitting portion 64 is formed in a portion where an emitter is formed between the cathode 52 and the gate electrode 54. As the material of the insulating material, SiO 2 , Al 2 O 3 , SiNx, or the like is used. In etching the insulating layer 58 of the through hole 60, the boundary part is formed obliquely to have a predetermined slope to overcome the step problem. In the process of FIG. 5C, the upper electrode 62 is formed on the insulating layer 58 to be connected to the gate electrode 54 through the through hole 60. As the material of the upper electrode 62, the same metal material as that of the cathode 52 or the gate electrode 54 is used, and the thickness of the upper electrode 62 is formed to a thickness of about 3000 kPa to overcome the step problem in the through hole 60. A photoresist mask pattern 66 is then formed in all regions except for the light emitting portion 64 region on the bottom plate as shown in FIG. 5D to form the emitter. Subsequently, the emitter material is entirely deposited on the lower plate on which the photoresist pattern 66 is formed. As the emitter material, an organometallic compound in which the light emitting device undergoes a forming process or a discontinuous conductive particle material which does not undergo a forming process is used. In the case of the organometallic compound, as the composite material in which conductive particles such as Fe are uniformly distributed in an insulating material such as SiO 2 , the organometallic compound material is formed by depositing a thin film on a lower plate. In the case of using a discontinuous conductive particle material, conductive particles such as Au are formed by depositing on the lower plate so that the particles are discontinuously distributed in the emitter. The deposition thickness of the emitter layer is about 500 GPa or less. Then, when the photoresist pattern 66 layer is etched and exposed using acetone or the like, only the emitter 56 formed in the light emitting part 64 remains, and the rest is removed, thereby completing the lower plate structure as shown in FIG. 5E. Such an emitter manufacturing method is called a lift-off method.
이러한 평면형 에미터 구조를 갖는 FED에서는 도 4에 도시된 것처럼 ㎚ 단위의 갭이 형성됨으로 인해 음극(52)과 게이트 전극(54) 간에 약 15V 이하의 저전압을 인가하여도 구동이 가능하다. 그리고 팁 형태의 에미터 구조에 비해 방출되는 전자빔의 퍼짐 현상이 적어서 포커싱이 필요없다. 또한 팁 형태의 에미터 구조에 비해 제조 공정이 간단하여 대면적화에 유리한 장점이 있다. 하지만, 종래의 평면형 에미터(56)를 구비한 FED에서는 각 화소들마다 에미터(56)가 불균일하게 형성됨으로 인해 각 화소별 발광 특성이 불균일해지는 현상이 야기되고 있다. 이러한 문제는 각 화소들마다 에미터 재료를 증착하여 형성할 때 에미터(56) 층이 불균일한 두께로 형성되거나 또는 전자 방출에 밀접한 관련이 있는 도전성 입자들이 각 화소들의 에미터(56) 내에서 불균일하게 분포함으로 인해 발생한다. 에미터(56)의 균일도는 각 화소들에서의 전자 방출의 균일성 및 이에 따른 발광 균일성에 큰 영향을 미친다. 실제 평면형 에미터 재료를 형성하는 과정에 있어서도 절연 물질 내에 도전성 입자들을 균일하게 분포시키기가 어렵다. 종래의 평면형 에미터(56)를 구비한 FED에서는 이러한 에미터의 불균일성으로 인해 동일한 전압을 인가하였을 때에도 어떤 셀에서는 발광이 일어나고 어떤 셀에서는 발광이 일어나지 않는 등 발광 균일성이 저하되고, 화소들간에 휘도 편차가 발생하는 단점이 있다.In the FED having the planar emitter structure, as shown in FIG. 4, since a gap in nm is formed, driving is possible even when a low voltage of about 15 V or less is applied between the cathode 52 and the gate electrode 54. In addition, since the spreading of the emitted electron beam is less than that of the tip-type emitter structure, focusing is unnecessary. In addition, the manufacturing process is simple compared to the tip-type emitter structure has an advantage in large area. However, in the FED having the conventional planar emitter 56, the emitter 56 is unevenly formed for each pixel, resulting in uneven light emission characteristics of each pixel. This problem is caused when the emitter material is formed by depositing an emitter material for each pixel, and the particles of emitter 56 are formed to have a non-uniform thickness, or conductive particles which are closely related to electron emission are formed in the emitter 56 of each pixel. Occurs due to uneven distribution. The uniformity of emitter 56 greatly affects the uniformity of electron emission in each pixel and thus the uniformity of emission. Even in the process of forming the actual planar emitter material, it is difficult to uniformly distribute the conductive particles in the insulating material. In the FED having the conventional planar emitter 56, the uniformity of the light emission is lowered in some cells and the light is not emitted in some cells even when the same voltage is applied due to the nonuniformity of the emitter. There is a disadvantage that the luminance deviation occurs.
따라서, 본 발명의 목적은 발광 균일성이 향상된 전계방출 표시소자 및 그 제조방법을 제공함에 있다.Accordingly, an object of the present invention is to provide a field emission display device having improved uniformity of light emission and a method of manufacturing the same.
도 1은 종래의 팁형 에미터를 구비하는 전계방출 표시소자의 기본구조를 나타낸 종단면도.1 is a longitudinal sectional view showing a basic structure of a field emission display device having a conventional tip type emitter.
도 2는 도 1에 도시된 팁형 에미터부를 확대하여 도시한 단면도.FIG. 2 is an enlarged cross-sectional view of the tip type emitter shown in FIG. 1. FIG.
도 3a는 종래의 표면 전도형 평면형 에미터가 구비된 전계방출 표시소자의 하판에 형성된 한 화소의 평면 구조를 도시한 도면.3A illustrates a planar structure of one pixel formed on a lower plate of a field emission display device equipped with a conventional surface conduction planar emitter.
도 3b 및 도 3c는 각각 도 3a에 도시된 A-A' 선 및 B-B' 선을 따라 절단한 단면 구조를 도시한 도면.3B and 3C are cross-sectional views taken along the lines A-A 'and B-B' shown in FIG. 3A, respectively.
도 4는 도 3a에 도시된 평면형 에미터부를 확대하여 나타낸 도면.4 is an enlarged view of the planar emitter part shown in FIG. 3A;
도 5a 내지 도 5e는 종래의 평면형 에미터를 구비하는 전계방출 표시소자의 하판의 제조 공정을 단계적으로 나타낸 도면.5A through 5E are steps of a manufacturing process of a lower plate of a field emission display device having a conventional planar emitter.
도 6a는 본 발명의 제 1 실시 예에 따른 전계방출 표시소자의 하판에 형성된 한 화소의 평면 구조를 도시한 도면.6A illustrates a planar structure of one pixel formed on a lower plate of the field emission display device according to the first embodiment of the present invention.
도 6b 및 도 6c는 각각 도 6a에 도시된 A-A' 선 및 B-B' 선을 따라 절단한 단면 구조를 도시한 도면.6B and 6C are cross-sectional views taken along the lines A-A 'and B-B' shown in FIG. 6A, respectively.
도 7a 내지 도 7f는 본 발명의 제 1 실시 예에 따른 전계방출 표시소자의 하판의 제조 공정을 단계적으로 나타낸 도면.7A to 7F are steps illustrating a manufacturing process of a lower plate of the field emission display device according to the first embodiment of the present invention.
도 8a는 본 발명의 제 2 실시 예에 따른 전계방출 표시소자의 하판에 형성된 한 화소의 평면 구조를 도시한 도면.8A illustrates a planar structure of one pixel formed on a lower plate of the field emission display device according to the second embodiment of the present invention.
도 8b 내지 도 8d는 각각 도 8a에 도시된 A-A' 선, B-B' 선 및 C-C' 선을 따라 절단한 단면 구조를 도시한 도면.8B to 8D are cross-sectional views taken along lines A-A ', B-B', and C-C 'shown in FIG. 8A, respectively.
도 9a 내지 도 9f는 본 발명의 제 2 실시 예에 따른 전계방출 표시소자의 하판의 제조 공정을 단계적으로 나타낸 도면.9A to 9F are steps illustrating a manufacturing process of a lower plate of a field emission display device according to a second exemplary embodiment of the present invention.
< 도면의 주요 부분에 대한 부호의 설명 ><Description of Symbols for Main Parts of Drawings>
20,50,70,100 : 하부기판 22,52,72,102 : 음극20,50,70,100: Lower substrate 22,52,72,102: Cathode
24 : 팁형 에미터 26,58,78,108 : 절연층24: tip type emitter 26,58,78,108: insulating layer
28,54,74,104 : 게이트 전극 30 : 스페이서28, 54, 74, 104: gate electrode 30: spacer
32 : 상부기판 34 : 양극32: upper substrate 34: anode
36 : 형광체 38 : 블랙 매트릭스36: phosphor 38: black matrix
40 : 하판 42 : 상판40: lower plate 42: upper plate
44 : 서브셀 56,76,106 : 평면형 에미터44: subcell 56,76,106: planar emitter
60,80,110 : 스루홀 62,84,112 : 상부전극60, 80, 110: Through hole 62, 84, 112: Upper electrode
64,86,118 : 발광부 66,88,120 : 포토 레지스트 패턴64,86,118: light emitting portion 66,88,120: photoresist pattern
82 : 저항층 114 : 제 1 저항층82: resistive layer 114: first resistive layer
116 : 제 2 저항층116: second resistance layer
상기 목적을 달성하기 위하여, 본 발명의 전계방출 표시소자는 상호 대향하는 음극 및 게이트전극과, 음극 및 게이트 전극 사이에 형성되어 음극 및 게이트 전극으로부터 인가된 전압에 의해 전자를 방출하는 평면형 에미터와, 음극 및 게이트 전극 상에 형성된 절연층과, 게이트 전극 상의 절연층에 형성된 홀과, 게이트 전극에 접속되어 외부로부터의 주사 신호를 인가하는 상부전극과, 상부전극과 홀을 통하여 노출된 게이트 전극 사이에 형성되는 저항체를 구비한다.본 발명의 전계방출 표시소자는 음극과, 음극과 대향하며 일부가 단절된 게이트전극과, 음극 및 게이트 전극 사이에 형성되어 음극 및 게이트 전극으로부터 인가된 전압에 의해 전자를 방출하는 평면형 에미터와, 음극 및 게이트 전극 상에 형성된 절연층과, 게이트 전극 상의 절연층에 형성된 홀과, 홀을 통해 게이트 전극에 접속되어 외부로부터의 주사 신호를 인가하는 상부전극과, 게이트전극의 단절부에 형성되어 단절된 두 게이트 전극 부분을 연결하는 저항체를 구비한다.In order to achieve the above object, the field emission display device of the present invention comprises a planar emitter formed between the opposite cathode and gate electrode, the cathode and the gate electrode to emit electrons by the voltage applied from the cathode and the gate electrode; Between an insulating layer formed on the cathode and the gate electrode, a hole formed in the insulating layer on the gate electrode, an upper electrode connected to the gate electrode to apply a scan signal from the outside, and a gate electrode exposed through the upper electrode and the hole The field emission display device of the present invention is formed between a cathode, a gate electrode facing the cathode and partially cut off, and formed between the cathode and the gate electrode to transfer electrons by a voltage applied from the cathode and the gate electrode. A planar emitter emitting, an insulating layer formed on the cathode and the gate electrode, and an insulating layer on the gate electrode. A formed hole, an upper electrode connected to the gate electrode through the hole to apply a scan signal from the outside, and a resistor for connecting two gate electrode portions formed in the break portion of the gate electrode to be disconnected.
본 발명에 따른 전계방출 표시소자의 제조방법은 상호 대향하는 음극 및 게이트 전극을 형성하는 단계와, 음극 및 게이트 전극 사이의 경계부에 전자 방출용 평면형 에미터를 형성하는 단계와, 음극 및 게이트 전극이 형성된 기판 상에 절연층을 형성하는 단계와, 게이트 전극 상의 절연층 일부를 제거하여 홀을 형성하는 단계와, 게이트 전극에 접속되도록 상기 홀을 통하여 노출된 게이트 전극에 저항체를 형성하는 단계와, 절연층과 저항층 상에 전극 물질을 패터닝하여 홀을 통해 노출된 게이트 전극에 접속되도록 상부전극을 형성하는 단계를 포함한다.본 발명에 따른 전계방출 표시소자의 제조방법은 저항체를 형성하는 단계와, 음극을 형성함과 동시에 저항체의 양단 각각에 연결되도록 게이트 전극을 형성하는 단계와, 음극 및 게이트 전극 사이의 경계부에 전자 방출용 평면형 에미터를 형성하는 단계와, 음극 및 게이트 전극이 형성된 기판 상에 절연층을 형성하는 단계와, 게이트 전극 상의 절연층 일부를 제거하여 홀을 형성하는 단계와, 절연층 상에 전극 물질을 패터닝하여 홀을 통해 노출된 게이트 전극에 접속되도록 상부전극을 형성하는 단계를 포함한다.According to an aspect of the present invention, there is provided a method of manufacturing a field emission display device, the method comprising: forming a cathode and a gate electrode which face each other; forming a planar emitter for electron emission at a boundary between the cathode and the gate electrode; Forming an insulating layer on the formed substrate, forming a hole by removing a portion of the insulating layer on the gate electrode, forming a resistor in the gate electrode exposed through the hole to be connected to the gate electrode, and insulating Patterning an electrode material on the layer and the resistive layer to form an upper electrode to be connected to the gate electrode exposed through the hole. A method of manufacturing a field emission display device according to the present invention includes forming a resistor; Forming a cathode and simultaneously forming a gate electrode connected to each of both ends of the resistor, and between the cathode and the gate electrode; Forming a planar emitter for electron emission at the boundary, forming an insulating layer on the substrate on which the cathode and the gate electrode are formed, forming a hole by removing a portion of the insulating layer on the gate electrode, and Patterning the electrode material in to form an upper electrode to be connected to the gate electrode exposed through the hole.
상기 목적 외에 본 발명의 다른 목적 및 특징들은 첨부도면을 참조한 실시 예들에 대한 설명을 통하여 명백하게 드러나게 될 것이다.Other objects and features of the present invention in addition to the above object will be apparent from the description of the embodiments with reference to the accompanying drawings.
이하, 도 6a 내지 도 9f를 참조하여 본 발명의 바람직한 실시 예들에 대하여 설명하기로 한다.Hereinafter, exemplary embodiments of the present invention will be described with reference to FIGS. 6A to 9F.
도 6a 내지 도 6c는 본 발명의 제 1 실시 예에 따른 FED의 하판 구조를 도시한 도면이다. 도 6a는 FED를 구성하는 한 화소 내에 형성된 에미터 및 전극의 평면 구조를 도시한 도면이다. 도 6b 및 도 6c는 각각 도 6a에서 A-A' 선 및 B-B' 선을 따라 절단한 단면 구조를 도시한 도면들이다. 양극 및 형광체가 형성된 상판 구조는 도 1에 도시된 종래의 팁형 에미터를 구비하는 FED의 구조와 동일하다. 도 6a 내지 도 6c를 참조하면, 본 발명의 제 1 실시 예에 따른 FED의 하판은 각 화소들마다 하부기판(70) 상에 소정 간격만큼 분리되어 형성된 음극(72) 및 게이트 전극(74)과, 음극(72) 및 게이트 전극(74) 사이의 경계부에서 적어도 하나 이상 복수개로 형성된 평면형 에미터(76)들과, 음극(72) 및 게이트 전극(74)이 형성된 하부기판(70) 상에 균일한 두께로 전면 형성된 절연층(78)과, 게이트 전극(74) 상의 절연층(78)이 일부 식각되어 형성된 스루홀(80)과, 스루홀(80)의 게이트 전극(74) 상에 형성된 저항층(82)과, 음극(72) 및 게이트 전극(74)과 교차하는 방향으로 절연층(78) 상에 형성되어 스루홀(80)의 저항층(82)을 통해 게이트 전극(74)에 접속되는 상부전극(84)을 구비한다. 한 화소 내에 복수개의 에미터(76)를 형성하기 위해 음극(72)과 게이트 전극(74)의 패터닝시 그 경계부에 복수개의 에미터 형성부가 마련되도록 형성한다. 평면형 에미터(76)의 재료로는 발광 기구가 포밍 과정을 거치는 유기 금속 화합물(SiO2+Fe 등) 재료나 포밍 과정을 거치지 않는 불연속 도전성 입자(Au 등) 박막을 사용한다. 본 발명의 제 1 실시 예에 따른 FED가 도 3a 내지도 3c에 도시된 종래의 FED와 다른 점은 한 화소 내에서 평면형 에미터(76)가 복수개 형성된다는 점과, 스루홀(80)에서 상부전극(84)과 게이트 전극(74) 사이에 저항층(82)이 형성된다는 점이다. 본 발명에서 저항층(82)은 각 화소들마다 발광 균일성을 확보하기 위한 수단으로 이용된다. 저항층(82)의 재료로는 기존의 팁 형태의 에미터에서 사용된 저항체 재료인 비정질 실리콘(Amorphous-Silicon) 이외에 TaOxNy, CuO, AlN 등 수 ㏁ 정도의 비저항 값을 갖는 재료를 사용한다. 각 화소들마다 저항층(82)을 형성할 때 저항층(82)의 두께를 조절하여 각 화소들마다 균일한 저항값을 갖도록 형성한다.6A to 6C illustrate a bottom plate structure of the FED according to the first embodiment of the present invention. 6A is a diagram illustrating a planar structure of an emitter and an electrode formed in one pixel constituting the FED. 6B and 6C are cross-sectional views taken along the AA ′ and BB ′ lines of FIG. 6A, respectively. The top plate structure in which the anode and the phosphor are formed is the same as that of the FED having the conventional tip type emitter shown in FIG. 6A to 6C, the lower plate of the FED according to the first exemplary embodiment of the present invention may include a cathode 72 and a gate electrode 74 separated from each other by a predetermined distance on the lower substrate 70 for each pixel. At least one or more planar emitters 76 formed at the boundary between the cathode 72 and the gate electrode 74 and the lower substrate 70 on which the cathode 72 and the gate electrode 74 are formed. An insulating layer 78 formed on the entire surface with a thickness, a through hole 80 formed by partially etching the insulating layer 78 on the gate electrode 74, and a resistance formed on the gate electrode 74 of the through hole 80. It is formed on the insulating layer 78 in a direction crossing the layer 82, the cathode 72 and the gate electrode 74, and is connected to the gate electrode 74 through the resistive layer 82 of the through hole 80. The upper electrode 84 is provided. In order to form the plurality of emitters 76 in one pixel, a plurality of emitter forming portions are formed at the boundary between the cathode 72 and the gate electrode 74. As the material of the planar emitter 76, an organic metal compound (SiO 2 + Fe, etc.) material in which the light emitting device is formed or a discontinuous conductive particle (Au, etc.) thin film is not used. The difference between the FED according to the first embodiment of the present invention and the conventional FED shown in FIGS. 3A to 3C is that a plurality of planar emitters 76 are formed in one pixel, and an upper portion of the through hole 80 is formed. The resistive layer 82 is formed between the electrode 84 and the gate electrode 74. In the present invention, the resistive layer 82 is used as a means for ensuring uniformity of emission for each pixel. In addition to amorphous silicon (Amorphous-Silicon), which is a resistor material used in a conventional tip-type emitter, a material having a resistivity value of several 등 such as TaO x N y , CuO, AlN is used as the material of the resistive layer 82. do. When the resistive layer 82 is formed for each pixel, the thickness of the resistive layer 82 is adjusted to form a uniform resistance value for each pixel.
본 발명의 제 1 실시 예에 따른 FED의 발광 메카니즘은 종래의 평면형 에미터를 구비하는 FED의 경우와 유사하다. 포밍 과정을 거치는 에미터 재료를 사용한 경우, 음극(72)과 게이트 전극(74) 사이에 전압이 가해질 때 복수개의 평면형 에미터(76)들에서 에미터 재료의 국부적인 용융 현상에 의해 수십 ㎚ 단위의 갭(Gap)이 형성되면서 포밍(Electro-forming) 과정을 거친다. 이 과정을 거친 후 음극(72)과 게이트 전극(74) 사이의 전계에 의해 에미터(76) 중앙부의 갈라진 갭 사이로 전자들이 음극(72)에서 게이트 전극(74) 쪽으로 터널링(Tunneling)되면서 이동한다. 터널링에 의해 이동하는 전자들 중 에너지를 잃어버린 일부 전자들이 상판 상의 양극에 걸린 전압에 의해 이끌려 상판 쪽으로 진행하게 된다. 이 때 가속된 전자들이 상판에 형성된 형광체에 충돌하면서 형광체를 여기시킴으로써 가시광이 발생되게 된다. 그런데, 본 발명에서는 음극(72)과 게이트 전극(74) 간에 전압이 인가될 때 각 화소들마다 균일하게 형성된 저항층(82)에 의해 각 화소들 간에 일종의 잉여전압 배분 효과가 발생한다. 각 화소들마다 에미터(76)가 불균일하게 형성되었거나 에미터(76) 내의 도전성 입자들의 분포가 불균일하여 각 화소들간의 전자 방출 전압이 서로 불균일한 경우, 전자 방출 전압이 낮아 다른 화소들보다 먼저 전자들을 방출하는 화소들에서 남은 잉여 전압이 저항층(82)들에 의한 전압 배분 효과의 영향으로 전자 방출 전압이 높은 다른 화소들로 배분되는 효과가 발생한다. 이에 따라, 각 화소들 간에 에미터(76)가 다소 불균일하게 형성되었다 할지라도 결국은 모든 화소들의 에미터(76)들이 균일한 전자 방출을 수행할 수 있게 되어, 각 화소셀별 발광 균일성을 확보할 수 있게 된다. 아울러 본 발명에서는 각 화소들마다 에미터(76)가 복수개로 형성되기 때문에 발광 균일성을 더욱 향상시킬 수 있을 뿐만 아니라 휘도 향상의 효과도 얻어낼 수 있다.The light emitting mechanism of the FED according to the first embodiment of the present invention is similar to that of the FED having a conventional planar emitter. When the emitter material is subjected to the forming process, when a voltage is applied between the cathode 72 and the gate electrode 74, a plurality of planar emitters 76 may cause tens of nm units by local melting of the emitter material. A gap of is formed and undergoes an electro-forming process. After this process, electrons are tunneled from the cathode 72 toward the gate electrode 74 between the gaps in the center of the emitter 76 by the electric field between the cathode 72 and the gate electrode 74. . Some of the electrons lost energy due to tunneling are driven by the voltage applied to the anode on the upper plate and move toward the upper plate. At this time, the accelerated electrons collide with the phosphor formed on the upper plate to excite the phosphor to generate visible light. However, in the present invention, when a voltage is applied between the cathode 72 and the gate electrode 74, a kind of surplus voltage distribution effect is generated between the pixels by the resistance layer 82 uniformly formed for each pixel. If the emitter 76 is unevenly formed in each pixel or the distribution of conductive particles in the emitter 76 is uneven, the electron emission voltage between the pixels is non-uniform, so that the electron emission voltage is lower than that of other pixels. The surplus voltage remaining in the pixels emitting electrons is distributed to other pixels having a high electron emission voltage under the influence of the voltage distribution effect by the resistance layers 82. Accordingly, even though the emitter 76 is somewhat unevenly formed between the pixels, the emitters 76 of all the pixels may eventually perform uniform electron emission, thereby ensuring uniformity of emission for each pixel cell. You can do it. In addition, in the present invention, since a plurality of emitters 76 are formed for each pixel, not only the light emission uniformity can be further improved but also the effect of improving the brightness can be obtained.
본 발명의 제 1 실시 예에 따른 FED의 하판 형성 방법은 도 7a 내지 도 7f에 도시되는 바와 같다. 먼저, 도 7a의 과정에서 하부기판(70) 상에 도전성 금속층을 전면 증착한 후 패터닝하여 음극(72)과 게이트 전극(74)을 형성한다. 포토 레지스트 마스크 패턴을 이용한 금속층의 에칭 작업시 도면에 도시된 바와 같이 음극(72)과 게이트 전극(74) 사이의 경계부에 복수개의 에미터 형성부가 마련되도록 패터닝한다. 음극(72) 및 게이트 전극(74)의 재료로는 Al, Cr, Mo, Nb 등을 사용하고, 약 1000Å의 두께로 형성시킨다. 그 다음 도 7b의 과정에서 전극이 형성된 하부기판(70) 상에 절연 물질을 1㎛ 정도의 두께로 전면 증착하여 절연층(78)을 형성한다. 그리고 절연층(78)의 패터닝 작업을 통해 게이트 전극(74) 상의 소정 영역에 스루홀(80)을 형성하고, 음극(72)과 게이트 전극(74) 사이의 경계부에는 에미터가형성될 복수개의 발광부(86)들을 형성한다. 절연 물질의 재료로는 SiO2, Al2O3, SiNx 등을 사용한다. 스루홀(80) 부분의 절연층(78) 에칭 시에는 단차 문제를 극복하기 위해 경계부가 소정 기울기를 갖도록 비스듬히 형성시킨다. 이어서 도 7c의 공정에서는 게이트 전극(74)이 노출된 스루홀(80)에 저항체 재료를 패터닝하여 저항층(82)을 형성시킨다. 저항층(82)의 재료로는 비정질 실리콘 이외에도 TaOxNy, CuO, AlN 등 1~5 ㏁ 정도의 비저항 값을 갖는 재료를 사용한다. 각 화소별 저항값을 맞추기 위해 저항층(82)의 형성시 저항층(82)의 두께를 조절하여 저항값을 조절한다. 본 발명에서는 스루홀(80)에 상부전극(84)을 형성하기에 앞서 소정 두께의 저항층(82)을 형성시킴으로써 상부전극(84) 형성시 스루홀(80)에서의 단차 문제도 효과적으로 방지할 수 있게 된다. 저항층(82)을 형성한 다음 도 7d의 공정에서는 절연층(78) 상에 전극 물질을 패터닝하여 스루홀(80)에 형성된 저항층(82)을 통해 게이트 전극(74)에 접속되게끔 상부전극(84)을 형성시킨다. 상부전극(84)의 재료로는 음극(72)이나 게이트 전극(74)에 사용되는 금속 물질을 사용한다. 그 다음 평면형 에미터(76)의 형성을 위해 도 7e에 도시된 바와 같이 발광부(86) 영역을 제외한 하판 상의 모든 영역에 포토 레지스트 마스크 패턴(88)을 형성시킨다. 이어서 포토 레지스트 패턴(88)이 형성된 하판 상에 에미터 재료를 전면 증착시킨다. 에미터 재료로는 종래와 마찬가지로 일함수가 낮은 금속 입자들을 절연 물질 내에 분포시킨 유기 금속 화합물(SiO2+Fe 등)이나 불연속 도전성 입자(Au)들로 구성된 박막 재료를 사용한다. 에미터(76) 층의 증착 두께는 약 500Å 이하로 한다. 그 다음 도 7f에 도시된 바와 같이 리프트-오프(Lift-off) 방법으로 포토 레지스트 패턴(88)을 드러내어 발광부(86)들에만 에미터 재료가 형성된 본 발명의 제 1 실시 예에 따른 FED의 하판을 완성시키게 된다. 아세톤 등을 이용하여 포토 레지스트 패턴(88) 층을 에칭하여 드러내면 발광부(86)에 형성된 평면형 에미터(76)만 남고 나머지는 제거되어 도 7f와 같은 하판 구조가 완성되게 된다.The bottom plate forming method of the FED according to the first embodiment of the present invention is as shown in Figures 7a to 7f. First, in the process of FIG. 7A, the conductive metal layer is entirely deposited on the lower substrate 70 and then patterned to form the cathode 72 and the gate electrode 74. In the etching operation of the metal layer using the photoresist mask pattern, a plurality of emitter formation portions are patterned so as to provide a plurality of emitter formation portions at the boundary between the cathode 72 and the gate electrode 74 as shown in the figure. Al, Cr, Mo, Nb, and the like are used as materials for the cathode 72 and the gate electrode 74, and are formed to a thickness of about 1000 mW. Next, in the process of FIG. 7B, an insulating material is entirely deposited on the lower substrate 70 on which the electrode is formed to a thickness of about 1 μm to form the insulating layer 78. Through the patterning operation of the insulating layer 78, a through hole 80 is formed in a predetermined region on the gate electrode 74, and a plurality of emitters are formed at the boundary between the cathode 72 and the gate electrode 74. The light emitting parts 86 are formed. As the insulating material, SiO 2 , Al 2 O 3 , SiNx, or the like is used. When etching the insulating layer 78 of the through hole 80, the boundary portion is formed obliquely to have a predetermined slope to overcome the step problem. Subsequently, in the process of FIG. 7C, the resistive material is patterned in the through hole 80 where the gate electrode 74 is exposed to form the resistive layer 82. In addition to the amorphous silicon, a material having a specific resistance value of about 1 to 5 GPa, such as TaO x N y , CuO, AlN, is used as the material of the resistive layer 82. In order to match the resistance value of each pixel, the resistance value is controlled by adjusting the thickness of the resistance layer 82 when the resistance layer 82 is formed. In the present invention, prior to forming the upper electrode 84 in the through hole 80, the resistive layer 82 having a predetermined thickness is formed to effectively prevent a step problem in the through hole 80 when the upper electrode 84 is formed. It becomes possible. After forming the resistive layer 82, in the process of FIG. 7D, the electrode material is patterned on the insulating layer 78 to be connected to the gate electrode 74 through the resistive layer 82 formed in the through hole 80. Electrode 84 is formed. As the material of the upper electrode 84, a metal material used for the cathode 72 or the gate electrode 74 is used. A photoresist mask pattern 88 is then formed in all regions on the bottom plate except for the light emitting portion 86 region as shown in FIG. 7E to form the planar emitter 76. Subsequently, the emitter material is entirely deposited on the lower plate on which the photoresist pattern 88 is formed. As the emitter material, a thin film material composed of organic metal compounds (such as SiO 2 + Fe) or discontinuous conductive particles (Au) in which metal particles having a low work function are distributed in an insulating material is used as in the prior art. The deposition thickness of the emitter 76 layer is about 500 kPa or less. Then, as shown in FIG. 7F, the photoresist pattern 88 is exposed by a lift-off method, so that the emitter material is formed only on the light emitting portions 86. Complete the bottom plate. When the photoresist pattern 88 layer is etched and exposed using acetone or the like, only the planar emitter 76 formed in the light emitting part 86 remains, and the rest is removed, thereby completing a bottom plate structure as shown in FIG. 7F.
도 8a 내지 도 8d는 본 발명의 제 2 실시 예에 따른 FED의 하판 구조를 도시한 도면이다. 도 8a는 FED를 구성하는 한 화소 내에 형성된 에미터 및 전극의 평면 구조를 도시한 도면이다. 도 8b 내지 도 8d는 각각 도 8a에서 A-A' 선, B-B' 선 및 C-C' 선을 따라 절단한 단면 구조를 도시한 도면들이다. 양극 및 형광체가 형성된 상판 구조는 도 1에 도시된 종래의 팁형 에미터를 구비하는 FED의 구조와 동일하다. 도 8a 내지 도 8d를 참조하면, 본 발명의 제 2 실시 예에 따른 FED의 하판은 각 화소들마다 하부기판(100) 상에 소정 간격만큼 분리되어 형성된 음극(102) 및 게이트 전극(104)과, 음극(102) 및 게이트 전극(104) 사이의 경계부에서 적어도 하나 이상 복수개로 형성된 평면형 에미터(106)들과, 음극(102) 및 게이트 전극(104)이 형성된 하부기판(100) 상에 균일한 두께로 전면 형성된 절연층(108)과, 게이트 전극(104) 상의 절연층(108)이 일부 식각되어 형성된 스루홀(110)과, 음극(102) 및 게이트 전극(104)과 교차하는 방향으로 절연층(108) 상에 형성되어 스루홀(110)을 통해 게이트 전극(104)에 접속되는 상부전극(112)을 구비함과 아울러 각 화소들마다 게이트 전극(104) 라인에 소정의 저항값을 부여하기 위해 게이트 전극 라인(104) 중에 형성된 제 1 저항층(114)과, 복수개의 평면형 에미터(106)에 각각 접속된 음극(102) 라인들에 소정의 저항값을 부여하기 위해 각 음극(102) 라인 중에 형성된 제 2 저항층(116)을 구비한다. 본 발명의 제 2 실시 예의 경우에서는 본 발명의 제 1 실시 예의 경우와는 달리 각 화소들간의 발광 균일성을 확보하기 위한 제 1 저항층(114)을 스루홀(110) 내의 상부전극(112)과 게이트 전극(104) 사이에 형성시키는 것이 아니라, 게이트 전극(104) 라인의 일부가 단절되게끔 갭(Gap)이 형성된 위치에 제 1 저항층(114)을 형성시키고, 이 제 1 저항층(114)을 통해 상호 단절된 두 게이트 전극(104) 라인 부를 접속시킨다. 또한 본 발명의 제 2 실시 예의 경우에서는 한 화소 내에 복수개로 형성된 평면형 에미터(106)에 각각 접속되는 음극(102) 라인 상에도 제 2 저항층(116)을 형성시켜 한 화소 내에서도 각 에미터(106)들 간의 전자 방출 균일성 및 발광 균일성이 확보되게끔 한다. 각 전극부 및 절연층 그리고 에미터의 재료나 두께 등의 특징들은 본 발명의 제 1 실시 예의 경우와 동일하다. 제 1 및 제 2 저항층(114,116)의 재료로는 비정질 실리콘, TaOxNy, CuO, AlN 등 수 ㏁ 정도의 비저항 값을 갖는 재료를 사용한다.8A to 8D illustrate a bottom plate structure of the FED according to the second embodiment of the present invention. FIG. 8A illustrates a planar structure of an emitter and an electrode formed in one pixel constituting the FED. 8B to 8D are cross-sectional views taken along lines AA ′, BB ′, and CC ′ of FIG. 8A, respectively. The top plate structure in which the anode and the phosphor are formed is the same as that of the FED having the conventional tip type emitter shown in FIG. 8A to 8D, the lower plate of the FED according to the second exemplary embodiment of the present invention may include a cathode 102 and a gate electrode 104 formed on the lower substrate 100 by a predetermined interval for each pixel. At least one or more planar emitters 106 formed at the boundary between the cathode 102 and the gate electrode 104, and the lower substrate 100 on which the cathode 102 and the gate electrode 104 are formed. The insulating layer 108 formed on the entire surface with the thickness, the through-hole 110 formed by partially etching the insulating layer 108 on the gate electrode 104, and the direction crossing the cathode 102 and the gate electrode 104. The upper electrode 112 is formed on the insulating layer 108 and connected to the gate electrode 104 through the through hole 110, and a predetermined resistance value is applied to the gate electrode 104 line for each pixel. The first resistive layer 114 formed in the gate electrode line 104 and a plurality of planar And a second resistance layer 116 is formed in each negative electrode (102) line to give a predetermined resistance to the anode (102) line each connected to the emitter (106). In the case of the second embodiment of the present invention, unlike the first embodiment of the present invention, the upper electrode 112 in the through hole 110 has a first resistance layer 114 for securing the uniformity of light emission between the pixels. Instead of being formed between the gate electrode 104 and the gate electrode 104, the first resistor layer 114 is formed at a position where a gap is formed so that a part of the gate electrode 104 line is disconnected. The line portions of the two gate electrodes 104 which are disconnected from each other are connected via 114. In addition, in the second embodiment of the present invention, the second resistor layer 116 is also formed on the line of the cathode 102 connected to the plurality of planar emitters 106 formed in a plurality of pixels in each pixel, so that each emitter ( Electron emission uniformity and light emission uniformity between the two layers. Features of the electrode portion, the insulating layer, and the emitter material and thickness are the same as those of the first embodiment of the present invention. As the material of the first and second resistive layers 114 and 116, a material having a resistivity value of several orders of magnitude, such as amorphous silicon, TaO x N y , CuO, AlN, or the like is used.
본 발명의 제 2 실시 예의 경우에서도 음극(102)과 게이트 전극(104) 간에 전압이 인가될 때 각 화소들마다 균일하게 형성된 제 1 저항층(114)에 의해 각 화소들 간에 일종의 잉여 전압 배분 효과가 발생한다. 이에 따라, 각 화소들에서 에미터(106)가 불균일하게 형성되었을 경우에 전자 방출 전압이 낮은 화소들로부터 전자 방출 전압이 높은 다른 화소들로의 전압 배분 효과로 인해 각 화소셀별 발광 균일성을 확보할 수 있게 된다. 또한 한 화소 내에서도 복수로 형성된 각 평면형에미터(106)들에 전압을 공급하는 음극(102) 라인들마다 제 2 저항층(116)이 균일하게 형성되어 있어, 한 화소 내에서도 각 에미터(106)들 간에 전압 배분 효과가 일어난다. 즉 한 화소 내에서도 전자 방출 전압이 낮은 에미터에서 먼저 전자들이 방출되면, 그 때 남은 잉여 전압이 미처 전자들이 방출되지 않은 다른 에미터로 분배되어 결국은 한 화소 내의 모든 에미터들이 균일하게 전자를 방출할 수 있게 된다. 한편, 본 발명의 제 2 실시 예의 FED에서 제 1 및 제 2 저항층(114,116)의 저항값은 저항층 형성시의 폭(W)과 길이(L)로써 조절하게 된다.Even in the case of the second embodiment of the present invention, when a voltage is applied between the cathode 102 and the gate electrode 104, a kind of surplus voltage distribution effect between the pixels by the first resistance layer 114 uniformly formed for each pixel. Occurs. Accordingly, when the emitter 106 is unevenly formed in each pixel, the uniformity of emission of each pixel cell is ensured due to the voltage distribution effect from the pixels having the low electron emission voltage to other pixels having the high electron emission voltage. You can do it. In addition, the second resistor layer 116 is uniformly formed in each of the lines of the cathode 102 supplying voltage to each of the plurality of planar emitters 106 formed in a single pixel, so that each emitter 106 may be formed within one pixel. The voltage distribution effect occurs between them. In other words, when electrons are emitted from an emitter with a low electron emission voltage even in one pixel, the surplus voltage is then distributed to another emitter where electrons are not emitted, and eventually all emitters in one pixel emit electrons uniformly. You can do it. Meanwhile, in the FED according to the second embodiment of the present invention, the resistance values of the first and second resistance layers 114 and 116 are adjusted by the width W and the length L when the resistance layer is formed.
본 발명의 제 2 실시 예에 따른 FED의 하판 형성 방법은 도 9a 내지 도 9f에 도시되는 바와 같다. 본 발명의 제 1 실시 예의 경우와는 달리 먼저 도 9a에 도시된 바와 같이 하부기판(100) 상에 저항체 재료를 형성한다. 게이트 전극(104) 라인이 형성될 소정 영역에 제 1 저항층(114)을 형성하고, 음극(102) 라인들이 형성될 소정 영역에 제 2 저항층(116)을 형성시킨다. 저항체 재료로는 비정질 실리콘 TaOxNy, CuO, AlN 등을 사용한다. 제 1 및 제 2 저항층(114,116) 형성시 저항값은 형성폭(W)과 길이(L)로 조절한다. 그 다음 도 9b의 과정에서 도전성 금속층을 전면 증착한 후 패터닝하여 음극(102)과 게이트 전극(104)을 형성한다. 금속층의 패터닝시 게이트 전극(104) 라인이 제 1 저항층(114)을 경유하여 접속되도록 하고, 각 음극(102) 라인들이 제 2 저항층(116)을 경유하여 접속되게끔 적절히 패터닝한다. 또한 음극(102)과 게이트 전극(104) 사이의 경계부에는 본 발명의 제 1 실시 예의 경우와 마찬가지로 복수개의 에미터 형성부가 마련되도록 패터닝한다. 음극(102) 및 게이트 전극(104)의 재료로는 Al, Cr, Mo, Nb 등을 사용하고, 약1000Å의 두께로 형성시킨다. 그 다음 도 9c의 과정에서 전극이 형성된 하부기판(100) 상에 절연 물질을 1㎛ 정도의 두께로 전면 증착하여 절연층(108)을 형성한다. 그리고 절연층(108)의 패터닝 작업을 통해 게이트 전극(104) 상의 소정 영역에 스루홀(110)을 형성하고, 음극(102)과 게이트 전극(104) 사이의 경계부에는 에미터가 형성될 복수개의 발광부(118)들을 형성한다. 절연 물질의 재료로는 SiO2, Al2O3, SiNx 등을 사용한다. 이어서 도 9d의 공정에서는 절연층(108) 상에 전극 물질을 패터닝하여 스루홀(110)을 통해 게이트 전극(104)에 접속되게끔 상부전극(112)을 형성시킨다. 그 다음 평면형 에미터(106)의 형성을 위해 도 9e에 도시된 바와 같이 발광부(118) 영역을 제외한 하판 상의 모든 영역에 포토 레지스트 마스크 패턴(120)을 형성시킨다. 이어서 포토 레지스트 패턴(120)이 형성된 하판 상에 에미터 재료를 전면 증착시킨다. 에미터(106) 층의 증착 두께는 약 500Å 이하로 한다. 그 다음 도 9f에 도시된 바와 같이 리프트-오프(Lift-off) 방법으로 포토 레지스트 패턴(120)을 드러냄으로써 발광부(118)들에만 에미터 재료가 형성된 본 발명의 제 2 실시 예에 따른 FED의 하판을 완성시키게 된다. 아세톤 등을 이용하여 포토 레지스트 패턴(120) 층을 에칭하여 드러내면 발광부(118)에 형성된 평면형 에미터(106)만 남고 나머지는 제거되어 도 9f와 같은 하판 구조가 완성되게 된다.The lower plate forming method of the FED according to the second embodiment of the present invention is as shown in Figs. 9a to 9f. Unlike the case of the first embodiment of the present invention, first, a resistor material is formed on the lower substrate 100 as shown in FIG. 9A. The first resistance layer 114 is formed in a predetermined region where the gate electrode 104 line is to be formed, and the second resistance layer 116 is formed in a predetermined region where the cathode 102 line is to be formed. As the resistor material, amorphous silicon TaO x N y , CuO, AlN or the like is used. When forming the first and second resistive layers 114 and 116, the resistance value is controlled by the formation width W and the length L. FIG. Next, the conductive metal layer is entirely deposited in the process of FIG. 9B, and then patterned to form the cathode 102 and the gate electrode 104. When the metal layer is patterned, the gate electrode 104 lines are connected to each other via the first resistive layer 114, and each cathode 102 line is appropriately patterned to be connected via the second resistive layer 116. In addition, the boundary portion between the cathode 102 and the gate electrode 104 is patterned such that a plurality of emitter forming portions are provided as in the first embodiment of the present invention. Al, Cr, Mo, Nb, or the like is used as the material of the cathode 102 and the gate electrode 104, and is formed to a thickness of about 1000 mW. Next, in the process of FIG. 9C, an insulating material 108 is entirely deposited on the lower substrate 100 on which the electrode is formed to a thickness of about 1 μm to form the insulating layer 108. Through-patterning of the insulating layer 108 forms a through hole 110 in a predetermined region on the gate electrode 104, and a plurality of emitters are formed at the boundary between the cathode 102 and the gate electrode 104. The light emitting units 118 are formed. As the insulating material, SiO 2 , Al 2 O 3 , SiNx, or the like is used. In the process of FIG. 9D, the electrode material is patterned on the insulating layer 108 to form the upper electrode 112 to be connected to the gate electrode 104 through the through hole 110. A photoresist mask pattern 120 is then formed in all regions on the bottom plate except for the light emitting portion 118 as shown in FIG. 9E to form the planar emitter 106. Subsequently, the emitter material is entirely deposited on the lower plate on which the photoresist pattern 120 is formed. The deposition thickness of the emitter 106 layer is about 500 kPa or less. Next, the FED according to the second embodiment of the present invention in which the emitter material is formed only on the light emitting portions 118 by exposing the photoresist pattern 120 by a lift-off method as shown in FIG. 9F. You will complete the bottom of. When the photoresist pattern 120 layer is etched and exposed using acetone or the like, only the planar emitter 106 formed on the light emitting unit 118 remains and the rest is removed, thereby completing the lower plate structure as shown in FIG. 9F.
상술한 바와 같이, 본 발명에 따른 전계방출 표시소자 및 그 제조방법에서는 각 화소들마다 평면형 에미터에 전압을 인가하는 전극부에 균일한 저항값을 갖는 저항체를 형성시킨다. 균일하게 형성된 저항에 의해 각 화소들마다 에미터가 불균일하게 형성되었을 경우에도 잉여 전압이 배분되면서 각 화소들에서 균일한 전자 방출이 이루어지게 되고, 이에 따라 화소들간의 발광 균일성을 확보할 수 있게 된다. 또한 한 화소 내에 평면형 에미터를 복수개로 형성시킴으로써 화소들간의 발광 균일성을 더욱 향상시킬 수 있을 뿐만 아니라, 휘도 향상 효과를 얻어낼 수 있다. 한편, 한 화소 내에 복수개의 평면형 에미터를 형성시키는 경우에는 각 에미터에 접속된 음극 라인들마다 저항체를 균일하게 형성시킴으로써 한 화소 내에서도 각 에미터들 간의 전자 방출 균일성 및 발광 균일성도 향상시킬 수 있게 된다.As described above, in the field emission display device and the manufacturing method thereof according to the present invention, a resistor having a uniform resistance value is formed in each of the pixels to apply a voltage to the planar emitter. Even if the emitter is unevenly formed for each pixel by the uniformly formed resistance, the surplus voltage is distributed and uniform electron emission is achieved in each pixel, thereby ensuring uniformity of emission between the pixels. do. In addition, by forming a plurality of planar emitters in one pixel, not only the luminance uniformity between the pixels can be further improved, but also the luminance improvement effect can be obtained. On the other hand, in the case where a plurality of planar emitters are formed in one pixel, the resistors are uniformly formed in the cathode lines connected to each emitter to improve the electron emission uniformity and emission uniformity among the emitters even within one pixel. do.
이상 설명한 내용을 통해 당업자라면 본 발명의 기술사상을 일탈하지 아니하는 범위에서 다양한 변경 및 수정이 가능함을 알 수 있을 것이다. 따라서, 본 발명의 기술적 범위는 명세서의 상세한 설명에 기재된 내용으로 한정되는 것이 아니라 특허 청구의 범위에 의해 정하여 져야만 할 것이다.Those skilled in the art will appreciate that various changes and modifications can be made without departing from the technical spirit of the present invention. Therefore, the technical scope of the present invention should not be limited to the contents described in the detailed description of the specification but should be defined by the claims.
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