KR100325450B1 - Ball Grid Array Package - Google Patents
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Abstract
본 발명은 코스트가 낮고 제조가 용이한 볼 그리드 어레이 패키지에 관한 것으로, 이러한 본 발명은 다수의 본딩패드를 갖춘 적어도 하나의 집적 회로 칩과, 상기 칩의 외부로의 신호전달경로를 이루는 것으로써 칩의 본딩패드와 연결되는 소정의 회로 패턴을 갖춘 기판과, 상기 칩을 기판에 부착하기 위한 접착제와, 상기 칩의 본딩패드와 기판의 회로 패턴을 전기적으로 연결하는 다수의 금속 와이어와, 상기 기판의 하면에 부착되는 다수의 실장용 솔더 볼을 포함하며, 상기 기판의 일측에는 와이어 본딩을 위한 관통 슬리트가 형성되고, 이 관통 슬리트를 포함하는 칩의 주변을 봉지하여서 된 볼 그리드 어레이 패키지에 있어서, 상기 기판의 일측에는 와이어본딩을 하기위한 관통슬리트가 형성되고, 서로 대향한 제 1 표면 및 제 2 표면을 가지며, 적어도 하나의 이상의 전도성 층을 가지는 다층기판으로 이루어지고, 상기 기판은 제 1 표면에 대응하는 하나의 파워층과, 제 2 표면에 대응하는 하나의 시그날층으로 이루어진 2개의 전도성 층을 가질 수 있고, 또 제 1 표면에 대응하는 3개의 파워층과 제 2 표면에 대응하는 하나의 시그날층으로 이루어진 4개의 전도성 층을 가질 수 있다.The present invention relates to a low cost and easy to manufacture ball grid array package. The present invention relates to at least one integrated circuit chip having a plurality of bonding pads and a signal transmission path to the outside of the chip. A substrate having a predetermined circuit pattern connected to a bonding pad of the substrate, an adhesive for attaching the chip to the substrate, a plurality of metal wires electrically connecting the bonding pad of the chip and the circuit pattern of the substrate, In the ball grid array package comprising a plurality of mounting solder balls attached to the lower surface, a through-slit for wire bonding is formed on one side of the substrate, and encapsulated around the chip containing the through-slit On one side of the substrate, the through-slit for wire bonding is formed, has a first surface and a second surface facing each other, A multi-layer substrate having one or more conductive layers, the substrate having two conductive layers consisting of one power layer corresponding to the first surface and one signal layer corresponding to the second surface, and It may have four conductive layers consisting of three power layers corresponding to the first surface and one signal layer corresponding to the second surface.
Description
본 발명은 반도체 패키지에 관한 것으로서, 보다 상세하게는 소정의 회로패턴을 갖는 기판에 집적 회로 칩을 탑재하여 전기적으로 연결하고, 기판의 하면에 실장을 위한 다수의 솔더 볼을 부착하여 구성하는 볼 그리드 어레이 패키지에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a semiconductor package, and more particularly, a ball grid configured by mounting an integrated circuit chip on a substrate having a predetermined circuit pattern and electrically connecting the same, and attaching a plurality of solder balls for mounting on a lower surface of the substrate. Relates to an array package.
일반적으로, 반도체 패키지는 소형 경량화, 고속화, 고기능화라는 전자기기의 요구에 대응하기 위해 새로운 형태가 계속해서 개발되어 종류가 다양해 지고 있다. 거기에 전자 기기의 용도에 대응하여 반도체 패키지의 적절한 사용이 중요하게 되었다.BACKGROUND ART In general, semiconductor packages are being developed in a variety of types to meet the demands of electronic devices such as small size, light weight, high speed, and high functionality. In addition, the proper use of semiconductor packages has become important in response to the use of electronic devices.
메모리 반도체 제품에 있어서는 패키지의 소형, 박형화가 중요한 과제이며, 메모리로서는 대용량의 반도체 칩을 고밀도로 패키징하고 싶다는 요구가 강하다. 이러한 관점에서 개발된 패키지의 한 예는 볼 그리드 어레이 타입 칩 사이즈 패키지이다.In memory semiconductor products, the miniaturization and thinning of packages is an important subject, and as a memory, there is a strong demand for high-density packaging of large-capacity semiconductor chips. One example of a package developed in this respect is a ball grid array type chip size package.
이와 같은 볼 그리드 어레이 타입 칩 사이즈 패키지를 구성하는 방법으로는 플립 칩 본딩(filp chip bonding)을 이용하는 방법과 플렉시블 필름(flexible film)을 이용하는 방법이 있다. 이와같은 방법들을 이용하여 제작된 패키지가 도 1및 도 2에 각각 도시되어 있다.As a method of configuring the ball grid array type chip size package, there are a method using flip chip bonding and a method using a flexible film. Packages fabricated using these methods are shown in FIGS. 1 and 2, respectively.
도 1은 플립 칩 본딩을 이용하여 제작된 종래 볼 그리드 어레이 패키지의 단면도로서, 이러한 패키지는 소정의 회로 패턴이 형성된 기판(1)의 상부면에 집적 회로 칩(2)이 마운트되어 있다. 이렇게 마운트된 집적 회로 칩(2)은 솔더 범프(3)에 의해 기판(1)과 전기적으로 연결되어 있고, 기판(1)의 하부면에는 다수의 솔더볼(4)이 부착되어 있다.1 is a cross-sectional view of a conventional ball grid array package fabricated using flip chip bonding, in which an integrated circuit chip 2 is mounted on an upper surface of a substrate 1 on which a predetermined circuit pattern is formed. The mounted integrated circuit chip 2 is electrically connected to the substrate 1 by solder bumps 3, and a plurality of solder balls 4 are attached to the lower surface of the substrate 1.
한편, 도 2는 플레시블 필름을 이용하여 제작된 종래 볼 그리드 어레이 패키지의 단면도로서, 집적 회로 칩(2)의 액티브 영역에 플렉시블 필름(5)의 상부면이 엘라스토머(6)에 의해 부착되어 있다. 그리고, 플렉시블 필름(5)의 양 단부는 집적 회로 칩(2)의 본딩 패드에 연결되어 있으며, 플렉시블 필름(5)의 하부면에는 다수의 솔더 볼(4)이 부착되어 있다.2 is a cross-sectional view of a conventional ball grid array package manufactured by using a flexible film, in which an upper surface of the flexible film 5 is attached to the active region of the integrated circuit chip 2 by the elastomer 6. . Both ends of the flexible film 5 are connected to the bonding pads of the integrated circuit chip 2, and a plurality of solder balls 4 are attached to the lower surface of the flexible film 5.
이와 같이 도 1 및 도 2에 도시된 볼 그리드 어레이 타입 칩 사이즈 패키지는 기판(1) 및 플렉시블 필름(5)에 부착되어 있는 다수개의 솔더 볼(4)을 PCB또는 PWB(미도시)에 솔더링하는 것에 의하여 실장되어, 소정의 전기적 신호를 입,출력하는 작용을 하게 된다.As described above, the ball grid array type chip size package illustrated in FIGS. 1 and 2 is used to solder a plurality of solder balls 4 attached to a substrate 1 and a flexible film 5 to a PCB or a PWB (not shown). It is mounted in such a way that it functions to input and output a predetermined electrical signal.
그러나, 도 1에 도시된 바와 같은 플립 칩 본딩을 이용하는 볼 그리드 어레이 패키지는 제조 공정에서 집적 회로 칩과 기판 사이의 전기적 연결을 위하여 범프를 이용하기 때문에 고난도의 범핑 공정이 요구되고, 이에 따라 코스트가 현격히 상승되는 문제점이 있다.However, a ball grid array package using flip chip bonding as shown in FIG. 1 requires a bumping process of high difficulty since it uses bumps for electrical connection between an integrated circuit chip and a substrate in a manufacturing process, and thus a cost is increased. There is a problem that rises significantly.
그리고, 도 2에 도시된 바와 같은 플렉시블 필름을 이용하는 볼 그리드 어레이 패키지는 업체의 산업기반(infrastructure)이 충분히 갖춰져 있지 못하기 때문에 제조에 곤란성이 있을 뿐만 아니라 플렉시블 필름이 기판에 비해 가격이 비싸기 때문에 코스트가 높다는 문제점이 있었다.In addition, the ball grid array package using the flexible film as shown in FIG. 2 is not only difficult to manufacture because the industry's infrastructure is not sufficiently equipped, and the cost is higher because the flexible film is more expensive than the substrate. There was a problem that is high.
이와 같이 플렉시블 필름을 이용하는 경우에 있어서, 다층 플렉시블 필름(multi-layer flexible film)을 사용하는 때에는 코스트의 상승 폭은 더욱 커진다.In the case of using a flexible film as described above, the cost rises further when using a multi-layer flexible film.
본 발명은 상기와 같은 문제점을 해결하기 위하여 안출된 것으로, 코스트가 낮은 볼 그리드 어레이 패키지를 제공함에 그 목적이 있다.The present invention has been made to solve the above problems, and an object thereof is to provide a low cost ball grid array package.
또한, 본 발명의 다른 목적은 제조가 용이한 볼 그리드 어레이 패키지를 제공함에 있다.Another object of the present invention is to provide a ball grid array package that is easy to manufacture.
도 1은 플립 칩 본딩을 이용하여 제작된 종래 볼 그리드 어레이 패키지의 단면도.1 is a cross-sectional view of a conventional ball grid array package fabricated using flip chip bonding.
도 2는 플레시블 필름을 이용하여 제작된 종래 볼 그리드 어레이 패키지의 단면도.Figure 2 is a cross-sectional view of a conventional ball grid array package produced using a flexible film.
도 3은 본 발명의 제 1 실시예에 따른 볼 그리드 어레이 패키지를 보여주는 단면도.3 is a cross-sectional view showing a ball grid array package according to a first embodiment of the present invention.
도 4a 및 도 4b는 도 3에 따른 패키지의 기판에서의 접지 전압 영역과 내부 접지 전압 영역이 조합된 층을 보여주는 평면도.4A and 4B are plan views showing a combination of a ground voltage region and an internal ground voltage region in the substrate of the package according to FIG. 3;
도 5는 본 발명의 제 2 실시예에 따른 볼 그리드 어레이 패키지를 보여주는 단면도.5 is a cross-sectional view showing a ball grid array package according to a second embodiment of the present invention.
도 6은 본 발명의 제 3 실시예에 따른 볼 그리드 어레이 패키지를 보여주는 단면도.6 is a cross-sectional view showing a ball grid array package according to a third embodiment of the present invention.
*도면의 주요 부분에 대한 부호의 설명* Explanation of symbols for the main parts of the drawings
10,30,50: 패키지 11,31,51: 기판10,30,50: Package 11,31,51: Board
12,52a,52b: 관통 슬리트 13,13a,13b: 접착제12,52a, 52b: Through Slit 13,13a, 13b: Adhesive
14,34,54: 본딩 와이어 15,35,55: 봉지제14,34,54 bonding wire 15,35,55 sealing agent
16,36,56: 솔더 볼 21,41,51: 집적 회로 칩16,36,56: solder balls 21,41,51: integrated circuit chip
22,42,52: 본딩 패드22,42,52: bonding pads
상기 목적을 달성하기 위한 본 발명은, 다수의 본딩패드를 갖춘 적어도 하나의 집적 회로 칩과, 상기 칩의 외부로의 신호전달경로를 이루는 것으로써 칩의 본딩패드와 연결되는 소정의 회로 패턴을 갖춘 기판과, 상기 칩을 기판에 부착하기 위한 접착제와, 상기 칩의 본딩패드와 기판의 회로 패턴을 전기적으로 연결하는 다수의 금속 와이어와, 상기 기판의 하면에 부착되는 다수의 실장용 솔더 볼을 포함하며, 칩의 주변을 봉지하여서 된 볼 그리드 어레이 패키지에 있어서, 상기 기판의 일측에는 와이어 본딩을 하기위한 관통슬리트가 형성되고, 서로 대향한 제 1 표면 및 제 2 표면을 가지며, 적어도 하나의 이상의 전도성 층을 가지는 다층기판으로이루어진 것을 특징으로 한다.In order to achieve the above object, the present invention provides at least one integrated circuit chip having a plurality of bonding pads and a predetermined circuit pattern connected to the bonding pads of the chip by forming a signal transmission path to the outside of the chip. A substrate, an adhesive for attaching the chip to the substrate, a plurality of metal wires electrically connecting the bonding pads of the chip and a circuit pattern of the substrate, and a plurality of mounting solder balls attached to the bottom surface of the substrate. In the ball grid array package encapsulated around the chip, a through-slit for wire bonding is formed on one side of the substrate, has a first surface and a second surface facing each other, at least one or more It is characterized by consisting of a multi-layer substrate having a conductive layer.
여기서, 상기 기판은 제 1 표면에 대응하는 하나의 파워층과, 제 2 표면에 대응하는 하나의 시그날층으로 이루어진 2개의 전도성 층을 가질 수 있고, 또 제 1 표면에 대응하는 3개의 파워층과 제 2 표면에 대응하는 하나의 시그날층으로 이루어진 4개의 전도성 층을 가질 수 있다.Here, the substrate may have two conductive layers consisting of one power layer corresponding to the first surface, one signal layer corresponding to the second surface, and three power layers corresponding to the first surface; It may have four conductive layers consisting of one signal layer corresponding to the second surface.
상기와 같은 본 발명에 따른 볼 그리드 어레이 패키지는, 리지드 기판과 같은 가격이 비교적 저렴한 기판을 포함하고 집적 회로 칩이 본딩 와이어에 의해 서로 전기적으로 연결됨으로써 코스트가 낮다. 그리고, 본 발명의 볼 그리드 어레이 패키지는 업체의 상업 기반하에서 적용이 용이한 일반적인 기판을 포함함으로써 비교적 용이하게 제작될 수 있다.The ball grid array package according to the present invention as described above includes a relatively inexpensive substrate such as a rigid substrate and has a low cost since the integrated circuit chips are electrically connected to each other by bonding wires. In addition, the ball grid array package of the present invention can be manufactured relatively easily by including a general substrate which is easy to apply on a commercial basis of a company.
이하 본 발명의 바람직한 실시예를 첨부된 도면을 참조하여 자세히 설명하도록 한다.Hereinafter, exemplary embodiments of the present invention will be described in detail with reference to the accompanying drawings.
도 3은 본 발명의 제 1 실시예에 따른 볼 그리드 어레이 패키지를 보여 주는 단면도이고, 도 4a 및 도 4b는 도 2에 따른 패키지에 구비된 기판에서의 접지 전압 영역과 내부 접지 전압 영역이 조합된 층을 보여주는 평면도이며, 도 5는 본 발명의 제 2 실시예에 따른 볼 그리드 어레이 패키지를 보여주는 단면도이고, 도 6은 본 발명의 제 3 실시예에 따른 볼 그리드 어레이 패키지를 보여주는 단면도이다.3 is a cross-sectional view showing a ball grid array package according to a first embodiment of the present invention, Figures 4a and 4b is a combination of the ground voltage region and the internal ground voltage region in the substrate provided in the package according to FIG. 5 is a cross-sectional view showing a ball grid array package according to a second embodiment of the present invention, and FIG. 6 is a cross-sectional view showing a ball grid array package according to a third embodiment of the present invention.
본 발명의 제 1 실시예에 따른 볼 그리드 어레이 패키지(10)는, 도 3에 도시된 바와같이, 제 1 표면(11a)과 상기 제 1 표면에 대향한 제 2 표면(11b)을 가지는 기판(11)을 포함한다.The ball grid array package 10 according to the first embodiment of the present invention is a substrate having a first surface 11a and a second surface 11b opposite to the first surface, as shown in FIG. 11).
여기서, 기판(11)은 관통 슬리트(12)를 가지는데, 관통 슬리트(12)는 사각형의 평면 형상 또는 라운드진 사각형(rounded square)의 평면 형상을 가지는 것이 바람직하다. 또한 기판(11)으로서 바람직하게 사용될 수 있는 것은 BGA용 리지드 기판(rigid substrate)이다. 기판(11)은 최소한 하나 이상의 전도성 층을 가진다. 그리고, 기판(11)은 각각의 전도성 층들 사이에 절연막이 개재된 다수의 전도성 층으로 이루어지는 것이 바람직하다.Here, the substrate 11 has a through-slit 12, the through-slit 12 preferably has a planar shape of a square or a rounded square (rounded square). Also preferably used as the substrate 11 is a rigid substrate for BGA. Substrate 11 has at least one conductive layer. The substrate 11 is preferably made of a plurality of conductive layers with an insulating film interposed between the conductive layers.
또한, 상기 기판(11)이 2개의 전도성 층으로 이루어지는 경우, 제 1 표면(11a)에 대응하는 상층은 파워층(power layer), 그리고 제 2 표면(11b)에 대응하는 하층은 시그날 층(signal layer)이다. 다른 한편으로, 기판(11)이 4개의 층으로 이루어지는 경우에는 제 1 표면(11a)에 대응하는 상부의 3개의 층은 파워층, 그리고 제 2 표면(11b)에 대응하는 최하부의 1개의 층은 시그날층이다.In addition, when the substrate 11 is composed of two conductive layers, an upper layer corresponding to the first surface 11a is a power layer, and a lower layer corresponding to the second surface 11b is a signal layer. layer). On the other hand, in the case where the substrate 11 consists of four layers, the upper three layers corresponding to the first surface 11a are the power layer, and the lowermost one layer corresponding to the second surface 11b is Signal layer.
그리고, 상기 기판(11)은 내부 파워(internal power)를 달리 사용하는 집적 회로 칩에도 적용될 수 있다. 칩이 내부 파워를 달리 사용할 때, 적용되는 기판(11)이 2개 층으로 이루어지는 경우에는 제 1 표면(11a)에 대응하는 상층은 접지 전압(Vss) 영역과 내부 접지 전압(Vssq) 영역이 조합된 파워층이고, 제 2 표면(11b)에 대응하는 하층은 시그날층이다. 한편, 기판(11)이 4개의 층으로 이루어지고 내부 파워를 달리하는 집적 회로 칩에 적용되는 경우에는, 제 1 표면(11a)에 대응하는 상층부터 3개의 층은 각각 전원 전압 파워층(Vdd), 내부 전원 전압 파워층(Vddq) 및 접지 전압 영역과 내부 접지 전압 영역의 조합 파워층(Vss/Vssq)이고,제 2 표면(11b)에 대응하는 최하부의 1개의 층은 시그날층이다.In addition, the substrate 11 may be applied to an integrated circuit chip using different internal power. When the chip uses internal power differently, when the applied substrate 11 consists of two layers, the upper layer corresponding to the first surface 11a has a ground voltage (V ss ) region and an internal ground voltage (V ssq ) region. This combined power layer, and the lower layer corresponding to the second surface 11b is a signal layer. On the other hand, when the substrate 11 is applied to an integrated circuit chip composed of four layers and differing in internal power, three to three layers from the upper layer corresponding to the first surface 11a are respectively the power supply voltage power layer V dd. ), The internal power supply voltage power layer (V ddq ) and the combined power layer (V ss / V ssq ) of the ground voltage region and the internal ground voltage region, and the lowest one layer corresponding to the second surface 11b is a signal layer. to be.
여기서, 기판(11)이 접지 전압 영역과 내부 접지 전압 영역의 조합 파워층(Vss/Vssq)을 포함하는 경우에는, 접지 전압 영역과 내부 접지 전압 영역의 조합 파워층(Vss/Vssq)은, 도 4a에서 도시한 바와 같이, 이중링 평면 형상의 영역으로 이루어지거나 또는, 도 4b에서 도시된 바와 같이, 4개의 사각형 막대 평면 형상의 영역으로 이루어질 수 있다.Here, the substrate 11 is ground voltage region and in the case including a combination power layer (V ss / V ssq) of the internal ground voltage domain, combining a power layer of the ground voltage region and the internal ground voltage domain (V ss / V ssq As shown in FIG. 4A, a double ring plane-shaped area may be formed, or as shown in FIG. 4B, four rectangular bar plane-shaped areas may be formed.
한편, 상기 기판(11)에 포함되는 접지 전압 영역과 내부 접지 전압 영역의 조합 층(Vss/Vssq)은, 도4b에 도시된 바와같이, 관통 슬리트(12)의 주변에 연속적으로 형성된 내측 링 평면 형상의 내부 전원 전압 영역(Vssq)(34) 및 내부 전원 전압 영역(Vssq)(34)의 외측 주변에서 상기 내부 전원 전압 영역으로부터 소정의 간격을 두고 연속적으로 형성된 외측 링 평면 형상의 접지 전압 영역(Vss)(36)으로 이루어진다. 여기서 반대로, 도 4a에서 내측 링 평면 형상 영역(34)이 접지 전압 파워 영역(Vss)이고, 외측링 평면 형상 영역(36)이 내부접지전압 파워영역(Vssq)일 수 있다.On the other hand, the combination layer (V ss / V ssq ) of the ground voltage region and the internal ground voltage region included in the substrate 11 is continuously formed around the through-slit 12, as shown in Figure 4b. the internal power voltage region of the inner ring planar shape (V ssq) 34 and the internal power supply voltage range (V ssq) outer ring planar shape formed continuously from the outer periphery of 34, with a predetermined gap from the internal power source voltage region Is composed of a ground voltage region (V ss ) 36. In contrast, in FIG. 4A, the inner ring planar region 34 may be the ground voltage power region V ss , and the outer ring planar region 36 may be the internal ground voltage power region V ssq .
그리고, 도 4b에 도시된 바와같이, 기판(11)에 포함되는 접지 전압과 내부 접지 전압의 조합 파워층(Vss/Vssq)은 관통 슬리트(12)의 양측에 형성된 2개의 내측 사각 막대 평면 형상의 내부 전원 전압 파워 영역(Vssq)(34a)와 내부 전원 전압 파워 영역(Vssq)(34a)의 외측 주변에 형성된 2개의 외측 사각 막대 평면 형상의 접지 전압파워 영역(Vss)(36a)으로 이루어진다.As shown in FIG. 4B, the combination power layer V ss / V ssq of the ground voltage and the internal ground voltage included in the substrate 11 may have two inner rectangular bars formed on both sides of the through-slit 12. Two outer quadrangular bar plane-shaped ground voltage power regions V ss formed around the outside of the planar internal power supply voltage power region V ssq 34a and the internal power supply voltage power region V ssq 34a ( 36a).
또한 반대로, 도 4b에서 내측 사각 막대 평면 형상 영역(34a)이 접지 전압 파워 영역(Vss)이고, 외측 사각 막대 평면 형상 영역(36a)이 내부 접지 전압 파워 영역(Vssq)일 수 있다.Conversely, in FIG. 4B, the inner rectangular bar planar region 34a may be the ground voltage power region V ss , and the outer rectangular bar planar region 36a may be the internal ground voltage power region V ssq .
이와같이 도 4a 및 도 4b에서 도시된 접지 전압 파워 영역(Vss) 및 내부 접지 전압 파워 영역(Vssq)에 대응하는 하부 시그날층의 위치에는 기준 접지 전압 파워 영역(Vss ref) 및 기준 내부 접지 전압 파워 영역(Vssq ref)이 놓이는 것이 바람직하다.As such, the position of the lower signal layer corresponding to the ground voltage power region V ss and the internal ground voltage power region V ssq illustrated in FIGS. 4A and 4B is located at the reference ground voltage power region V ss ref and the reference internal ground. Preferably, the voltage power region V ssq ref lies.
그리고, 상기 기판(11)의 제 1 표면(11a)에는, 도 3에 도시된 바와같이, 집적 회로 칩(21)이 접착제(13)에 의해 마운트되어 있다. 집적 회로 칩(21)은 다수의 센터 본딩 패드(22)가 형성된 표면(21a)을 가지고 있다.The integrated circuit chip 21 is mounted on the first surface 11a of the substrate 11 by an adhesive 13, as shown in FIG. The integrated circuit chip 21 has a surface 21a on which a plurality of center bonding pads 22 are formed.
또한, 집적 회로 칩(21)은 본딩 패드(22)가 기판(11)의 제 1 표면(11a)과 마주하면서 관통 슬리트(12)에 위치하도록 하는 방식으로 기판(11)에 부착되어 있다.The integrated circuit chip 21 is also attached to the substrate 11 in such a way that the bonding pads 22 are positioned on the through slits 12 facing the first surface 11a of the substrate 11.
한편, 집적 회로 칩(21)을 기판(11)에 부착하기 위해 사용되는 접착제(13)는 액상 타입의 페이스트(paste)이거나 또는 LOC 타입 패키지에서 통상적으로 사용되는 에폭시필름의 1개층, 에폭시 필름/베이스 필름/에폭시 필름의 3개층 또는 μ-BGA에서 사용되는 엘라스토머인 것이 바람직하다.On the other hand, the adhesive 13 used to attach the integrated circuit chip 21 to the substrate 11 is a liquid paste, or one layer of epoxy film, epoxy film / It is preferred that it is the elastomer used in the three layers of the base film / epoxy film or μ-BGA.
또한, 상기 집적 회로 칩(21)은 기판(11)에 전기적으로 연결되어 있다. 이와같은 전기적인 연결을 위하여 패키지(10)는 다수의 본딩 와이어(14)를 포함한다.여기서, 본딩 와이어(14)는 기판(11)에 형성된 관통 슬리트(12)를 관통하면서 일측 말단은 집적 회로 칩(21)의 본딩 패드(22)에 본딩되어 있고 타측 말단은 기판(11)의 제 2 표면(11b)에 본딩되어 있다.In addition, the integrated circuit chip 21 is electrically connected to the substrate 11. For this electrical connection, the package 10 includes a plurality of bonding wires 14. Here, the bonding wires 14 pass through the through slits 12 formed on the substrate 11, and one end thereof is integrated. It is bonded to the bonding pad 22 of the circuit chip 21 and the other end is bonded to the second surface 11b of the substrate 11.
이와 같이 본딩 와이어(14)에 의한 집적 회로 칩(21)과 기판(11)사이의 전기적 연결후, 패키지(10)는 본딩 와이어(14) 및 집적 회로 칩(21)의 액티브 영역을 보호하기 위하여 봉지제(15)에 의해 봉지(encapsulation)된다.After the electrical connection between the integrated circuit chip 21 and the substrate 11 by the bonding wire 14, the package 10 is used to protect the active area of the bonding wire 14 and the integrated circuit chip 21. Encapsulation is performed by the encapsulant 15.
이와같은 봉지를 위하여 글롭 톱 코팅(glob top coating)또는 통상의 모울딩 방법이 사용될 수 있다. 글롭 톱 코팅시, 봉지제로서 사용되는 수지의 블리드-아웃(bleed-out)을 방지하면서 봉지제(15)의 높이를 제어하기 위하여 패키지(10)의 상면 및/또는 하면에 가이드 링(guide ring)을 사용할 수 있다.For this encapsulation, a glob top coating or a conventional molding method may be used. In the glow top coating, a guide ring is provided on the upper and / or lower surface of the package 10 to control the height of the encapsulant 15 while preventing bleed-out of the resin used as the encapsulant. ) Can be used.
한편, 기판(11)의 제 2 표면(11b)에는 패키지(10)를 외부와 전기적으로 연결하기 위한 수단으로서 다수의 솔더 볼(16)이 부착되어 있다.On the other hand, a plurality of solder balls 16 are attached to the second surface 11b of the substrate 11 as a means for electrically connecting the package 10 to the outside.
이상에서 설명한 바와같은 본 발명의 제 1 실시예는, 센터 본딩 패드를 가지는 집적 회로 칩의 팬-아웃(fan-out)구조에 대하여 설명하였다. 그러나, 본 발명의 기술적 사상은, 도 5 및 도 6과 관련하여 하기에 설명하는 바와 같이, 주변 본딩 패드를 가지는 집적 회로 칩의 팬-인(fan-in) 구조 및 팬-인 및 아웃 구조에도 적용될 수 있다.The first embodiment of the present invention as described above has described a fan-out structure of an integrated circuit chip having a center bonding pad. However, the technical idea of the present invention also applies to a fan-in structure and a fan-in and out structure of an integrated circuit chip having peripheral bonding pads, as described below with reference to FIGS. 5 and 6. Can be applied.
도 5는 본 발명의 제 2 실시예에 따른 볼 그리드 어레이 패키지를 보여주는 단면도이다. 도 5에 도시된 제2실시예에 따른 패키지(30)는 제 1 표면(31a) 및 상기 제 1 표면에 대향한 제 2 표면(31b)을 가지는 기판(31)을 포함한다.5 is a cross-sectional view showing a ball grid array package according to a second embodiment of the present invention. The package 30 according to the second embodiment shown in FIG. 5 comprises a substrate 31 having a first surface 31a and a second surface 31b opposite the first surface.
또한, 기판(31)으로서 바람직하게 사용될 수 있는 것은 BGA용 리지드 기판(rigid substrate)이다. 기판(31)은 하나 이상의 전도성 층으로 이루어질 수 있다. 그리고, 기판(31)이 2개 이상의 전도성 층으로 이루어지는 것이 바람직한데, 이 경우에는 도 3에 도시된 본 발명의 제 1 실시예에 따른 패키지에서의 기판과 관련하여 이미 기술한 바와 같은 파워층 및 시그날층의 구조를 가진다.Further, it can be preferably used as the substrate 31 is a rigid substrate for BGA. The substrate 31 may be made of one or more conductive layers. In addition, it is preferable that the substrate 31 consists of two or more conductive layers, in which case the power layer as previously described with respect to the substrate in the package according to the first embodiment of the present invention shown in FIG. It has a structure of a signal layer.
따라서, 기판(31)의 파워층 및 시그날층의 구조에 대하여는 도 3에 관한 상기의 설명을 참조하기로 하며 여기서는 더 이상의 설명은 생략하기로 한다.Accordingly, the structure of the power layer and the signal layer of the substrate 31 will be referred to the above description of FIG. 3, and further description thereof will be omitted.
상기 기판(31)의 제 1 표면(31a)에는, 주변 본딩 패드(42)가 형성된 표면(41a)을 가지는 집적 회로 칩(41)이 접착제(13a)에 의해 부착되어 있다. 이와같이 부착된 집적 회로 칩(41)은 본딩 패드(42)가 기판(31)의 제 1 표면(31a)을 향하도록 정렬되어 있다.On the first surface 31a of the substrate 31, an integrated circuit chip 41 having a surface 41a on which peripheral bonding pads 42 are formed is attached by an adhesive 13a. The integrated circuit chip 41 thus attached is aligned so that the bonding pads 42 face the first surface 31a of the substrate 31.
그리고, 집적 회로 칩(41)의 본딩 패드(42)는 본딩 와이어(34)에 의해 기판(41)의 제 2 표면(31b)과 전기적으로 연결되어 있다. 이와같이 본딩 와이어(34)에 의한 집적 회로 칩(41)과 기판(31)사이의 전기적 연결후, 패키지(30)는 봉지제(35)에 의해 봉지(encapsulation)된다.The bonding pads 42 of the integrated circuit chip 41 are electrically connected to the second surface 31b of the substrate 41 by the bonding wires 34. After such electrical connection between the integrated circuit chip 41 and the substrate 31 by the bonding wire 34, the package 30 is encapsulated by the encapsulant 35.
이와 같은 봉지를 위하여 글롭 톱 코팅(glob top coating) 또는 통상의 모울딩 방법이 사용될 수 있다. 글롭 톱 코팅시, 봉지제로서 사용되는 수지의 블리드-아웃(bleed-out)을 방지하면서 봉지제(35)의 높이를 제어하기 위하여 패키지(30)의 상면 및/또는 하면에 가이드 링(guide ring)을 사용할 수 있다.For this encapsulation, a glob top coating or a conventional molding method may be used. In the glow top coating, a guide ring is provided on the upper and / or lower surface of the package 30 to control the height of the encapsulant 35 while preventing bleed-out of the resin used as the encapsulant. ) Can be used.
한편, 기판(31)의 제 2 표면(31b)에는 패키지(30)를 외부와 전기적으로 연결하기 위한 수단으로서 다수의 솔더 볼(36)이 부착되어 있다.On the other hand, a plurality of solder balls 36 are attached to the second surface 31b of the substrate 31 as a means for electrically connecting the package 30 to the outside.
도 6은 본 발명의 제 3 실시예에 따른 볼 그리드 어레이 패키지를 보여주는 단면도이다. 도 6에 도시된 바와같이, 제3실시예에 따른 패키지(50)는 제 1 표면(51a) 및 상기 제 1 표면에 대향한 제 2 표면(51b)을 가지는 기판(51)을 포함한다.6 is a cross-sectional view showing a ball grid array package according to a third embodiment of the present invention. As shown in FIG. 6, the package 50 according to the third embodiment includes a substrate 51 having a first surface 51a and a second surface 51b opposite the first surface.
그리고, 기판(51)에는 2개의 관통 슬리트(52a)(52b)가 형성되어 있다. 각각의 관통 슬리트(52a)(52b)는 사각형의 평면 형상 또는 라운드진 사각형(rounded square)의 평면 형상을 가지는 것이 바람직하다.In the substrate 51, two through slits 52a and 52b are formed. Each through slit 52a, 52b preferably has a planar shape of a square or a planar shape of a rounded square.
또한, 기판(51)으로서 바람직하게 사용될 수 있는 것은 BGA용 리지드 기판(rigid substrate)이다. 기판(51)은 하나 이상의 전도성 층으로 이루어질 수 있다. 그리고, 기판(51)은 2개 이상의 전도성 층으로 이루어지는 것이 바람직한데, 이 경우에는 도 3에서 도시된 본 발명의 제 1 실시예에 따른 패키지에서의 기판과 관련하여 이미 기술한 바와같은 파워층 및 시그날층의 구조를 가진다.Further, it can be preferably used as the substrate 51 is a rigid substrate for BGA. The substrate 51 may be made of one or more conductive layers. The substrate 51 is preferably composed of two or more conductive layers, in which case the power layer as previously described with respect to the substrate in the package according to the first embodiment of the invention shown in FIG. It has a structure of a signal layer.
따라서, 기판(51)의 파워층 및 시그날 층의 구조에 대하여는 도 3에 관한 상기의 설명을 참조하기로 하며 여기서는 더 이상의 설명은 생략하기로 한다.Accordingly, the structure of the power layer and the signal layer of the substrate 51 will be referred to the above description with reference to FIG. 3, and further description thereof will be omitted.
상기 기판(51)의 제 1 표면(51a)에는, 주변 본딩 패드(62)가 형성된 표면(61a)을 가지는 집적 회로 칩(61)이 접착제(13b)에 의해 부착되어 있다. 이와같이 부착된 집적 회로 칩(61)은 본딩 패드(62)가 기판(51)의 제 1 표면(51a)을 향하도록 하면서 관통 슬리트(52a)(52b)의 위치에 대응하게 놓이도록 정렬되어 있다.An integrated circuit chip 61 having a surface 61a on which peripheral bonding pads 62 are formed is attached to the first surface 51a of the substrate 51 by an adhesive 13b. The integrated circuit chip 61 thus attached is aligned so that the bonding pads 62 face the first surface 51a of the substrate 51 and lie correspondingly to the position of the through slits 52a and 52b. .
그리고, 집적 회로 칩(61)의 본딩 패드(62)는 본딩 와이어(54)에 의해기판(51)의 제 2 표면(51b)과 전기적으로 연결되어 있다. 이와같이 본딩 와이어(54)에 의한 집적 회로 칩(51)과 기판(61)사이의 전기적 연결후, 패키지(50)는 봉지제(55)에 의해 봉지(encapsulation)된다.The bonding pads 62 of the integrated circuit chip 61 are electrically connected to the second surface 51b of the substrate 51 by the bonding wires 54. After such electrical connection between the integrated circuit chip 51 and the substrate 61 by the bonding wires 54, the package 50 is encapsulated by the encapsulant 55.
이와 같은 봉지를 위하여 글롭 톱 코팅(glob top coating) 또는 통상의 모울딩 방법이 사용될 수 있다. 글롭 톱 코팅시, 봉지제로서 사용되는 수지의 블리드-아웃(bleed-out)을 방지하면서 봉지제(55)의 높이를 제어하기 위하여 패키지(50)의 상면 및/또는 하면에 가이드 링(guide ring)을 사용할 수 있다.For this encapsulation, a glob top coating or a conventional molding method may be used. In the glow top coating, a guide ring is provided on the upper and / or lower surface of the package 50 to control the height of the encapsulant 55 while preventing bleed-out of the resin used as the encapsulant. ) Can be used.
한편, 기판(51)의 제 2 표면(51b)에는 패키지(50)를 외부와 전기적으로 연결하기 위한 수단으로서 다수의 솔더 볼(56)이 부착되어 있다.On the other hand, a plurality of solder balls 56 are attached to the second surface 51b of the substrate 51 as a means for electrically connecting the package 50 to the outside.
이상에서 설명한 바와같이, 본 발명에 따른 볼 그리드 어레이 패키지는 집적 회로 칩이 본딩 와이어에 의해 기판과 전기적으로 연결되어 있고, 기판으로서 비교적 가격이 저렴한 BGA용 리지드 기판을 포함하기 때문에 코스트가 낮다.As described above, the ball grid array package according to the present invention is low in cost because the integrated circuit chip is electrically connected to the substrate by a bonding wire and includes a rigid substrate for BGA which is relatively inexpensive as the substrate.
또한, 본 발명의 패키지는 기판으로서 업체의 산업 기반하에서 적용이 용이한 BGA용 리지드 기판을 포함하기 때문에 제조가 용이하다.In addition, the package of the present invention is easy to manufacture because it includes a rigid substrate for BGA, which is easy to apply on the industry basis of the company as a substrate.
이상에서 본 발명은 바람직한 실시예들을 기준으로 설명하고 도시하였지만 당업자는 본 발명의 요지를 일탈하지 않는 범위에서 상기 실시예들에 대한 다양한 변경 및 수정이 가능함을 명백히 알 수 있다.Although the present invention has been described and illustrated with reference to preferred embodiments, it will be apparent to those skilled in the art that various changes and modifications to the embodiments can be made without departing from the spirit of the invention.
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