KR100321697B1 - Semiconductor device manufacturing method - Google Patents
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- 239000004065 semiconductor Substances 0.000 title claims abstract description 15
- 238000004519 manufacturing process Methods 0.000 title claims abstract description 10
- 229910052751 metal Inorganic materials 0.000 claims abstract description 35
- 239000002184 metal Substances 0.000 claims abstract description 35
- 238000005530 etching Methods 0.000 claims abstract description 29
- 238000000034 method Methods 0.000 claims abstract description 25
- ATJFFYVFTNAWJD-UHFFFAOYSA-N Tin Chemical compound [Sn] ATJFFYVFTNAWJD-UHFFFAOYSA-N 0.000 claims abstract description 24
- 230000004888 barrier function Effects 0.000 claims abstract description 21
- WFKWXMTUELFFGS-UHFFFAOYSA-N tungsten Chemical compound [W] WFKWXMTUELFFGS-UHFFFAOYSA-N 0.000 claims description 21
- 229910052721 tungsten Inorganic materials 0.000 claims description 21
- 239000010937 tungsten Substances 0.000 claims description 21
- 238000001020 plasma etching Methods 0.000 claims description 3
- 238000009616 inductively coupled plasma Methods 0.000 claims description 2
- 239000000126 substance Substances 0.000 abstract description 4
- 239000010410 layer Substances 0.000 description 18
- 239000005380 borophosphosilicate glass Substances 0.000 description 7
- 238000000635 electron micrograph Methods 0.000 description 5
- 239000011229 interlayer Substances 0.000 description 4
- 238000010586 diagram Methods 0.000 description 2
- 230000000694 effects Effects 0.000 description 2
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 2
- 229920005591 polysilicon Polymers 0.000 description 2
- 230000015572 biosynthetic process Effects 0.000 description 1
- 239000011248 coating agent Substances 0.000 description 1
- 238000000576 coating method Methods 0.000 description 1
- 238000001312 dry etching Methods 0.000 description 1
- 230000002401 inhibitory effect Effects 0.000 description 1
- 230000010354 integration Effects 0.000 description 1
- 239000000463 material Substances 0.000 description 1
- 238000002844 melting Methods 0.000 description 1
- 230000008018 melting Effects 0.000 description 1
- 239000007769 metal material Substances 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 229920000642 polymer Polymers 0.000 description 1
- 229910021332 silicide Inorganic materials 0.000 description 1
- FVBUAEGBCNSCDD-UHFFFAOYSA-N silicide(4-) Chemical compound [Si-4] FVBUAEGBCNSCDD-UHFFFAOYSA-N 0.000 description 1
- 238000006467 substitution reaction Methods 0.000 description 1
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-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
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- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
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- H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
- H01L21/302—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to change their surface-physical characteristics or shape, e.g. etching, polishing, cutting
- H01L21/306—Chemical or electrical treatment, e.g. electrolytic etching
- H01L21/3065—Plasma etching; Reactive-ion etching
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Abstract
본 발명은 반도체 기술에 관한 것으로, 특히 반도체 장치 제조방법에 관한 것이며, 금속 하부의 장벽 금속층 식각시 버티칼 또는 네가티브 식각 프로파일에 의한 평탄화 불량을 개선하는 반도체 장치 제조방법을 제공하는데 그 목적이 있다. 이를 위해 본 발명은 Ti/TiN 장벽 금속층 식각시 화학적(등방성) 식각 특성이 강한 Cl2가스의 유량비를 감소시키고, 대신 물리적 식각 특성이 강한 BCl3가스를 더 도입하여 Ti/TiN 장벽 금속층의 식각 프로파일이 포지티브 슬로프 경향을 보이도록 함으로써 후속 평탄화 공정시 평탄화 특성을 개선하는 기술이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a semiconductor technology, and more particularly, to a method of manufacturing a semiconductor device, and an object of the present invention is to provide a method of manufacturing a semiconductor device for improving a planarization failure caused by a vertical or negative etching profile when etching a barrier metal layer under a metal. To this end, the present invention reduces the flow rate ratio of Cl 2 gas having a strong chemical (isotropic) etching property when etching the Ti / TiN barrier metal layer, and instead introduces BCl 3 gas having a strong physical etching property to etch the profile of the Ti / TiN barrier metal layer. It is a technique to improve the planarization characteristics during the subsequent planarization process by showing this positive slope tendency.
Description
본 발명은 반도체 기술에 관한 것으로, 특히 반도체 장치 제조방법에 관한 것이다.TECHNICAL FIELD The present invention relates to semiconductor technology, and more particularly, to a method for manufacturing a semiconductor device.
반도체 장치 제조 공정시 비트라인의 형성은 주로 폴리실리콘을 사용해 왔다. 그러나, 반도체 장치의 고집적화 및 고속 동작화에 따라 폴리실리콘과 실리사이드를 사용하는 폴리사이드 구조의 비트라인을 사용하게 되었다. 그러나, 이러한 폴리사이드 구조의 비트라인도 그 적용 한계를 보이고 있어, 텅스텐(W)과 같은 금속을 직접 비트라인 재료로 사용하는 금속 비트라인 기술에 대두되고 있다.The formation of bit lines in the semiconductor device manufacturing process has mainly used polysilicon. However, the high integration and high speed operation of semiconductor devices has led to the use of bit lines having polyside structures using polysilicon and silicide. However, the bit line of such a polyside structure also shows its application limit, and has emerged in the metal bit line technology using a metal such as tungsten (W) directly as a bit line material.
특히 텅스텐은 녹는점이 높고 10∼20μΩ㎝의 매우 낮은 비저항을 가지며, 모서리 도포성이 우수한 장점이 있기 때문에 비트라인의 길이를 길게 가져갈 수 있게 되어 반도체 장치 설계시의 마진을 개선하고 칩 크기를 줄일 수 있는 장점이 있다. 일반적으로, 텅스텐과 같은 금속 재료를 비트라인에 적용하기 위해서는 Ti/TiN 구조의 장벽 금속층을 필요로 한다.In particular, tungsten has high melting point, very low resistivity of 10 ~ 20μΩ㎝, and has excellent edge coating ability, so that the length of bit line can be long, which can improve the margin and reduce the chip size when designing semiconductor devices. There is an advantage. In general, in order to apply a metal material such as tungsten to the bit line, a barrier metal layer having a Ti / TiN structure is required.
첨부된 도면 도 1a 및 도 1b는 종래기술에 따른 텅스텐 비트라인 형성 공정도로서, 이를 참조하여 종래의 공정 및 그 문제점을 살펴본다.1A and 1B are tungsten bit line forming process diagrams according to the prior art, and the conventional process and its problems will be described with reference to this drawing.
우선, 도 1a에 도시된 바와 같이 소정의 하부층(10) 상에 Ti/TiN막(11), 텅스텐막(12) 및 반사방지막(ARC)(13)을 차례로 증착하고, 비트라인 마스크를 이용한 사진 및 식각 공정을 진행한다. 여기서, 식각 공정은 우선 반사방지막(13)을 선택 식각하고, SF6가스를 사용하여 텅스텐막(12)을 선택 식각한 다음, Cl2가스를 사용하여 Ti/TiN막(11)을 선택 식각하는 순서로 진행된다. 이때, Cl2가스의 유량은 150sccm 정도이다.First, as shown in FIG. 1A, a Ti / TiN film 11, a tungsten film 12, and an antireflection film (ARC) 13 are sequentially deposited on a predetermined lower layer 10, and a photo using a bit line mask. And an etching process. In the etching process, first, the anti-reflection film 13 is selectively etched, the tungsten film 12 is selectively etched using SF 6 gas, and the Ti / TiN film 11 is selectively etched using Cl 2 gas. Proceed in order. At this time, the flow rate of the Cl 2 gas is about 150 sccm.
다음으로, 도 1b에 도시된 바와 같이 전체구조 상부에 평탄화막인 BPSG(BoroPhospho Silicate Glass)막(14)을 증착하고, 플로우 공정을 진행한다.Next, as shown in FIG. 1B, a BPSG (BoroPhospho Silicate Glass) film 14, which is a planarization film, is deposited on the entire structure, and a flow process is performed.
그러나, 금속배선에 비해 비트라인의 라인/스페이스가 훨씬 좁기 때문에 건식 식각시 발생하는 폴리머에 의한 영향에 보다 더 민감하며, Ti/TiN막(11)의 에천트인 Cl2가스의 화학적(등방성) 식각 특성이 강하기 때문에 도면에 도시된 바와 같이 Ti/TiN막(11)의 식각 프로파일(profile)이 버티칼(vertical) 또는 네가티브 슬로프(negative slope)의 경향을 보이게 된다. 이러한 Ti/TiN막(11)의 식각 프로파일은 BPSG막(14)의 평탄화 특성을 저해하여 단차를 유발함으로써 후속 사진 및 식각 공정을 어렵게 만드는 문제점이 있었다.However, since the line / space of the bit line is much narrower than that of the metal wiring, it is more sensitive to the effect of the polymer during dry etching, and the chemical (isotropic) etching of Cl 2 gas, an etchant of the Ti / TiN film 11, is performed. As the characteristic is strong, the etching profile of the Ti / TiN film 11 shows a tendency of vertical or negative slope as shown in the drawing. The etching profile of the Ti / TiN film 11 has a problem of making the subsequent photo and etching process difficult by causing a step by inhibiting the planarization characteristics of the BPSG film 14.
첨부된 도면 도 2는 종래기술에 따라 형성된 텅스텐 비트라인의 전자 현미경(SEM) 사진을 도시한 것으로, 도시된 바와 같이 비트라인 패턴 하부의 장벽 금속층 부분의 식각 프로파일이 버티칼 또는 네가티브 슬로프 경향을 보이고 있다. 도시된 전자 현미경 사진은 장벽 금속층으로 Ti/TiN막을 사용하고, 그 에천트로서 Cl2가스를 사용한 경우를 나타낸 것이다.FIG. 2 is an electron micrograph (SEM) photograph of a tungsten bit line formed according to the prior art, and as shown, an etching profile of a portion of the barrier metal layer under the bit line pattern shows a vertical or negative slope tendency. . The electron micrograph shown shows a case where a Ti / TiN film is used as the barrier metal layer and Cl 2 gas is used as the etchant.
상기한 바와 같은 문제점은 비단 텅스텐 비트라인 공정시에만 유발되는 것이 아니라, Ti 및/또는 TiN을 장벽 금속층으로 사용하는 금속배선 공정 등 거의 모든 금속 공정에서 유발될 우려가 있어 이에 대한 해결 방안이 요구된다.The problem described above is not only caused in the tungsten bit line process, but may be caused in almost all metal processes such as a metal wiring process using Ti and / or TiN as a barrier metal layer, and thus a solution is required. .
본 발명은 금속 하부의 장벽 금속층 식각시 버티칼 또는 네가티브 식각 프로파일에 의한 평탄화 불량을 개선하는 반도체 장치 제조방법을 제공하는데 그 목적이 있다.SUMMARY OF THE INVENTION An object of the present invention is to provide a method of fabricating a semiconductor device that improves a planarization failure caused by a vertical or negative etching profile when etching a barrier metal layer under a metal.
도 1a 및 도 1b는 종래기술에 따른 텅스텐 비트라인 형성 공정도.1A and 1B show a tungsten bit line forming process according to the prior art.
도 2는 종래기술에 따라 형성된 텅스텐 비트라인의 전자 현미경(SEM) 사진도.2 is an electron micrograph (SEM) photograph of a tungsten bitline formed according to the prior art.
도 3a 및 도 3b는 본 발명의 일 실시예에 따른 텅스텐 비트라인 형성 공정도.3A and 3B illustrate a tungsten bit line forming process diagram according to an embodiment of the present invention.
도 4는 본 발명의 일 실시예에 따라 형성된 텅스텐 비트라인의 전자 현미경 사진도.4 is an electron micrograph of a tungsten bitline formed in accordance with one embodiment of the present invention.
* 도면의 주요 부분에 대한 부호의 설명* Explanation of symbols for the main parts of the drawings
20 : 하부층 21 : Ti/TiN막20: lower layer 21: Ti / TiN film
22 : 텅스텐막 23 : 반사방지막22 tungsten film 23 antireflection film
24 : 층간절연막 및 BPSG막24: interlayer insulating film and BPSG film
상기 목적을 달성하기 위하여 본 발명의 반도체 장치 제조방법은 소정의 하부층 상에 Ti막, TiN막 중 적어도 어느 하나를 포함하는 장벽 금속층을 형성하는 제1 단계; 상기 장벽 금속층 상부에 주 금속막을 형성하는 제2 단계; 상기 주 금속막을 선택 식각하는 제3 단계; 및 100 내지 120sccm의 Cl2가스 및 40 내지 50sccm인 BCl3가스를 사용하여 상기 장벽 금속층을 선택 식각하는 제4 단계를 포함하여 이루어진다.In order to achieve the above object, the semiconductor device manufacturing method of the present invention includes a first step of forming a barrier metal layer including at least one of a Ti film and a TiN film on a predetermined lower layer; Forming a main metal film on the barrier metal layer; A third step of selectively etching the main metal film; And a fourth step of selectively etching the barrier metal layer using Cl 2 gas of 100 to 120 sccm and BCl 3 gas of 40 to 50 sccm.
즉, 본 발명은 Ti/TiN 장벽 금속층 식각시 화학적(등방성) 식각 특성이 강한 Cl2가스의 유량비를 감소시키고, 대신 물리적 식각 특성이 강한 BCl3가스를 더 도입하여 Ti/TiN 장벽 금속층의 식각 프로파일이 포지티브 슬로프 경향을 보이도록 함으로써 후속 평탄화 공정시 평탄화 특성을 개선하는 기술이다.That is, the present invention reduces the flow rate ratio of Cl 2 gas having strong chemical (isotropic) etch characteristics when etching the Ti / TiN barrier metal layer, and instead introduces BCl 3 gas having strong physical etching characteristics to etch the profile of the Ti / TiN barrier metal layer. It is a technique to improve the planarization characteristics during the subsequent planarization process by showing this positive slope tendency.
이하, 본 발명의 바람직하고 용이한 실시를 위하여 그 실시예를 소개한다.Hereinafter, the embodiments of the present invention will be introduced for preferred and easy implementation.
첨부된 도면 도 3a 및 도 3b는 본 발명의 일 실시예에 따른 텅스텐 비트라인 형성 공정을 도시한 것으로, 이하 이를 참조하여 그 공정을 살펴본다.3A and 3B illustrate a tungsten bit line forming process according to an embodiment of the present invention. Hereinafter, the process will be described with reference to the drawing.
우선, 도 3a에 도시된 바와 같이 소정의 하부층(20) 상에 Ti/TiN막(21)을 증착하고, 그 상부에 텅스텐막(22) 및 반사방지막(23)을 차례로 증착한 다음, 비트라인 마스크롤 사용하여 반사방지막(23), 텅스텐막(22) 및 Ti/TiN막(21)을 차례로 선택 식각하여 비트라인을 형성한다. 이때, 식각 장비는 유도 결합 플라즈마(Inductively Coupled Plasma, ICP) 장비를 비롯한 플라즈마 식각 장비를 사용하며, Ti는 200∼500Å 두께, TiN막은 300∼600Å 두께로 증착하며,텅스텐막(22)은 1000∼2000Å 두께로 증착한다. 또한, 텅스텐막(22) 식각시에는 1000∼1600W의 소오스 전원과 100W 이상의 바이어스 전원, 그리고 60∼80sccm의 SF6가스 및 10∼20sccm의 N2가스를 사용하며, Ti/TiN막(21) 식각시에는 8∼10mTorr의 압력하에서, 1000W 이상의 소오스 전원과 100∼120W의 바이어스 전원, 그리고 100∼120sccm의 Cl2가스 및 40∼50sccm의 BCl3가스를 사용한다.First, as shown in FIG. 3A, a Ti / TiN film 21 is deposited on a predetermined lower layer 20, and a tungsten film 22 and an antireflection film 23 are sequentially deposited on the upper layer, and then a bit line. The anti-reflection film 23, the tungsten film 22, and the Ti / TiN film 21 are sequentially etched using a mask roll to form bit lines. At this time, the etching equipment uses a plasma etching equipment including an inductively coupled plasma (ICP) equipment, Ti is deposited 200-500Å thick, TiN film 300-600Å thick, tungsten film 22 is 1000 ~ Deposit at 2000 mm thick. In the etching of the tungsten film 22, a source power source of 1000 to 1600 W, a bias power source of 100 W or more, SF 6 gas of 60 to 80 sccm, and N 2 gas of 10 to 20 sccm are used, and the Ti / TiN film 21 is etched. At a pressure of 8 to 10 mTorr, a source power source of 1000 W or more, a bias power source of 100 to 120 W, a Cl 2 gas of 100 to 120 sccm, and a BCl 3 gas of 40 to 50 sccm are used.
이와 같이 종전에 비해 화학적(등방성) 식각 특성이 강한 Cl2가스의 유량비를 감소시키고, 대신 물리적 식각 특성이 강한 BCl3가스를 더 도입함으로써 도시된 바와 같이 Ti/TiN막(21)의 식각 프로파일이 포지티브 슬로프(positive slope)를 이루게 된다.As described above, by reducing the flow rate ratio of Cl 2 gas having stronger chemical (isotropic) etching characteristics and introducing BCl 3 gas having stronger physical etching characteristics, the etching profile of the Ti / TiN film 21 is increased as shown. A positive slope is achieved.
다음으로, 도 3b에 도시된 바와 같이 전체구조 상부에 층간절연막 및 BPSG막(24)을 증착하고, BPSG 플로우 공정을 실시한다. 이때, 앞선 Ti/TiN막(21)의 식각 프로파일이 포지티브 슬로프를 이루기 때문에 층간절연막 및 BPSG막(24)의 단차피복성(step coverage)이 개선되고 이에 따라 우수한 평탄화를 이룰 수 있게 된다.Next, as shown in FIG. 3B, an interlayer insulating film and a BPSG film 24 are deposited on the entire structure, and a BPSG flow process is performed. In this case, since the etching profile of the Ti / TiN film 21 forms a positive slope, the step coverage of the interlayer insulating film and the BPSG film 24 may be improved, thereby achieving excellent planarization.
첨부된 도면 도 4는 전술한 본 발명의 일 실시예에 따라 형성된 텅스텐 비트라인의 전자 현미경(SEM) 사진을 도시한 것으로, 비트라인 패턴 하부의 장벽 금속층 부분의 식각 프로파일이 포지티브 슬로프를 이루고 있음을 알 수 있다.FIG. 4 is an electron micrograph (SEM) photograph of a tungsten bit line formed according to an embodiment of the present invention described above, wherein the etching profile of the barrier metal layer portion under the bit line pattern forms a positive slope. Able to know.
본 발명은 전술한 실시예와 같은 텅스텐 비트라인뿐만 아니라, 장벽 금속층으로 Ti/TiN막(Ti막 또는 TiN막의 단일막으로 사용하는 경우 포함)을 사용하는 다른 금속 공정에서도 적용할 수 있다.The present invention can be applied not only to the tungsten bit line as in the above-described embodiment, but also to other metal processes using a Ti / TiN film (including when used as a single film of a Ti film or a TiN film) as a barrier metal layer.
이상에서 설명한 본 발명은 전술한 실시예 및 첨부된 도면에 의해 한정되는 것이 아니고, 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 여러 가지 치환, 변형 및 변경이 가능하다는 것이 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 있어 명백할 것이다.The present invention described above is not limited to the above-described embodiments and the accompanying drawings, and various substitutions, modifications, and changes are possible in the art without departing from the technical spirit of the present invention. It will be apparent to those of ordinary knowledge.
이상에서와 같이 본 발명은 장벽 금속층의 식각 프로파일을 포지티브 슬로프로 형성함으로써 층간절연막 및 평탄화막의 평탄화 특성을 개선하는 효과가 있으며, 이로 인하여 후속 사진 및 식각 공정을 용이하게 함으로써 반도체 장치의 신뢰도를 향상시키는 효과가 있다.As described above, the present invention has the effect of improving the planarization characteristics of the interlayer insulating film and the planarization film by forming the etching profile of the barrier metal layer as a positive slope, thereby improving the reliability of the semiconductor device by facilitating subsequent photographic and etching processes. It works.
Claims (4)
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019980025272A KR100321697B1 (en) | 1998-06-30 | 1998-06-30 | Semiconductor device manufacturing method |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019980025272A KR100321697B1 (en) | 1998-06-30 | 1998-06-30 | Semiconductor device manufacturing method |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| KR20000003964A KR20000003964A (en) | 2000-01-25 |
| KR100321697B1 true KR100321697B1 (en) | 2002-07-06 |
Family
ID=19541759
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1019980025272A KR100321697B1 (en) | 1998-06-30 | 1998-06-30 | Semiconductor device manufacturing method |
Country Status (1)
| Country | Link |
|---|---|
| KR (1) | KR100321697B1 (en) |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH06104222A (en) * | 1992-09-18 | 1994-04-15 | Fujitsu Ltd | Manufacture of semiconductor device |
| JPH09171999A (en) * | 1995-12-20 | 1997-06-30 | Hitachi Ltd | Plasma cleaning treatment method |
-
1998
- 1998-06-30 KR KR1019980025272A patent/KR100321697B1/en not_active IP Right Cessation
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Also Published As
| Publication number | Publication date |
|---|---|
| KR20000003964A (en) | 2000-01-25 |
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|---|---|---|---|
| A201 | Request for examination | ||
| E902 | Notification of reason for refusal | ||
| E701 | Decision to grant or registration of patent right | ||
| GRNT | Written decision to grant | ||
| FPAY | Annual fee payment |
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