KR100321181B1 - High voltuye Detector of Semiconductr Divic - Google Patents
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Abstract
본 발명은 반도체소자의 고전위 검출기에 관한 것으로, 일측으로 인가된 고전위를 전원전압의 변동에 관계없이 공급하는 고전위공급부와, 상기 고전위공급부의 타측과 연결된 전류미러의 전위에 의하여 각각 구동되는 한 쌍의 NMOS트랜지스터와, 일정한 바이어스전압을 이용하여, 상기 한 쌍의 NMOS트랜지스터와 연결된 고전위감지노드에 상기 전원전압이 공급되도록 하는 바이어스회로와, 상기 고전위감지노드의 전위를 순차적으로 반전시켜 고전위검출신호를 출력하는 인버터로 구성된다. 본 발명은 전원전압이 변동되더라도 안정적인 레벨의 고전위를 검출할 수 있도록 한다.The present invention relates to a high-potential detector of a semiconductor device, each of which is driven by a high potential supply unit for supplying a high potential applied to one side regardless of a change in power supply voltage, and a potential of a current mirror connected to the other side of the high potential supply unit. A bias circuit for supplying the power supply voltage to a high potential sensing node connected to the pair of NMOS transistors using a pair of NMOS transistors, a constant bias voltage, and inverting the potential of the high potential sensing node sequentially Inverter outputs a high potential detection signal. The present invention makes it possible to detect a high level of stable level even if the power supply voltage changes.
Description
본 발명은 반도체소자의 고전위 검출기에 관한 것으로, 특히 전원전압이 변동되더라도 안정적인 레벨의 고전위를 검출할 수 있는 반도체소자의 고전위 검출기에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a high potential detector of a semiconductor device, and more particularly, to a high potential detector of a semiconductor device capable of detecting a high level of a stable level even when a power supply voltage changes.
일반적으로 DRAM의 메모리 셀을 구성하는 NMOS트랜지스터는 그 게이트에 인가되는 전압보다 문턱전압만큼 낮은 전위까지만 데이터를 전달하므로 그 셀에 공급전압만큼의 데이터가 제대로 전달되게 하기 위해서는 그 셀의 게이트 전압보다 높은 고전위(Vpp)를 인가하게 된다. 이러한 고전위(Vpp)는 고전압 생성기에서 생성되어 DRAM 회로내의 필요로 하는 노드에 공급된다.In general, NMOS transistors constituting a memory cell of a DRAM transfer data only to a potential lower than the voltage applied to the gate, so that the data corresponding to the supply voltage to the cell is higher than the gate voltage of the cell. High potential (Vpp) is applied. This high potential Vpp is generated in the high voltage generator and supplied to the required node in the DRAM circuit.
이때, 고전위가 공급되는 노드의 전위를 소정의 기준전위와 비교하여 그 고전위 노드의 전위가 기준전위보다 낮아지게 되면, 고전위 생성기가 기동을 시작하여 고전위 노드의 전위를 기준전위보다 높아질 때까지 고전위를 공급하게 된다. 이와 같이, 고전위 노드의 전위를 기준전위와 비교하여 그 비교결과로서 논리적인 '1' 또는 '0'값을 출력하는 회로를 일반적으로 고전위 검출기라고 한다.At this time, when the potential of the node to which the high potential is supplied is compared with a predetermined reference potential, and the potential of the high potential node becomes lower than the reference potential, the high potential generator starts and the potential of the high potential node becomes higher than the reference potential. Until a high potential is supplied. As such, a circuit that compares the potential of the high potential node with the reference potential and outputs a logical '1' or '0' value as a result of the comparison is generally referred to as a high potential detector.
그런데, 기준전위가 공급전압보다 높으므로 일정한 기준전위와 고전위 노드이 전위를 비교하는 방식으로는 고전위를 검출할 수 없기 때문에, 고전위 노드의 전압을 직렬연결된 트랜지스터의 턴온저항으로써 배분하고 그 배분된 전압을 인버터에 인가한 후 그 인버터로부터 출력되는 신호가 논리적인 '1'인지 아니면 '0'인지를 판별하는 방식이 이용되고 있다.However, since the reference potential is higher than the supply voltage, the high potential node cannot be detected by comparing the potential between the constant reference potential and the high potential node. After the applied voltage is applied to the inverter, a method of determining whether the signal output from the inverter is logical '1' or '0' is used.
이때, 기준전위는 고전위 검출기의 직류(DC)특성을 조사하면 나타나게 되는데, 이러한 기준전위가 설계자가 원하는 수준으로 맞추어지도록 회로내의 트랜지스터 크기를 미리 결정하게 된다.In this case, the reference potential appears when the direct current (DC) characteristic of the high potential detector is examined, and the transistor size in the circuit is determined in advance so that the reference potential is adjusted to a desired level.
도 1은 종래의 고전위 검출기의 회로도이다. 도 1에 도시된 바와 같이, 종래의 고전위 검출기는 공급되는 전원전압(Vdd)에 의하여 구동되고 소오스측으로 고전압(Vpp)이 인가되는 PMOS트랜지스터(P1)와, 그 PMOS트랜지스터(P1)의 드레인에 연결된 전류미러의 전위에 의하여 각각 구동되는 한 쌍의 NMOS트랜지스터(N1),(N2)와, 접지된 게이트와 상기 전원전압(Vdd)을 공급받는 소오스를 가지고 그 드레인이 고전위감지노드(deto)를 거처 상기 그 NMOS트랜지스터(N1),(N2)와 연결된 PMOS트랜지스터(P2)와, 상기 고전위감지노드(deto)의 전위를 순차적으로 반전시켜 고전위검출신호(out_old)를 출력하는 인버터(INV1),(INV2)로 구성된다.1 is a circuit diagram of a conventional high potential detector. As shown in FIG. 1, a conventional high potential detector is driven by a supplied power supply voltage Vdd and is applied to a PMOS transistor P1 to which a high voltage Vpp is applied to a source side, and a drain of the PMOS transistor P1. A pair of NMOS transistors N1 and N2 respectively driven by the potentials of the connected current mirrors, a grounded gate, a source supplied with the power supply voltage Vdd, and a drain thereof are a high potential sensing node. The inverter INV1 outputs a high potential detection signal out_old by sequentially inverting the potential of the PMOS transistor P2 connected to the NMOS transistors N1 and N2 and the high potential detection node deto. ) And (INV2).
이와 같이 구성되는 종래의 고전위 검출기에 있어서, 고전위 노드(deto)의 전위가 전원전압(Vdd) 레벨의 하이레벨에서 로우레벨로 천이할 때의 전류미러에 나타나는 전위는 PMOS트랜지스터(P2) 및 NMOS트랜지스터(N2)로 이루어진 인버터의 논리적 문턱값에 해당한다. 또한, NMOS트랜지스터(N1),(N2)의 게이트에는 전류미러가 연결되어 있어, 전원전압(Vdd)의 레벨에 따라 PMOS트랜지스터(P1)가 구동되면, 그 전류미러에 고전위(Vpp)가 공급된다.In the conventional high potential detector configured as described above, the potential appearing in the current mirror when the potential of the high potential node deto transitions from the high level to the low level of the power supply voltage Vdd level is PMOS transistor P2 and Corresponds to the logical threshold of the inverter consisting of NMOS transistor N2. In addition, a current mirror is connected to the gates of the NMOS transistors N1 and N2. When the PMOS transistor P1 is driven according to the level of the power supply voltage Vdd, a high potential Vpp is supplied to the current mirror. do.
그러므로, 도 3의 그래프(GRP1)에 도시된 바와 같이, PMOS트랜지스터(P2) 및 NMOS트랜지스터(N2)로 이루어진 인버터의 문턱값은 전원전압(Vdd)의 레벨에 의하여 영향을 받으므로, 같은 전류미러 노드의 전위에 대해서도, 즉 동일한 고전위(Vpp)에 대해서도 전원전압(Vdd)의 레벨에 따라서 고전위감지노드(deto)의 논리적인 값이 다르게 된다. 따라서, 도 4에 도시된 바와 같이, 고전위검출신호(out_old)의 논리값이 동일한 고전위(Vpp)에 대해서도 전원전압(Vdd)의 레벨에 따라서 다르게 나타나게 된다. 즉, 전원전압(Vdd)의 레벨에 따라서 기준전위가 달라지게 된다.Therefore, as shown in the graph GRP1 of FIG. 3, the threshold value of the inverter consisting of the PMOS transistor P2 and the NMOS transistor N2 is affected by the level of the power supply voltage Vdd, and thus the same current mirror. Even for the potential of the node, that is, for the same high potential Vpp, the logical value of the high potential sensing node deto is different depending on the level of the power supply voltage Vdd. Therefore, as shown in FIG. 4, even for the high potential Vpp having the same logic value of the high potential detection signal out_old, the power supply voltage Vdd appears differently. That is, the reference potential is changed depending on the level of the power supply voltage Vdd.
이와 같이 종래의 고전위 검출기에 의하면, 회로의 직류특성에 의하여 나타나는 기준전위가 공급되는 전원전압(Vdd)에 거의 비례하게 되어 전원전압(Vdd)이 변동될 경우 고전위(Vpp)도 심하게 변동되어 고전위가 인가되는 트랜지스터들의 안정된 동작을 보장할 수 없었다.As described above, according to the conventional high potential detector, the reference potential represented by the direct current characteristic of the circuit is substantially proportional to the supplied power supply voltage Vdd, and when the power supply voltage Vdd is changed, the high potential Vpp is also severely changed and the high potential is high. Stable operation of the transistors to which the stomach is applied could not be guaranteed.
따라서, 본 발명은 이와 같은 문제점을 해결하기 위해 안출한 것으로서, 공급되는 전원전압의 레벨이 변동되더라도 고전위 검출의 기준이 되는 노드에 인가되는 전위가 영향을 받지 않도록 하여, 보다 안정적인 레벨의 고전위를 검출할 수 있는 반도체소자의 고전위 검출기를 제공하는 데 그 목적이 있다.Accordingly, the present invention has been made to solve such a problem, and even if the level of the supplied power supply voltage is changed, the potential applied to the node serving as the reference for the detection of the high potential is not affected, and thus the high potential at a more stable level is achieved. An object of the present invention is to provide a high potential detector of a semiconductor device capable of detecting.
도 1은 종래의 고전위 검출기의 회로도.1 is a circuit diagram of a conventional high potential detector.
도 2는 본 발명에 따른 고전위 검출기의 회로도.2 is a circuit diagram of a high potential detector according to the present invention.
도 3은 본 발명 및 종래의 고전위 검출기의 직류 특성곡선을 보여주는 그래프.Figure 3 is a graph showing the DC characteristic curve of the present invention and the conventional high potential detector.
도 4는 본 발명 및 종래의 고전위 검출기의 직류특성에 의하여 나타나는 전원전압과 검출된 고전위의 관계를 보여주는 그래프.Figure 4 is a graph showing the relationship between the detected high potential and the power supply voltage exhibited by the DC characteristics of the present invention and the conventional high potential detector.
*도면의 주요 부분에 대한 부호의 설명** Description of the symbols for the main parts of the drawings *
10:고전위공급부 20,30:NMOS트랜지스터10: high potential supply 20, 30: NMOS transistor
40:바이어스회로 41,42:PMOS트랜지스터40: Bias circuit 41, 42: PMOS transistor
43:부하 50,60:인버터43: Load 50, 60: Inverter
detN:고전위노드detN: high potential node
이와 같은 목적을 달성하기 위한 본 발명은 일측으로 인가된 고전위를 전원전압의 변동에 관계없이 공급하는 고전위공급부; 상기 고전위공급부의 타측과 연결된 전류미러의 전위에 의하여 각각 구동되는 한 쌍의 NMOS트랜지스터; 일정한 바이어스전압을 이용하여, 상기 한 쌍의 NMOS트랜지스터와 연결된 고전위감지노드에 상기 전원전압이 공급되도록 하는 바이어스회로; 및 상기 고전위감지노드의 전위를순차적으로 반전시켜 고전위검출신호를 출력하는 인버터로 구성되는 것을 특징으로 한다.The present invention for achieving the above object is a high potential supply for supplying a high potential applied to one side irrespective of the fluctuation of the power supply voltage; A pair of NMOS transistors each driven by a potential of a current mirror connected to the other side of the high potential supply unit; A bias circuit for supplying the power supply voltage to a high potential sensing node connected to the pair of NMOS transistors using a constant bias voltage; And an inverter outputting a high potential detection signal by sequentially inverting the potential of the high potential sensing node.
이하, 본 발명의 실시예를 첨부 도면을 참조하여 설명하면 다음과 같다.Hereinafter, an embodiment of the present invention will be described with reference to the accompanying drawings.
도 2는 본 발명에 따른 고전위 검출기의 회로도이다. 도 2를 참조하면, 본 발명에 따른 고전위 검출기는 일측으로 인가된 고전위(Vpp)를 전원전압(Vdd)의 변동에 관계없이 공급하는 고전위공급부(10)와, 그 고전위공급부(10)의 타측과 연결된 전류미러의 전위에 의하여 각각 구동되는 한 쌍의 NMOS트랜지스터(20),(30)와, 일정한 바이어스전압을 이용하여 그 NMOS트랜지스터(20),(30)와 연결된 고전위감지노드(detN)에 상기 전원전압(Vdd)이 공급되도록 하는 바이어스회로(40)와, 상기 고전위감지노드(detN)의 전위를 순차적으로 반전시켜 고전위검출신호(out_new)를 출력하는 인버터(50),(60)로 구성된다.2 is a circuit diagram of a high potential detector according to the present invention. Referring to FIG. 2, the high potential detector according to the present invention provides a high potential supply unit 10 for supplying a high potential Vpp applied to one side regardless of a change in power supply voltage Vdd, and the high potential supply unit 10. A pair of NMOS transistors 20 and 30 respectively driven by the potential of the current mirror connected to the other side of the circuit) and a high potential sensing node connected to the NMOS transistors 20 and 30 using a constant bias voltage. A bias circuit 40 for supplying the power supply voltage Vdd to detN and an inverter 50 for outputting a high potential detection signal out_new by sequentially inverting the potential of the high potential sensing node detN. It consists of (60).
상기 고전위공급부(10)는 서로 직렬연결되고 각각의 게이트 및 드레인이 단락된 PMOS트랜지스터(11),(12)로 구성된다.The high potential supply unit 10 is composed of PMOS transistors 11 and 12 connected in series with each other and shorted at their respective gates and drains.
상기 바이어스회로(40)는 바이어스전압에 의하여 구동되어 상기 전원전압(Vdd)을 상기 고전위감지노드(detN)에 공급하기 위한 PMOS트랜지스터(41)와, 부하(43)를 거쳐 전류미러에 상기 바이어스전압을 공급하는 PMOS트랜지스터(42)로 구성된다.The bias circuit 40 is driven by a bias voltage to supply the power supply voltage Vdd to the high potential sensing node detN, and a bias to the current mirror via a load 43 and a load 43. It consists of a PMOS transistor 42 which supplies a voltage.
이와 같이 구성되는 본 발명에 따른 고전위 검출기의 동작을 첨부된 도면을 참조하여 상세히 설명하면 다음과 같다.The operation of the high potential detector according to the present invention configured as described above will be described in detail with reference to the accompanying drawings.
먼저, 고전위공급부(10)의 PMOS트랜지스터(11),(12)는 전원전압(Vdd)과 관계없이 전류미러의 전위에 의하여 구동된다.First, the PMOS transistors 11 and 12 of the high potential supply unit 10 are driven by the potential of the current mirror regardless of the power supply voltage Vdd.
이때, 고전위감지노드(detN)에는 바이어스회로(40)로부터 공급된 전원전압(Vdd)이 인가된다. 즉, 바이어스회로(40)의 부하(43)를 거쳐 전류미러에 인가되는 바이어스 전압이 PMOS트랜지스터(41)의 게이트에 인가되어 PMOS트랜지스터(41)가 구동됨에 따라, PMOS트랜지스터(41)의 소오스측에 공급된 전원전압(Vdd)이 고전위 감지노드(detN)에 인가된다. 여기서, 부하(43)는 예를 들어 저항을 이용하여 구성될 수 있다.In this case, the power supply voltage Vdd supplied from the bias circuit 40 is applied to the high potential sensing node detN. That is, as the bias voltage applied to the current mirror via the load 43 of the bias circuit 40 is applied to the gate of the PMOS transistor 41 to drive the PMOS transistor 41, the source side of the PMOS transistor 41 is driven. The power supply voltage Vdd supplied to the high potential sensing node detN is applied. Here, the load 43 may be configured using a resistor, for example.
그리고, 부하(43) 및 PMOS트랜지스터(42)의 크기를 조정하여 보다 정교한 바이어스 전압을 PMOS트랜지스터(41)에 인가하면, 전원전압(Vdd)의 변동에 대하여 고전위감지노드(detN)의 전위변동을 더욱 줄일 수 있다.Then, when the size of the load 43 and the PMOS transistor 42 is adjusted to apply a more sophisticated bias voltage to the PMOS transistor 41, the potential variation of the high potential sensing node detN is changed with respect to the change in the power supply voltage Vdd. Can be further reduced.
도 3의 그래프(GRP2)를 참조하면, NMOS트랜지스터(20),(30)의 게이트에 연결된 전류미러 노드의 전압은 고전압(Vpp)에만 영향을 받고, 전원전압(Vdd)에는 거의 무관한 것을 알 수 있다.Referring to the graph GRP2 of FIG. 3, it can be seen that the voltages of the current mirror nodes connected to the gates of the NMOS transistors 20 and 30 are only affected by the high voltage Vpp and are almost independent of the power supply voltage Vdd. Can be.
또한, 도 4를 참조하면, 고전압감지노드(detN)에서 감지되는 고전압(Vpp)도 종래에 비하여 전원전압(Vdd)에 거의 무관함을 알 수 있다.In addition, referring to FIG. 4, it can be seen that the high voltage Vpp sensed by the high voltage sensing node detN is almost independent of the power supply voltage Vdd.
이상에서 살펴 본 바와 같이, 본 발명은 공급되는 전원전압의 레벨이 변동되더라도 고전위 검출의 기준이 되는 노드에 인가되는 전위가 영향을 받지 않도록 하여, 보다 안정적인 레벨의 고전위를 검출할 수 있다.As described above, the present invention can detect the high potential of a more stable level by preventing the potential applied to the node serving as the reference for the high potential detection even if the level of the power supply voltage supplied is changed.
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Citations (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01256220A (en) * | 1988-04-05 | 1989-10-12 | Nec Corp | Input circuit |
| JPH05119127A (en) * | 1991-10-25 | 1993-05-18 | Toshiba Corp | Semiconductor integrated circuit |
| JPH05129920A (en) * | 1991-10-31 | 1993-05-25 | Nec Kyushu Ltd | Voltage detection circuit |
| JPH05288782A (en) * | 1992-04-14 | 1993-11-02 | Toshiba Corp | High-potential detection circuit |
| JPH06230043A (en) * | 1993-02-02 | 1994-08-19 | Hitachi Ltd | Voltage detecting circuit |
| KR970066578A (en) * | 1996-03-29 | 1997-10-13 | 가네꼬 히사시 | High voltage detector circuit |
| KR20000060391A (en) * | 1999-03-15 | 2000-10-16 | 김영환 | Vpp DETECTING DEVICE |
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1999
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Patent Citations (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01256220A (en) * | 1988-04-05 | 1989-10-12 | Nec Corp | Input circuit |
| JPH05119127A (en) * | 1991-10-25 | 1993-05-18 | Toshiba Corp | Semiconductor integrated circuit |
| JPH05129920A (en) * | 1991-10-31 | 1993-05-25 | Nec Kyushu Ltd | Voltage detection circuit |
| JPH05288782A (en) * | 1992-04-14 | 1993-11-02 | Toshiba Corp | High-potential detection circuit |
| JPH06230043A (en) * | 1993-02-02 | 1994-08-19 | Hitachi Ltd | Voltage detecting circuit |
| KR970066578A (en) * | 1996-03-29 | 1997-10-13 | 가네꼬 히사시 | High voltage detector circuit |
| KR20000060391A (en) * | 1999-03-15 | 2000-10-16 | 김영환 | Vpp DETECTING DEVICE |
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| LAPS | Lapse due to unpaid annual fee |