KR100318462B1 - Micro pattern gap formation method of semiconductor device - Google Patents
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Abstract
본 발명은 반도체 기술에 관한 것으로, 특히 반도체 소자의 미세 패턴간극 형성방법에 관한 것이며, 현재의 노광 기술을 사용하여 현재 리소그래피 공정의 해상 한계(예를 들어, 0.25㎛) 이하의 미세한 패턴간극을 형성할 수 있는 반도체 소자의 미세 패턴간극 형성방법을 제공하고자 한다. 포토레지스트 내의 탄소(carbon) 성분과 반응하여 쉽게 폴리머를 발생시키는 가스(예를 들어, HBr, N2, O2, CF4등의 C-F 계열 가스, CHF3등의 C-H-F 계열 가스)를 단독 또는 혼합 사용하여 형성된 플라즈마를 구성하는 여러 가지 물질 중에서 전하를 띤 이온들이 실리콘층, 실리콘산화막, 실리콘질화막 등의 하지막에 입사되어 스캐터링(scattering)을 일으키는데, 이때 입사된 이온들이 하지막의 Si, O, N 등의 성분 및 포토레지스트의 탄소 성분과 반응하여 비휘발성 폴리머를 발생시키게 된다. 이러한 비휘발성 폴리머는 포토레지스트 패턴의 표면(주로 측벽 부분)에 증착되어 포토레지스트 패턴의 크기를 증가시키고, 이에 따라 포토레지스트 패턴 사이의 공간은 상대적으로 줄어들게 된다.BACKGROUND OF THE INVENTION Field of the Invention The present invention relates to semiconductor technology, and more particularly, to a method for forming a fine pattern gap of a semiconductor device, and to forming a fine pattern gap below a resolution limit (for example, 0.25 µm) of a current lithography process using current exposure techniques. An object of the present invention is to provide a method for forming a fine pattern gap of a semiconductor device. Either alone or a mixture of gases (e.g., CF-based gases such as HBr, N 2 , O 2 , CF 4, and CHF-based gases such as CHF 3 ) that react with carbon components in the photoresist to easily generate polymers. Among the various materials constituting the plasma formed, charged ions are incident on a base film such as a silicon layer, a silicon oxide film, or a silicon nitride film to cause scattering. It reacts with components, such as N, and the carbon component of a photoresist, and produces a nonvolatile polymer. These nonvolatile polymers are deposited on the surface of the photoresist pattern (mostly sidewall portions) to increase the size of the photoresist pattern, thereby reducing the space between the photoresist patterns relatively.
Description
본 발명은 반도체 기술에 관한 것으로, 특히 반도체 소자의 미세 패턴간극 형성방법에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to semiconductor technology, and more particularly to a method for forming a fine pattern gap of a semiconductor device.
반도체 소자의 고집적화에 따라 반도체 소자를 구성하는 각각의 패턴은 미세화 되고 있으며, 오정렬을 대비한 공정 마진 또한 줄어들고 있다. 일반적으로, 반도체 소자의 패턴 형성은 포토레지스트를 사용하는 리소그래피 공정을 통해 이루어지는데, 현재 상업화되어 안정적인 공정이 가능한 최소의 크기는 화학증폭형 원자외선(DUV) 포토레지스트를 파장(λ)이 248㎚인 KrF 광원을 사용하여 노광하는 방법을 통해 얻어지는 0.25㎛이다. 이는 KrF 광원의 해상도 한계에 해당하며, KrF 광원을 사용하여 0.25㎛ 이하의 미세 패턴을 안정적으로 형성하는 것은 파장의 한계 때문에 거의 불가능하다고 볼 수 있다.As the semiconductor devices are highly integrated, each pattern constituting the semiconductor device is miniaturized, and process margins for misalignment are also decreasing. In general, the pattern formation of the semiconductor device is performed through a lithography process using a photoresist, the smallest size that is commercially available and stable process is a chemically amplified deep ultraviolet (DUV) photoresist with a wavelength (λ) of 248nm It is 0.25 micrometer obtained through the method of exposing using a KrF light source. This corresponds to the resolution limit of the KrF light source, and it is almost impossible to stably form a fine pattern of 0.25 μm or less using the KrF light source due to the limitation of the wavelength.
첨부된 도면 도 1a 및 도 1b는 종래 기술에 따른 리소그래피 공정을 고찰하기 위한 전자 현미경(SEM) 사진이다.1A and 1B are electron microscope (SEM) photographs for considering a lithographic process according to the prior art.
우선, 도 1a는 그 하부에 기 형성된 폴리실리콘막을 패터닝하기 위한 포토레지스트 패턴을 형성한 상태를, 도 1b는 포토레지스트 패턴을 식각장벽으로 하여 패터닝된 폴리실리콘막의 단면을 나타낸 전자현미경(SEM) 사진이다.First, FIG. 1A shows a photoresist pattern for patterning a polysilicon film previously formed on the bottom thereof, and FIG. 1B shows an SEM image showing a cross section of a polysilicon film patterned using the photoresist pattern as an etch barrier. to be.
도시된 바와 같이 포토레지스트 패턴과 식각 대상층인 폴리실리콘막은 그 선폭이 2200Å으로 거의 동일하게 형성됨을 알 수 있다(이러한 2200Å의 선폭을 가지는 패턴의 형성은 실험적으로 가능한 것이지, 실제 프로세스에서 안정적으로 또는 반복 재현성을 가지고 이를 얻는 것은 거의 불가능함).As shown, it can be seen that the photoresist pattern and the polysilicon film, which is an etch target layer, have almost the same line width of 2200 mW (the formation of the pattern having the line width of 2200 mW is experimentally possible, stably or repeatedly in actual process). It is almost impossible to get it with reproducibility).
0.25㎛ DRAM 프로세스의 경우, 리프레시(refresh) 특성과 콘택홀 형성 시의 공정 마진의 부족을 극복하기 위한 하나의 방법으로 접합층에 접속되는 자기정렬 패드를 형성하고, 후속 콘택홀 형성시 자기정렬 패드를 통해 접속을 이루는 방법을 택하고 있다.In the case of a 0.25 탆 DRAM process, a self-aligning pad connected to the bonding layer is formed as a method for overcoming the refresh characteristics and the lack of process margin in forming the contact hole, and in the subsequent contact hole formation, the self-aligning pad is formed. We are choosing a way to establish a connection.
첨부된 도면 도 2a 내지 도 2c는 종래기술에 따른 자기정렬 콘택 형성 공정을 도시한 것으로, 이하 이를 참조하여 종래기술을 살펴본다.2A to 2C illustrate a process of forming a self-aligned contact according to the prior art, which will be described below with reference to the related art.
우선 도 2a는 실리콘 기판(10) 상에 일련의 트랜지스터 형성 공정을 통해 측벽 스페이서(11) 및 마스크 산화막(12)을 구비한 게이트(13)가 형성된 하부 구조 전체에 자기정렬 패드용 폴리실리콘막(14) 및 반사방지용 질화막(15)이 증착되고, 그 상부에 자기정렬 패드 형성을 위한 포토레지스트 패턴(16)이 형성된 상태를 나타낸 것이다. 이때, 점선을 기준으로 오른쪽에는 포토레지스트 패턴(16) 사이의 간극이 0.25㎛ 이상 확보된 상태를 나타내며, 점선을 기준으로 왼쪽에는 포토레지스트 패턴(16) 사이의 간극이 0.25㎛ 이하인 경우로서 노광원의 해상도 한계로 인하여 포토레지스트 패턴(16)이 제대로 형성되지 못하고 있다('A' 부분).First, FIG. 2A illustrates a polysilicon film for self-aligning pads on an entire lower structure in which a gate 13 having sidewall spacers 11 and a mask oxide film 12 is formed through a series of transistor forming processes on a silicon substrate 10. 14) and the antireflective nitride film 15 is deposited, and a photoresist pattern 16 for forming a self-aligning pad is formed thereon. At this time, the gap between the photoresist patterns 16 is secured by 0.25 μm or more on the right side based on the dotted line, and the gap between the photoresist patterns 16 is 0.25 μm or less on the left side based on the dotted line. Due to the resolution limitation of the photoresist pattern 16 is not properly formed ('A' portion).
이어서 도 2b는 포토레지스트 패턴(16)을 사용하여 질화막(15) 및 폴리실리콘막(14)을 선택 식각하여 자기정렬 패드를 형성하고, 포토레지스트 패턴(16)을 제거한 다음, 전체구조 상부에 층간절연막(17)을 형성한 상태를 나타내고 있다.Subsequently, in FIG. 2B, the nitride film 15 and the polysilicon film 14 are selectively etched using the photoresist pattern 16 to form a self-aligning pad, the photoresist pattern 16 is removed, and then an interlayer is formed over the entire structure. The state in which the insulating film 17 is formed is shown.
다음으로 도 2c는 자기정렬 패드에 비트라인(18) 및 전하저장 전극(19)이 콘택된 상태를 나타낸 것으로, 도 2a의 'A' 부분에서 포토레지스트 패턴(16)이 제대로 형성되지 못한 것에 의하여 자기정렬 패드간의 브릿지('B' 부분)가 유발됨을 도시하고 있다. 또한, 포토레지스트 패턴(16)의 간극을 충분히 확보하는 경우에는 자기정렬 패드의 선폭이 줄어들어(도 3의 SEM 사진 참조) 오버랩 마진이 떨어지고 이로 인해 게이트(13)와 자기정렬 패드와의 브릿지('C' 부분)가 유발될 가능성이 커지는 문제점이 있었다. 도면 부호 '20'은 층간절연막을 나타낸 것이다.Next, FIG. 2C illustrates a state in which the bit line 18 and the charge storage electrode 19 are in contact with the self-aligning pad. The photoresist pattern 16 is not properly formed in the 'A' portion of FIG. 2A. It shows that the bridge ('B' portion) between the self-aligning pads is caused. In addition, when the gap between the photoresist pattern 16 is sufficiently secured, the line width of the self-aligning pad is reduced (see SEM image of FIG. 3), and the overlap margin is reduced, which causes the bridge between the gate 13 and the self-aligning pad (' C 'part) is likely to cause a problem. Reference numeral 20 denotes an interlayer insulating film.
이처럼 리소그래피 공정의 해상도 한계에 따른 문제점을 극복하기 위한 차세대 기술로서 X-선을 노광원으로 사용하는 리소그래피 기술이 있으나, 그 공정을 실시하기 위한 상업화된 장비가 없는 등 아직까지 기술적으로 많은 제약이 따르고 있다. 이처럼 현재까지는 포토레지스트를 사용하여 0.25㎛ 이하의 미세 패턴을 안정적으로 형성할 수 있는 기술이 없었다.As a next-generation technology for overcoming the problems due to the resolution limitation of the lithography process, there is a lithography technique that uses X-rays as an exposure source, but there are still many technical limitations, such as no commercial equipment for performing the process. have. As such, there has been no technique capable of stably forming a fine pattern of 0.25 μm or less using a photoresist.
본 발명은 현재의 노광 기술을 사용하여 현재 리소그래피 공정의 해상 한계(예를 들어, 0.25㎛) 이하의 미세한 패턴간극을 형성할 수 있는 반도체 소자의 미세 패턴간극 형성방법을 제공하고자 한다.SUMMARY OF THE INVENTION The present invention seeks to provide a method for forming a fine pattern gap in a semiconductor device capable of forming a fine pattern gap below a resolution limit (for example, 0.25 mu m) of a current lithography process using current exposure techniques.
도 1a 및 도 1b는 종래 기술에 따른 리소그래피 공정을 고찰하기 위한 전자 현미경(SEM) 사진도.1A and 1B are electron microscopic (SEM) photographic views for considering a lithographic process according to the prior art.
도 2a 내지 도 2c는 종래기술에 따른 자기정렬 콘택 형성 공정도.Figures 2a to 2c is a process diagram for forming a self-aligned contact according to the prior art.
도 3은 종래 기술에 따른 자기정렬 패드 식각 후의 전자 현미경 사진도.3 is an electron micrograph after the self-aligned pad etching according to the prior art.
도 4a 및 도 4b는 본 발명에 따른 폴리머 증착 후의 전자 현미경 사진도.4A and 4B are electron micrographs after polymer deposition according to the present invention.
도 5a 및 도 5b는 본 발명에 따른 패턴 식각 후의 전자 현미경 사진도.5A and 5B are electron micrographs after pattern etching according to the present invention.
도 6a 내지 도 6d는 본 발명의 일 실시예에 따른 자기정렬 콘택 형성 공정도.6A through 6D are diagrams illustrating a process of forming a self-aligned contact according to an embodiment of the present invention.
도 7a 내지 도 7c는 각각 상기 도 2a 내지 도 2c의 전자현미경 사진도.7A to 7C are electron micrographs of FIGS. 2A to 2C, respectively.
도 8은 본 발명의 다른 실시예에 따른 폴리실리콘 패드 식각 후의 전자 현미경 사진도.8 is an electron micrograph after polysilicon pad etching according to another embodiment of the present invention.
도 9는 폴리머 증착 시간에 따른 패턴 선폭 증가분을 나타낸 그래프.9 is a graph showing the pattern line width increase with polymer deposition time.
* 도면의 주요 부분에 대한 부호의 설명* Explanation of symbols for the main parts of the drawings
30 : 실리콘 기판 31 : 측벽 스페이서30 silicon substrate 31 sidewall spacer
32 : 마스크 산화막 33 : 게이트32: mask oxide film 33: gate
34 : 폴리실리콘막(폴리실리콘 패드)34: polysilicon film (polysilicon pad)
35 : 실리콘질화막 36 : 포토레지스트 패턴35 silicon nitride film 36 photoresist pattern
37 : 비휘발성 폴리머 38 : 비트라인37 non-volatile polymer 38 bit line
39 : 전하저장 전극 40, 41 : 층간절연막39: charge storage electrode 40, 41: interlayer insulating film
상기의 기술적 과제를 달성하기 위하여 본 발명으로부터 제공되는 특징적인 반도체 소자의 미세 패턴간극 형성방법은, 반도체 기판 상에 형성된 소정의 식각대상층 상부에 포토레지스트 패턴을 형성하는 단계; 노출된 물질막과 플라즈마의 반응에 의해 상기 포토레지스트 패턴 측벽 부분에 집중되도록 비휘발성 폴리머를 증착하는 단계; 및 상기 포토레지스트 패턴 및 상기 비휘발성 폴리머를 식각장벽으로 하여 상기 식각 대상층을 식각하는 단계를 포함하여 이루어진다.In order to achieve the above technical problem, a method of forming a fine pattern gap of a semiconductor device, the method comprising: forming a photoresist pattern on a predetermined etching target layer formed on a semiconductor substrate; Depositing a non-volatile polymer to concentrate on the sidewall portion of the photoresist pattern by reaction of the exposed material film and plasma; And etching the etching target layer using the photoresist pattern and the nonvolatile polymer as an etching barrier.
포토레지스트 내의 탄소(carbon) 성분과 반응하여 쉽게 폴리머를 발생시키는 가스(예를 들어, HBr, N2, O2, CF4등의 C-F 계열 가스, CHF3등의 C-H-F 계열 가스)를 단독 또는 혼합 사용하여 형성된 플라즈마를 구성하는 여러 가지 물질 중에서 전하를 띤 이온들이 실리콘층, 실리콘산화막, 실리콘질화막 등의 하지막에 입사되어 스캐터링(scattering)을 일으키는데, 이때 입사된 이온들이 하지막의 Si, O, N 등의 성분 및 포토레지스트의 탄소 성분과 반응하여 비휘발성 폴리머를 발생시키게 된다. 이러한 비휘발성 폴리머는 포토레지스트 패턴의 표면(주로 측벽 부분)에 증착되어 포토레지스트 패턴의 크기를 증가시키고, 이에 따라 포토레지스트 패턴 사이의 공간은 상대적으로 줄어들게 된다.Either alone or a mixture of gases (e.g., CF-based gases such as HBr, N 2 , O 2 , CF 4, and CHF-based gases such as CHF 3 ) that react with carbon components in the photoresist to easily generate polymers. Among the various materials constituting the plasma formed, charged ions are incident on a base film such as a silicon layer, a silicon oxide film, or a silicon nitride film to cause scattering. It reacts with components, such as N, and the carbon component of a photoresist, and produces a nonvolatile polymer. These nonvolatile polymers are deposited on the surface of the photoresist pattern (mostly sidewall portions) to increase the size of the photoresist pattern, thereby reducing the space between the photoresist patterns relatively.
비휘발성 폴리머는 포토레지스트 패턴의 표면뿐만 아니라 노출된 식각 대상층 표면에도 증착되는데, 이처럼 식각 대상층 표면에 증착된 폴리머는 후속 식각 공정에서 식각장벽으로 작용하여 공정을 어렵게 하기 때문에 폴리머 증착시에 포토레지스트 패턴의 측벽 부분에만 선택적으로 증착되도록 공정을 진행하는 것이 중요하다. 폴리머를 선택적으로 증착하기 위하여, 폴리머 증착을 위한 플라즈마 형성시 웨이퍼가 놓이는 전극에 바이어스 전원을 가하여 입사되는 이온의 직진성을 강화시켜줌으로써 즉, 이온의 에너지를 증가시켜줌으로써 노출된 식각 대상층 표면에 강한 에너지를 갖는 이온이 부딪혀서 그 부분에는 폴리머가 증착되지 않도록 하고, 포토레지스트 패턴의 측벽 부위에만 집중적으로 증착되도록 한다. 실제로는 식각 대상층 표면에 폴리머가 증착되지 않는 것이 아니라, 그 증착과 동시에 입사되는 이온의 의해 분해되는 것이다. 따라서, 이와 같은 원리를 실제 리소그래피 공정에 적용하기 위해서는 식각 장비의 특성을 고려한 선택적 폴리머 증착 조건에 대한 연구가 필요한 것이다.The nonvolatile polymer is deposited not only on the surface of the photoresist pattern but also on the surface of the exposed etching target layer. Since the polymer deposited on the surface of the etching target layer acts as an etching barrier in the subsequent etching process, the process becomes difficult, so that the photoresist pattern during the deposition of the polymer is difficult. It is important to proceed with the process so that it is selectively deposited only on the sidewall portions of the. In order to selectively deposit the polymer, a strong energy is applied to the exposed etching target layer surface by applying a bias power to the electrode on which the wafer is placed during the plasma formation for the polymer deposition, thereby increasing the linearity of the incident ions, that is, increasing the energy of the ions. The ions collide with each other so that the polymer is not deposited on the portion, and concentrated on only the sidewall portion of the photoresist pattern. In reality, the polymer is not deposited on the surface of the etching target layer, but is decomposed by ions incident upon the deposition. Therefore, in order to apply such a principle to an actual lithography process, it is necessary to study selective polymer deposition conditions considering the characteristics of etching equipment.
이하, 본 발명이 속한 기술분야에서 통상의 지식을 가진 자가 본 발명을 보다 용이하게 실시할 수 있도록 본 발명의 바람직한 실시예를 소개하기로 한다.Hereinafter, preferred embodiments of the present invention will be introduced so that those skilled in the art can more easily implement the present invention.
첨부된 도면 도 4a 및 도 4b는 HBr 및 N2가스를 사용한 폴리머 증착 후의 전자 현미경 사진이다. 도시된 바와 같이 포토레지스트 패턴(PR)의 측벽에 폴리머(polymer)가 증착되어 전체적인 패턴의 선폭이 단축의 경우(도 4a 참조), 2000Å에서 3450Å으로, 장축의 경우(도 4b 참조), 6500Å에서 8100Å으로 확연히 증가했음을 알 수 있다. 또한, 폴리머 증착 시간을 조절함으로써 패턴을 선폭을 용이하게 조절 가능하다.4A and 4B are electron micrographs after polymer deposition using HBr and N 2 gases. As shown, a polymer is deposited on the sidewalls of the photoresist pattern PR so that the overall pattern width is shortened (see FIG. 4A), from 2000 kPa to 3450 kPa, and from the long axis (see FIG. 4B) to 6500 kPa. It can be seen that the increase to 8100Å. In addition, the line width can be easily adjusted by adjusting the polymer deposition time.
첨부된 도면 도 5a 및 도 5b는 그 측벽에 폴리머가 증착된 포토레지스트 패턴을 식각장벽으로 하는 식각 공정 완료 후의 전자 현미경 사진을 나타낸 것으로, 도시된 바와 같이 단축의 경우(도 5a 참조) 및 장축의 경우(도 5b 참조) 모두 순수한 포토레지스트 패턴의 선폭에 비해 그 선폭이 크게 증가했으며, 이에 따라 패턴간극의 선폭이 감소했음을 알 수 있다. 여기서, 식각되어 형성된 패턴의 선폭이 도 4a 및 도 4b에 나타난 선폭(PR + polymer)에 비해 작아짐을 발견할 수 있는데. 이는 포토레지스트 패턴 측벽의 폴리머가 모두 식각장벽으로 작용하지 못하기 때문이다. 또한, 패턴의 하부가 상부에 비해 크게 형성된 것은 건식 식각시 일반적으로 발생하는 폴리머에 의한 영향에 기인한 것이다.5A and 5B show electron micrographs after completion of an etching process in which a photoresist pattern having a polymer deposited on the sidewall thereof is used as an etch barrier, as shown in FIG. 5A and FIG. In all cases (see FIG. 5B), the line width was greatly increased compared to the line width of the pure photoresist pattern, and thus, the line width of the pattern gap was reduced. Here, the line width of the pattern formed by etching can be found to be smaller than the line width (PR + polymer) shown in Figures 4a and 4b. This is because neither of the polymers on the sidewalls of the photoresist pattern serve as an etch barrier. In addition, the lower part of the pattern is formed larger than the upper part due to the influence of polymers that generally occur during dry etching.
도 4a 및 도 5a에 도시된 포토레지스트 패턴 및 식각된 패턴을 도 1a 및 도 1b에 도시된 바와 비교하면, 본 발명을 실시한 경우 어림잡아 1000Å 이상의 선폭 이득을 얻을 수 있었으며, 이는 결국 패턴간극의 선폭을 1000Å 이상 감소시킬 수 있다는 것을 의미한다.Comparing the photoresist pattern and the etched pattern shown in FIGS. 4A and 5A with those shown in FIGS. 1A and 1B, when the present invention was implemented, a line width gain of 1000 Å or more was estimated, which in turn resulted in a line width of the pattern gap. It means that can be reduced more than 1000Å.
첨부된 도면 도 6a 내지 도 6d는 본 발명의 일 실시예에 따른 자기정렬 콘택 형성 공정을 도시한 것으로, 이하 이를 참조하여 그 공정을 살펴본다.6A through 6D illustrate a process of forming a self-aligned contact according to an embodiment of the present invention. Hereinafter, the process will be described with reference to the drawings.
우선 도 6a에 도시된 바와 같이 실리콘 기판(30) 상에 일련의 트랜지스터 형성 공정을 통해 측벽 스페이서(31) 및 마스크 산화막(32)을 구비한 게이트(33)가 형성된 하부 구조 전체에 자기정렬 패드용 폴리실리콘막(34) 및 반사방지막인 실리콘질화막(35)을 차례로 증착한다. 이어서 실리콘질화막(35) 상부에 자기정렬 패드 형성을 위한 포토레지스트 패턴(36)을 형성한다. 이때, 포토레지스트 패턴(36) 사이의 간극이 0.30㎛ 정도가 되도록 형성하며, 포토레지스트 패턴(36)은 하부층의 종류 및 폴리머 증착 타겟을 고려하여 용해억제형 i-라인 포토레지스트 또는 화학증폭형 원자외선(DUV) 포토레지스트를 사용하여 형성할 수 있다.First, as shown in FIG. 6A, a series of transistor forming processes are performed on a silicon substrate 30 to form a self-aligning pad for the entire lower structure in which a gate 33 having a sidewall spacer 31 and a mask oxide layer 32 is formed. The polysilicon film 34 and the silicon nitride film 35 as an antireflection film are sequentially deposited. Subsequently, a photoresist pattern 36 for forming a self-aligning pad is formed on the silicon nitride layer 35. In this case, the gap between the photoresist pattern 36 is formed to be about 0.30 μm, and the photoresist pattern 36 is a dissolution inhibiting i-line photoresist or chemically amplified circle in consideration of the type of the lower layer and the polymer deposition target. It can be formed using ultraviolet (DUV) photoresist.
이와 같이 포토레지스트 패턴(36)이 형성된 구조의 전자현미경(SEM) 사진을도 7a에 도시하였다.An electron microscope (SEM) photograph of the structure in which the photoresist pattern 36 is formed as shown in FIG. 7A is illustrated.
이어서 도 6b에 도시된 바와 같이 포토레지스트 패턴(36) 측벽에 비휘발성 폴리머(37)를 증착한다. 비휘발성 폴리머(37)의 증착은 반응성이온식각(RIE) 방식의 식각 장비 내에서 이루어지는데, HBr 가스를 사용하여 플라즈마를 형성하며, 챔버 압력은 1 내지 100mT, 전극 및 챔버 벽의 온도는 -30 내지 +80℃ 범위에서 설정하며, 500∼2000W의 바이어스 전원을 웨이퍼측 전극에 인가하여 노출된 하부층의 표면에는 비휘발성 폴리머(37)가 증착되지 않고 포토레지스트 패턴(36)의 측벽에만 선택적으로 증착되도록 한다. 이때, 비휘발성 폴리머(37)의 증착 과정에서 실리콘질화막(35)이 소모되며, 폴리실리콘막(34)이 노출된다. 그리고, 폴리실리콘 패드(34)의 선폭 제어는 비휘발성 폴리머(37)의 증착 두께를 조절함으로써 가능하다.Next, as shown in FIG. 6B, a nonvolatile polymer 37 is deposited on the sidewalls of the photoresist pattern 36. The deposition of the nonvolatile polymer 37 is carried out in a reactive ion etching (RIE) etching apparatus, using HBr gas to form a plasma, the chamber pressure is 1 to 100mT, the temperature of the electrode and the chamber wall is -30 A non-volatile polymer 37 is not deposited on the surface of the lower layer exposed by applying a bias power source of 500 to 2000 W to the wafer side electrode and selectively deposited only on the sidewall of the photoresist pattern 36. Be sure to At this time, the silicon nitride film 35 is consumed during the deposition of the nonvolatile polymer 37, and the polysilicon film 34 is exposed. In addition, the line width control of the polysilicon pad 34 is possible by adjusting the deposition thickness of the nonvolatile polymer 37.
이때의 SEM 사진을 도 7b에 도시하였다.The SEM photograph at this time is shown in FIG. 7B.
다음으로 도 6c에 도시된 바와 같이 포토레지스트 패턴(36) 및 그 측벽에 증착된 비휘발성 폴리머(37)를 식각장벽으로 하여 식각 대상층인 폴리실리콘막(34)을 건식 식각함으로써 폴리실리콘 패드(34)를 형성한 다음, 포토레지스트 패턴(26)을 제거한다. 이때, 건식 식각은 비휘발성 폴리머(37) 증착시 사용된 장비 내에서 인시츄(in-situ)로 이루어질 수 있다.Next, as shown in FIG. 6C, the polysilicon pad 34 is dry-etched by using the photoresist pattern 36 and the nonvolatile polymer 37 deposited on the sidewall thereof as an etch barrier. ), And then the photoresist pattern 26 is removed. In this case, the dry etching may be performed in-situ in the equipment used for depositing the nonvolatile polymer 37.
이때의 SEM 사진을 도 7c에 도시하였다. 도면으로부터 폴리실리콘 패드(34) 간의 브릿지는 발생하지 않음을 알 수 있다.The SEM photograph at this time is shown in Figure 7c. It can be seen from the figure that the bridge between the polysilicon pads 34 does not occur.
계속하여 도 6d는 폴리실리콘 패드(34)에 비트라인(38) 및 전하저장전극(39)이 콘택된 상태를 나타낸 것으로, 폴리실리콘 패드(34) 간의 브릿지가 발생하지 않음은 물론, 폴리실리콘 패드(34)의 선폭이 증가하여 충분한 오버랩 마진을 확보함으로써 게이트(33)와 폴리실리콘 패드(34)간의 브릿지 또한 발생하지 않았다. 미설명 도면 부호 '40', '41'은 각각 층간절연막을 나타낸 것이다.6D illustrates a state in which the bit line 38 and the charge storage electrode 39 are in contact with the polysilicon pad 34, and a bridge between the polysilicon pads 34 does not occur, as well as the polysilicon pad. As the line width of 34 increased to ensure sufficient overlap margin, the bridge between the gate 33 and the polysilicon pad 34 also did not occur. Unexplained reference numerals '40' and '41' denote interlayer insulating films, respectively.
첨부된 도면 도 8은 본 발명의 다른 실시예에 따라 형성된 자기정렬 패드의 단면 구조를 도시한 전자현미경 사진도로서, 도시된 구조는 자기정렬 패드용 폴리실리콘막 상부에 반사방지막인 질화막을 형성하고, 그 상부에 포토레지스트 패턴을 형성한 다음, 본 발명을 적용하여 포토레지스트 패턴 측벽에 비휘발성 폴리머를 증착하고 식각을 진행한 후의 상태를 나타내고 있다.FIG. 8 is an electron micrograph showing a cross-sectional structure of a self-aligning pad formed according to another embodiment of the present invention, in which the illustrated structure forms a nitride film as an antireflection film on the polysilicon film for the self-aligning pad. After the photoresist pattern is formed on the upper surface of the photoresist pattern, the non-volatile polymer is deposited on the sidewalls of the photoresist pattern and the etching is performed.
본 실시예에서 비휘발성 폴리머의 증착 및 폴리실리콘막의 식각은 ICP(inductively coupled plasma) 방식의 폴리실리콘 식각 장비인 Lam Research사의 TCP-9408을 이용하였으며, 선택적인 폴리머 증착은 다음과 같은 조건으로 수행한다.In the present embodiment, the deposition of the nonvolatile polymer and the etching of the polysilicon layer were performed using Lam Research's TCP-9408, an inductively coupled plasma (ICP) type polysilicon etching equipment, and selective polymer deposition was performed under the following conditions. .
HBr 및 N2가스를 1 : 10 내지 10 : 1의 비율로 혼합하여 플라즈마를 형성하고, 챔버 압력은 1 내지 50mT, 전극 온도는 -30 내지 +80℃ 범위에서 설정하고, 소오스 전원은 100 내지 600W, 바이어스 전원은 300W 이하의 범위에서 설정하여 노출된 하부층의 표면에는 비휘발성 폴리머가 거의 증착되지 않고, 포토레지스트 패턴의 측벽에만 집중되어 선택적인 증착되도록 한다.HBr and N 2 gas are mixed at a ratio of 1:10 to 10: 1 to form a plasma, the chamber pressure is set at 1 to 50 mT, the electrode temperature is set at a range of -30 to + 80 ° C, and the source power source is 100 to 600 W. The bias power supply is set in a range of 300 W or less so that the non-volatile polymer is hardly deposited on the exposed surface of the underlying layer, and is concentrated only on the sidewalls of the photoresist pattern so as to selectively deposit it.
도면으로부터 폴리실리콘 패드의 선폭이 상기 도 3과 비교하여 1000Å 이상증가됨을 알 수 있다.It can be seen from the figure that the line width of the polysilicon pad is increased by 1000 Å or more as compared with FIG. 3.
본 발명은 폴리머의 증착 두께를 조절함으로써 패턴의 선폭 제어가 가능하도록 하는데, 첨부된 도면 도 6에 나타난 바와 같이 특정 범위에서 폴리머 증착 시간(즉, 플라즈마 노출 시간)과 선폭 증가분이 정비례 관계에 있기 때문에 폴리머 노출 시간을 조절함으로써 하부층 패턴의 선폭을 용이하게 제어할 수 있다. 여기서, 폴리머 증착 시간이 100초일 때 선폭이 급격히 증가함을 볼 수 있는데, 이는 포토레지스트 패턴의 하부층인 질화막(식각방지막)이 폴리머 증착 과정에서 모두 식각되고 그 하부에 존재하는 폴리실리콘막이 노출되어 폴리머 증착 속도가 증가하기 때문이다. 따라서, 하부층의 종류 및 두께를 조절하면 원하는 패턴 선폭을 용이하게 제어할 수 있게 된다.The present invention enables to control the line width of the pattern by adjusting the deposition thickness of the polymer, since the polymer deposition time (ie, plasma exposure time) and the line width increment are directly proportional to each other as shown in FIG. 6. By adjusting the polymer exposure time, the line width of the underlayer pattern can be easily controlled. Here, it can be seen that the line width rapidly increases when the polymer deposition time is 100 seconds, which means that the nitride layer (etch preventing layer), which is the lower layer of the photoresist pattern, is etched during the polymer deposition process and the polysilicon layer existing under the polymer is exposed to expose the polymer. This is because the deposition rate is increased. Therefore, by adjusting the type and thickness of the lower layer it is possible to easily control the desired pattern line width.
이상에서 설명한 본 발명은 전술한 실시예 및 첨부된 도면에 의해 한정되는 것이 아니고, 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 여러 가지 치환, 변형 및 변경이 가능하다는 것이 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 있어 명백할 것이다.The present invention described above is not limited to the above-described embodiments and the accompanying drawings, and various substitutions, modifications, and changes are possible in the art without departing from the technical spirit of the present invention. It will be apparent to those of ordinary knowledge.
예를 들어, 전술한 실시예에서는 패턴 형성을 위해 실리콘질화막을 반사방지막으로 사용하는 경우를 일례로 들어 설명하였으나, 실리콘질화막이 필수적인 것은 아니다.For example, in the above-described embodiment, the case where the silicon nitride film is used as the anti-reflection film for pattern formation has been described as an example, but the silicon nitride film is not essential.
또한, 전술한 본 발명의 미세 패턴간극 형성은 콘택홀, 전하저장 전극 및 전극 패드 등 패턴의 형태에 구애받지 않는다.In addition, the formation of the fine pattern gap of the present invention described above is not limited to the shape of the pattern such as the contact hole, the charge storage electrode and the electrode pad.
전술한 본 발명은 현재 사용 중인 장비 및 기술을 사용하여 리소그래피 공정의 한계(예를 들어, 0.25㎛) 이하의 선폭을 비교적 용이하게 구현할 수 있으며, 그 선폭의 제어 또한 용이한 장점이 있다. 또한, 본 발명은 응용 방법에 따라서는 패턴 사이의 불필요한 공간을 줄임으로써 오버랩 마진을 확보함으로써 오정렬을 방지하는 효과가 있다.The present invention described above can relatively easily implement the line width below the limit (eg, 0.25 μm) of the lithography process using the equipment and technology currently in use, and also has the advantage of easy control of the line width. In addition, the present invention has the effect of preventing misalignment by securing an overlap margin by reducing unnecessary space between patterns depending on the application method.
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Families Citing this family (2)
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|---|---|---|---|---|
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Citations (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH06310457A (en) * | 1993-04-22 | 1994-11-04 | Sanyo Electric Co Ltd | Contact hole formation |
| JPH07130680A (en) * | 1993-11-02 | 1995-05-19 | Matsushita Electron Corp | Method of fabricating semiconductor device |
| JPH07161657A (en) * | 1993-12-08 | 1995-06-23 | Fujitsu Ltd | Formation of pattern |
| JPH08195380A (en) * | 1995-01-13 | 1996-07-30 | Sony Corp | Method of forming contact hole |
| KR970013363A (en) * | 1995-08-31 | 1997-03-29 | 김광호 | Capacitor Manufacturing Method of Semiconductor Device |
-
1998
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Patent Citations (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH06310457A (en) * | 1993-04-22 | 1994-11-04 | Sanyo Electric Co Ltd | Contact hole formation |
| JPH07130680A (en) * | 1993-11-02 | 1995-05-19 | Matsushita Electron Corp | Method of fabricating semiconductor device |
| JPH07161657A (en) * | 1993-12-08 | 1995-06-23 | Fujitsu Ltd | Formation of pattern |
| JPH08195380A (en) * | 1995-01-13 | 1996-07-30 | Sony Corp | Method of forming contact hole |
| KR970013363A (en) * | 1995-08-31 | 1997-03-29 | 김광호 | Capacitor Manufacturing Method of Semiconductor Device |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100421658B1 (en) * | 2001-12-31 | 2004-03-11 | 동부전자 주식회사 | Method for forming bn junction in a flat rom |
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