KR100318155B1 - The Balun circuit with cross-coupled between gate and source of Field Effect Transistors - Google Patents

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Abstract

본 발명은 단일 신호를 입력으로 받아 크기가 같고 180°의 위상 차이를 갖는 상보신호를 출력하는 발룬 회로에 관한 것으로, 무선 통신 시스템에 있어서 누설전력을 줄이고 선형성을 증가시키기 위한 balanced 혼합기에 필수적인 회로이다. 이러한 발룬 회로는 입력 신호의 크기에 대해 두 출력 상보 신호의 크기가 같고 위상은 180°의 일정한 차이를 가져야 한다. 그러나 종래의 회로는 작은 입력 신호에서는 두 출력 신호의 크기가 같고 위상이 반대이지만, 입력 신호가 커질수록 출력신호의 크기와 위상에 대한 비대칭이 증가하여 그로 인한 누설 전력의 증가와 선형성의 저하로 시스템 전체 성능의 손실을 가져왔다. 본 발명에서는 이를 해결하기 위하여 두 출력 단의 게이트 공통인 전계 효과 트랜지스터의 게이트와 소오스를 교차 연결시킴으로써 큰 입력신호에 대한 두 상보 출력신호의 크기와 위상의 비대칭성을 보상하였고, 본 발명의 발룬 회로를 double-balanced 혼합기에 적용하여 선형성의 향상을 가져왔다.The present invention relates to a balun circuit for receiving a single signal as an input and outputting a complementary signal having a phase difference of 180 °, which is essential for a balanced mixer to reduce leakage power and increase linearity in a wireless communication system. . This balun circuit should have a constant difference of 180 ° with the phase of the two output complementary signals with respect to the magnitude of the input signal. However, in the conventional circuit, the two output signals have the same magnitude and opposite phase in the small input signal, but as the input signal increases, the asymmetry of the magnitude and phase of the output signal increases, resulting in an increase in leakage power and a decrease in linearity. It has resulted in a loss of overall performance. In order to solve the problem, the present invention compensates for the asymmetry of the magnitude and phase of two complementary output signals with respect to a large input signal by cross-connecting a gate and a source of a field effect transistor common to the gates of two output stages. Is applied to the double-balanced mixer to improve the linearity.

Description

전계 효과 트랜지스터의 게이트와 소오스를 교차 연결한 발룬 회로 { The Balun circuit with cross-coupled between gate and source of Field Effect Transistors}The Balun circuit with cross-coupled between gate and source of Field Effect Transistors}

본 발명은 단일 신호를 입력으로 받아 크기가 같고 180°의 위상 차이를 갖는 상보신호를 출력하는 발룬 회로에 관한 것으로, 무선 통신 시스템에 있어서 누설전력을 줄이고 선형성을 증가시키기 위한 balanced 혼합기에 필수적인 회로이다. 이러한 발룬 회로는 입력 신호의 크기에 대해 두 출력 상보 신호의 크기가 같고 위상은 180°의 일정한 차이를 가져야 한다. 그러나 종래의 회로는 작은 입력 신호에서는 두 출력 신호의 크기가 같고 위상이 반대이지만, 입력 신호가 커질수록 비대칭이 증가하여 그로 인한 누설 전력의 증가와 선형성의 저하로 시스템 전체 성능의 손실을 가져왔다.The present invention relates to a balun circuit for receiving a single signal as an input and outputting a complementary signal having a phase difference of 180 °, which is essential for a balanced mixer to reduce leakage power and increase linearity in a wireless communication system. . This balun circuit should have a constant difference of 180 ° with the phase of the two output complementary signals with respect to the magnitude of the input signal. Conventional circuits, however, have the same magnitude and opposite phase in small input signals, but as the input signal increases, asymmetry increases, resulting in loss of overall system performance due to increased leakage power and lower linearity.

제 1도는 종래의 발룬 회로도1로 그 구성과 동작 원리를 다음에 설명한다. 단자 101로 입력된 단일 RF 신호는 단자 110을 통해 접지되어있는 저항 102를 거쳐 전계 효과 트랜지스터 103의 소오스와 전계 효과 트랜지스터 104의 게이트로 인가된다. 상기 트랜지스터 103은 게이트가 캐패시터 109를 통해 단자 110으로 접지된 공통 게이트 트랜지스터로써 소오스로 인가된 신호는 드레인 단으로 같은 위상을 가지고 증폭되어 부하 105에 전달되어 단자 112로 출력된다(RF+). 상기 트랜지스터 104의 게이트로 인가된 신호는 드레인 단으로 위상이 반전된 신호로 증폭되어 부하 106에 전달되어 단자 113으로 출력된다(RF-). 상기 트랜지스터 104의 소오스는 저항 107과 캐패시터 108의 병렬구조와 연결되어 단자 110을 통해 접지되며, 상기 저항 107은 상기 트랜지스터 104의 게이트-소오스간 전압을 조절하는 역할을 하며, 상기 캐패시터 108은 바이패스 역할을 한다.1 is a conventional balun circuit diagram 1, the configuration and operation principle of which will be described next. The single RF signal input to terminal 101 is applied to the source of field effect transistor 103 and the gate of field effect transistor 104 via a resistor 102 grounded through terminal 110. The transistor 103 is a common gate transistor whose gate is grounded to the terminal 110 through the capacitor 109. The signal applied to the source is amplified with the same phase to the drain stage and transferred to the load 105 to be output to the terminal 112 (RF +). The signal applied to the gate of the transistor 104 is amplified by a signal whose phase is inverted to the drain terminal, transferred to the load 106, and output to the terminal 113 (RF−). The source of the transistor 104 is connected to the parallel structure of the resistor 107 and the capacitor 108 and is grounded through the terminal 110. The resistor 107 serves to regulate the gate-to-source voltage of the transistor 104, and the capacitor 108 is bypassed. Play a role.

제3a도는 종래의 발룬 회로의 입력 신호의 크기에 따른 두 출력 신호의 이득 크기를 나타낸 그림이고 제 3b도는 위상을 나타낸 그림이다. 단자 101로 입력되는 신호의 세기가 커지면 상기 전계 효과 트랜지스터 103에 흐르는 전류가 증가하여저항 102와 부하 105에 걸리는 전압이 높아져서 상기 트랜지스터 103의 드레인-소오스간의 전압과 게이트-소오스간의 전압이 감소하게 되어 결과적으로 상기 트랜지스터 103의 소오스-드레인간 신호의 이득이 작아지고 위상차도 감소한다. 반면 상기 저항 102의 양단에 걸리는 전압은 높아지므로 상기 전계 효과 트랜지스터 104의 게이트 전압이 상승하여 게이트-소오스간 전압이 증가하므로 이득이 증가하고 위상 차가 감소하지만, 어느 정도 증가한 후에는 상기 트랜지스터 104의 드레인 전류가 증가하여 저항 107에 걸리는 전압이 상승하므로 상기 트랜지스터 104의 소오스 전압을 증가 시켜 이득이 다시 감소하며 위상 차가 증가하는 현상을 보인다. 따라서 입력신호의 크기가 증가함에 따라 출력 신호간 크기의 격차가 증가하며, 위상의 차이가 감소하여 비대칭을 나타내게 된다.Figure 3a is a diagram showing the gain of the two output signals according to the magnitude of the input signal of the conventional balun circuit, and Figure 3b is a diagram showing the phase. As the intensity of the signal input to the terminal 101 increases, the current flowing through the field effect transistor 103 increases to increase the voltage applied to the resistor 102 and the load 105 to decrease the voltage between the drain-source and the gate-source of the transistor 103. As a result, the gain of the source-drain signal of the transistor 103 is reduced and the phase difference is also reduced. On the other hand, since the voltage across the resistor 102 is increased, the gate voltage of the field effect transistor 104 is increased to increase the gate-to-source voltage, so that the gain increases and the phase difference decreases, but after a certain increase, the drain of the transistor 104 is increased. Since the current increases and the voltage applied to the resistor 107 increases, the source voltage of the transistor 104 is increased to decrease the gain and increase the phase difference. Therefore, as the magnitude of the input signal increases, the gap between the magnitudes of the output signals increases, and the difference in phase decreases to show asymmetry.

제2도는 종래의 발룬 회로도2로서 제1도에서 보인 종래의 발룬 회로도1의 저항 102를 게이트와 드레인을 묶은 전계 효과 트랜지스터202로 대치한 형태이다. 단자 201로 입력된 단일 RF 신호의 크기에 따른 전류의 변화를 트랜지스터 202와 204로 이루어진 전류 거울 회로에 의해 두 출력 신호의 비대칭성을 보완하기 위해 고안된 회로이다. 그러나 쌍극성 접합 트랜지스터와는 달리 전계 효과 트랜지스터에서는 전류 거울 회로의 영향이 크지 않으며, 게이트와 드레인이 묶여있는 트랜지스터 202는 드레인-소오스간의 전압 차가 작은 선형영역에서, 트랜지스터 204는 드레인-소오스간의 전압 차가 큰 포화영역에서 동작하므로 두 출력 신호간의 비대칭은 여전히 존재한다.FIG. 2 is a conventional balun circuit diagram 2, in which the resistor 102 of the conventional balun circuit diagram 1 shown in FIG. 1 is replaced with a field effect transistor 202 in which a gate and a drain are connected. It is a circuit designed to compensate for the asymmetry of the two output signals by a current mirror circuit composed of transistors 202 and 204 with respect to the change in current according to the magnitude of a single RF signal input to the terminal 201. However, unlike a bipolar junction transistor, the effect of the current mirror circuit is not large in the field effect transistor, and the transistor 202 in which the gate and the drain are tied has a small voltage difference in the drain-source, and the transistor 204 has a voltage difference in the drain-source. As it operates in a large saturation region, there is still asymmetry between the two output signals.

제4a도는 종래의 발룬 회로2의 입력 신호의 크기에 따른 두 출력 신호의 이득 크기를 나타낸 그림이고 제 4b도는 위상을 나타낸 그림이다. 제 2도의 종래 발룬 회로 1의 출력신호 결과 그림에서와 마찬가지로 입력 신호가 커짐에 따라 출력신호의 크기와 위상의 비대칭이 커지는 현상을 보인다.FIG. 4a is a diagram illustrating gain magnitudes of two output signals according to the magnitude of an input signal of a conventional balun circuit 2, and FIG. 4b is a diagram showing phases. As shown in the output signal of the conventional balun circuit 1 of FIG. 2, as the input signal increases, the magnitude and phase asymmetry of the output signal increases.

본 발명에서 이루고자 하는 기술적 과제는 단일 신호를 입력으로 받아 크기가 같고 위상이 반대인 두 상보신호를 출력하는 발룬 회로에 있어서 입력신호의 크기나 주파수에 대한 출력신호의 크기와 위상의 대칭성을 일정하게 유지하도록 하여 시스템 전체의 선형성을 향상시키고 누설 전력을 줄임으로써 성능을 향상시키는 것이다.The technical problem to be achieved in the present invention is to achieve a symmetry of the magnitude and phase of the output signal with respect to the magnitude or frequency of the input signal in a balun circuit that receives a single signal as an input and outputs two complementary signals of equal magnitude and opposite phases. Maintaining it improves linearity throughout the system and improves performance by reducing leakage power.

제1도 : 종래의 발룬 회로도11: Conventional Balun Circuit Diagram 1

제2도 : 종래의 발룬 회로도22: Conventional Balun Circuit Diagram 2

제3a도 : 종래의 발룬 회로1의 입력 전력에 대한 두 출력 신호의 크기를 비교한 그림Figure 3a: Figure comparing the magnitude of the two output signals to the input power of the conventional balun circuit 1

제3b도 : 종래의 발룬 회로1의 입력 전력에 대한 두 출력 신호의 위상을 비교한 그림3b is a diagram comparing phases of two output signals with respect to the input power of a conventional balun circuit 1. FIG.

제4a도 : 종래의 발룬 회로1의 입력 전력에 대한 두 출력 신호의 크기를 비교한 그림Figure 4a: A comparison of the magnitudes of the two output signals against the input power of a conventional balun circuit 1

제4b도 : 종래의 발룬 회로1의 입력 전력에 대한 두 출력 신호의 위상을 비교한 그림4b is a diagram comparing phases of two output signals with respect to input power of a conventional balun circuit 1. FIG.

제5도 : 본 발명의 게이트 공통 전계 효과 트랜지스터의 게이트와 소오스를 교차 연결한 발룬 회로도5 is a balun circuit diagram in which the gate and the source of the gate common field effect transistor of the present invention are cross-connected.

제6a도 : 본 발명의 게이트 공통 전계 효과 트랜지스터의 게이트와 소오스를 교차 연결한 발룬 회로의 입력 전력에 대한 출력 신호의 크기를 비교한 그림6a is a diagram comparing the magnitude of an output signal with respect to an input power of a balun circuit in which a gate and a source are cross-connected of a gate common field effect transistor according to the present invention.

제6b도 : 본 발명의 게이트 공통 전계 효과 트랜지스터의 게이트와 소오스를 교차 연결한 발룬 회로의 입력 전력에 대한 출력 신호의 위상을 비교한 그림Figure 6b is a diagram comparing the phase of the output signal to the input power of the balun circuit cross-connected the gate and the source of the gate common field effect transistor of the present invention

제7도 : 본 발명의 게이트 공통 전계 효과 트랜지스터의 게이트와 소오스를 교차 연결한 발룬 회로와 Gilbert-cell구조를 사용하여 구성한 double-balanced 혼합기 회로도7 is a circuit diagram of a double-balanced mixer constructed by using a balun circuit and a Gilbert-cell structure in which a gate and a source are cross-connected in the gate common field effect transistor of the present invention.

제8a도 : 종래의 발룬 회로1,2와 본 발명의 게이트 공통 전계 효과 트랜지스터의 게이트와 소오스를 교차 연결한 발룬 회로의 입력 전력에 대한 출력 전압의 크기를 비교한 그림8a is a diagram comparing the magnitude of the output voltage with respect to the input power of a balun circuit in which the gate and source of the gate common field effect transistor of the present invention and the gate common field effect transistor of the present invention are cross-connected.

제8b도 : 종래의 발룬 회로1,2와 본 발명의 게이트 공통 전계 효과 트랜지스터의 게이트와 소오스를 교차 연결한 발룬 회로의 입력 전력에 대한 출력 전압의 위상을 비교한 그림8b is a diagram comparing the phases of the output voltage with respect to the input power of a balun circuit in which the gate and source of the gate common field effect transistor of the present invention and the gate common field effect transistor of the present invention are cross-connected.

제9도 : 종래의 발룬 회로 1,2와 본 발명의 게이트 공통 전계 효과 트랜지스터의 게이트와 소오스를 교차 연결한 발룬 회로를 이용하여 Gilbert-cell 구조를 사용하여 구성한 double-balanced 혼합기 회로의 입력전력에 따른 변환이득 그림FIG. 9: Input power of a double-balanced mixer circuit constructed using a Gilbert-cell structure using a balun circuit in which a conventional balun circuit 1,2 and a gate and source of a gate common field effect transistor of the present invention are cross-connected. Conversion gain figure

제5도는 본 발명의 게이트 공통 전계 효과 트랜지스터의 게이트와 소오스를 교차 연결한 발룬 회로도로 본 발명의 발룬 회로의 구성과 동작을 다음에 설명한다.FIG. 5 is a balun circuit diagram in which a gate and a source of the gate common field effect transistor of the present invention are cross-connected. The configuration and operation of the balun circuit of the present invention will be described next.

단자 501로 입력되는 단일 RF신호는 게이트와 드레인이 연결되고 소오스가 단자 513에 의해 접지된 전계 효과 트랜지스터 502의 드레인과 게이트를 통해 전계 효과 트랜지스터 503의 소오스와 전계 효과 트랜지스터 504의 게이트로 입력된다. 상기 전계 효과 트랜지스터 503의 소오스로 입력되는 신호 중 일부는 상기 트랜지스터 503에 의해 드레인으로 입력신호와 같은 위상을 가지며 증폭되어 부하 510으로 전달되며(RF+), 나머지는 캐패시터 509를 통해 전계 효과 트랜지스터 505의 게이트로 입력되어 상기 트랜지스터 505의 드레인으로 위상이 반전되어 증폭된다(RF-). 상기 트랜지스터 504의 게이트로 입력된 신호는 위상이 바뀌어 드레인으로 출력되며(RF-), 그 중 일부는 상기 트랜지스터 505의 소오스로 인가되어 드레인으로 같은 위상을 가지도록 증폭되어 부하 511에 전달되고 (RF-), 나머지는 캐패시터 508을 통해 상기 트랜지스터 503의 게이트로 인가되어 드레인으로 위상이 반전되도록 증폭되어 부하 510에 전달된다(RF+). 상기 트랜지스터 504의 소오스는 저항 506과 캐패시터 507의 병렬구조와 연결되어 단자 513을 통해 접지되며, 상기 저항 506은 상기 트랜지스터 504의 게이트-소오스간 전압을 조절하는 역할을 하며, 상기 캐패시터 507은 바이패스 역할을 한다.The single RF signal input to the terminal 501 is input to the source of the field effect transistor 503 and the gate of the field effect transistor 504 through the drain and gate of the field effect transistor 502 whose gate and drain are connected and whose source is grounded by the terminal 513. Some of the signals input to the source of the field effect transistor 503 are amplified by the transistor 503 in the same phase as the input signal to the drain and are transferred to the load 510 (RF +), and the other part of the field effect transistor 505 through the capacitor 509. The signal is inputted to the gate and inverted in phase to the drain of the transistor 505 and amplified (RF−). The signal input to the gate of the transistor 504 is outputted to the drain after the phase change (RF-), some of which is applied to the source of the transistor 505, amplified to have the same phase as the drain and transferred to the load 511 (RF The remainder is applied through the capacitor 508 to the gate of the transistor 503, amplified so that the phase is inverted to the drain, and transferred to the load 510 (RF +). The source of the transistor 504 is connected to the parallel structure of the resistor 506 and the capacitor 507 and is grounded through the terminal 513. The resistor 506 serves to regulate the gate-to-source voltage of the transistor 504, and the capacitor 507 bypasses. Play a role.

제6a도는 본 발명의 게이트 공통 전계 효과 트랜지스터의 게이트와 소오스를 교차 연결한 발룬 회로의 입력 전력에 대한 출력 신호의 크기를 비교한 그림이고, 제6b도는 위상을 비교한 그림이다.FIG. 6a is a diagram comparing the magnitude of the output signal with respect to the input power of the balun circuit in which the gate and the source of the gate common field effect transistor of the present invention are cross-connected, and FIG. 6b is a diagram comparing phases.

단자 501로 입력되는 신호의 세기가 커지면 상기 트랜지스터 502와 503에 흐르는 전류가 증가하여 상기 트랜지스터 503의 드레인-소오스간 전압이 감소하므로 결과적으로 입력신호에 대한 단자 514에서의 출력신호 이득이 작아지고 위상차도 감소한다. 그런데, 이 전류의 증가로 인하여 게이트와 드레인이 연결되어 있는 트랜지스터 502의 드레인 전압은 높아지려고 하고, 게이트에 일정한 바이어스가 인가된 트랜지스터 503의 소오스 전압은 낮아지려고 하므로 상기 트랜지스터 504의 게이트 전압은 거의 일정하게 되는 반면, 큰 입력 신호로 인해 트랜지스터 504의 드레인 전류는 증가하므로 상기 저항 506에 걸리는 전압은 상승하게 되어 상기 트랜지스터 504의 게이트 소오스간 전압이 감소하게 된다. 또한 이 드레인 전류의 증가로 인해 부하 511에 걸리는 전압강하가 증가하므로 상기 트랜지스터 505의 드레인-소오스간 전압이 감소한다. 이러한 영향으로 인해 입력 신호에 대한 단자 515에서의 출력신호 이득도 작아지고 위상차도 감소한다. 따라서 출력단자 514와 515의 신호들은 입력 단자 501을 통해 인가되는 신호가 커짐에 따라 이득과 위상 차가 모두 감소하는 특성을 보인다.As the intensity of the signal input to the terminal 501 increases, the current flowing through the transistors 502 and 503 increases, resulting in a decrease in the drain-source voltage of the transistor 503. As a result, the output signal gain at the terminal 514 with respect to the input signal is reduced and the phase difference is reduced. Also decreases. However, due to the increase in the current, the drain voltage of the transistor 502 with the gate and drain connected to be high, and the source voltage of the transistor 503 with a constant bias applied to the gate is going to be low, so the gate voltage of the transistor 504 is almost constant. On the other hand, since the drain current of the transistor 504 increases due to the large input signal, the voltage applied to the resistor 506 is increased to decrease the voltage between the gate sources of the transistor 504. In addition, since the voltage drop across the load 511 increases due to the increase of the drain current, the drain-source voltage of the transistor 505 decreases. This effect reduces the output signal gain at terminal 515 and reduces the phase difference with respect to the input signal. Therefore, the signals of the output terminals 514 and 515 show both the gain and the phase difference as the signal applied through the input terminal 501 increases.

상기 단자 514의 출력신호는 단자 501로 인가된 입력신호(RF)가 상기 트랜지스터 503의 소오스로 인가되어 같은 위상을 가지면서 증폭된 신호 성분(RF+)과, 상기 트랜지스터 504의 게이트로 인가된 입력신호(RF)가 위상이 바뀌어 드레인으로 출력되어(RF-) 캐패시터 508을 통해 상기 트랜지스터 503의 게이트로 인가(RF-)되고 다시 위상이 바뀌어 드레인으로 증폭된 신호 성분(RF+)의 합이 된다. 또한 상기 단자 515의 출력신호는 단자 501로 인가된 입력신호(RF)가 캐패시터 509를 통해 상기 트랜지스터 505의 게이트로 인가되어 드레인으로 위상이 반전되어 증폭된 신호 성분(RF-)과, 상기 트랜지스터 504의 게이트로 인가된 입력신호(RF)가 위상이 바뀌어 드레인으로 출력된 신호(RF-)를 소오스 입력으로 받는 상기 트랜지스터 505에 의해 같은 위상을 갖도록 증폭하여 드레인에 출력된 신호 성분(RF-)의 합이 된다.The output signal of the terminal 514 is a signal component (RF +) amplified while having the same phase by the input signal RF applied to the terminal 501 to the source of the transistor 503, and the input signal applied to the gate of the transistor 504 The phase shifted (RF) is outputted to the drain (RF−), and is applied to the gate of the transistor 503 through the capacitor 508 (RF−), and the phase shifted again to be the sum of the signal components RF + amplified to the drain. In addition, the output signal of the terminal 515 is an input signal RF applied to the terminal 501 is applied to the gate of the transistor 505 through a capacitor 509 and the signal component RF- is amplified by inverting its phase to the drain and the transistor 504 Since the input signal RF applied to the gate of the phase is changed and the signal RF- outputted to the drain is amplified to have the same phase by the transistor 505 receiving the source input as the source input, Add up.

만약 입력신호 크기의 증가로 인해 상기 트랜지스터 503의 소오스 단자의 신호(RF+)가 상기 트랜지스터 505의 소오스 단자 신호(RF-)보다 커졌다면, 단자 214의 출력신호는 상기 트랜지스터 503의 소오스로 인가된 큰 RF+신호에 의한 성분과 상기 캐패시터 508을 통해 트랜지스터 503의 게이트로 인가된 작은 RF-신호에 의한 성분의 합이 되고, 단자 515의 출력신호는 상기 트랜지스터 505의 소오스로 인가된작은 RF-신호에 의한 성분과 상기 캐패시터 509를 통해 트랜지스터 505의 게이트로 인가된 큰 RF+신호에 의한 성분의 합이 되므로, 단자 514와 515의 출력 신호간의 차이는 트랜지스터 503의 소오스 신호와 트랜지스터 505의 소오스 신호의 차이보다 적게 된다. 같은 방법으로 상기 트랜지스터 503의 소오스 단자의 신호(RF+)의 위상이 상기 트랜지스터 505의 소오스 단자 신호(RF-)의 위상보다 많이 벗어나게 되었다면, 단자 514와 515 출력 신호간의 위상 차는 두 신호 간의 교차 연결로 인하여 그 벗어남의 정도가 보상된다. 결과적으로 큰 신호의 입력에 대하여 단자 514의 출력신호와 단자 515의 출력 신호는 모두 이득이 작아지고 위상차도 감소하게 되고, 또한 두 게이트 공통 전계 효과 트랜지스터의 게이트와 소오스의 교차 연결로 인해 두 신호의 크기 차이는 감소하며, 위상 차이는 일정하게 보상된다.If the signal RF + of the source terminal of the transistor 503 is larger than the source terminal signal RF- of the transistor 505 due to the increase in the input signal size, the output signal of the terminal 214 is applied to the source of the transistor 503. The sum of the components by the RF + signal and the components by the small RF-signal applied through the capacitor 508 to the gate of the transistor 503, and the output signal of the terminal 515 by the small RF-signal applied by the source of the transistor 505 The sum of the components and the components due to the large RF + signals applied through the capacitor 509 to the gate of the transistor 505 is such that the difference between the output signals of terminals 514 and 515 is less than the difference between the source signal of transistor 503 and the source signal of transistor 505. do. In the same way, if the phase of the signal (RF +) of the source terminal of the transistor 503 is out of phase of the source terminal signal (RF-) of the transistor 505, the phase difference between the terminals 514 and 515 output signal is a crossover connection between the two signals. The degree of deviation is compensated for. As a result, the output signal of terminal 514 and the output signal of terminal 515 both reduce the gain and the phase difference with respect to the input of the large signal, and also because the cross connection of the gate and the source of the two gate common field effect transistors The magnitude difference is reduced, and the phase difference is constantly compensated for.

제7도는 본 발명의 게이트 공통 전계 효과 트랜지스터의 게이트와 소오스를 교차 연결한 발룬 회로와 Gilbert-cell 구조를 사용하여 구성한 double-balanced 혼합기 회로도로 본 발명의 혼합기 회로의 구성과 동작을 다음에 설명한다. 단자 701로 입력되는 단일 RF신호는 게이트와 드레인이 연결되고 소오스가 단자 705에 의해 접지된 전계 효과 트랜지스터 702의 드레인과 게이트를 통해 전계 효과 트랜지스터 703의 소오스와 전계 효과 트랜지스터 704의 게이트로 입력된다. 상기 전계 효과 트랜지스터 703의 소오스로 입력되는 신호 중 일부는 상기 트랜지스터 703에 의해 드레인으로 입력신호와 같은 위상을 가지며 증폭되어 RF+신호로 출력되고, 나머지는 캐패시터 709를 통해 전계 효과 트랜지스터 705의 게이트로 입력되어 상기 트랜지스터 705의 드레인으로 위상이 반전되어 RF-신호로 출력된다. 상기 트랜지스터 704의 게이트로 입력된 신호는 위상이 바뀌어 상기 트랜지스터 704의 드레인 단에서 RF-신호로 출력되고, 그 중 일부는 상기 트랜지스터 705의 소오스로 인가되어 드레인 단에서 같은 위상을 가진 RF-신호로 출력되고, 나머지는 캐패시터 708을 통해 상기 트랜지스터 703의 게이트로 인가되어 드레인 단에서 위상이 반전된 RF+신호로 출력된다. 상기 트랜지스터 704의 소오스는 저항 706과 캐패시터 707의 병렬구조와 연결되어 단자 713을 통해 접지되며, 상기 저항 706은 상기 트랜지스터 704의 게이트-소오스간 전압을 조절하는 역할을 하며, 상기 캐패시터 707은 바이패스 역할을 한다. 상기 전계 효과 트랜지스터 703의 드레인 단에서 출력된 RF+ 신호는 전계 효과 트랜지스터 718과 719의 공통 소오스 단으로 전달되고, 상기 전계 효과 트랜지스터 705의 드레인 단에서 출력된 RF- 신호는 전계 효과 트랜지스터 720과 721의 공통 소오스 단으로 전달된다. 단자 716으로 입력된 LO+ 신호는 전계 효과 트랜지스터 718과 721의 게이트 단으로 입력되어 상기 전계 효과 트랜지스터 718의 소오스 단에서 드레인 단으로 전달되는 RF+ 신호와 상기 전계 효과 트랜지스터 721의 소오스 단에서 드레인 단으로 전달되는 RF- 신호를 단속한다. 단자 717로 입력된 LO- 신호는 전계 효과 트랜지스터 719와 720의 게이트 단으로 입력되어 상기 전계 효과 트랜지스터 719의 소오스 단에서 드레인 단으로 전달되는 RF+ 신호와 상기 전계 효과 트랜지스터 720의 소오스 단에서 드레인 단으로 전달되는 RF- 신호를 단속한다. 이상의 단속 작용을 통하여 상기 전계 효과 트랜지스터 718과 720의 공통 드레인 단으로 IF+ 신호가 생성되고, 상기 전계 효과 트랜지스터 719와 721의 공통 드레인 단으로 IF- 신호가 생성된다.7 is a double-balanced mixer circuit constructed using a Gilbert-cell structure and a balun circuit cross-connecting a gate and a source of the gate common field effect transistor of the present invention, and the configuration and operation of the mixer circuit of the present invention will be described next. . The single RF signal input to the terminal 701 is input to the source of the field effect transistor 703 and the gate of the field effect transistor 704 through the drain and gate of the field effect transistor 702 whose gate and drain are connected and whose source is grounded by the terminal 705. Some of the signals input to the source of the field effect transistor 703 are amplified by the transistor 703 in the same phase as the input signal to the drain and output as an RF + signal, and the rest are input to the gate of the field effect transistor 705 through the capacitor 709. The phase is inverted to the drain of the transistor 705 and output as an RF signal. The signal input to the gate of the transistor 704 is shifted in phase and output as an RF signal at the drain terminal of the transistor 704, and a part of the signal is applied to the source of the transistor 705 so as to have an RF signal having the same phase at the drain terminal. The remainder is applied to the gate of the transistor 703 through the capacitor 708 and output as an RF + signal whose phase is inverted at the drain terminal. The source of the transistor 704 is connected to the parallel structure of the resistor 706 and the capacitor 707 and is grounded through the terminal 713. The resistor 706 serves to regulate the gate-to-source voltage of the transistor 704, and the capacitor 707 bypasses. Play a role. The RF + signal output from the drain terminal of the field effect transistor 703 is transferred to the common source terminal of the field effect transistors 718 and 719, and the RF- signal output from the drain terminal of the field effect transistor 705 is transferred to the field effect transistors 720 and 721. It is delivered to a common source stage. The LO + signal input to the terminal 716 is input to the gate terminal of the field effect transistors 718 and 721 and is transferred from the source terminal to the drain terminal of the field effect transistor 718 and the source terminal of the field effect transistor 721 to the drain terminal. To interrupt the RF-signal. The LO- signal input to the terminal 717 is input to the gate terminal of the field effect transistors 719 and 720, and is transmitted from the source terminal to the drain terminal of the field effect transistor 719 and the source terminal of the field effect transistor 720 to the drain terminal. Interrupt the transmitted RF- signal. Through the above intermittent action, an IF + signal is generated at the common drain terminal of the field effect transistors 718 and 720, and an IF− signal is generated at the common drain terminal of the field effect transistors 719 and 721.

그런데 상기 단자 701의 입력 신호가 커짐에 따라 상기 전계 효과 트랜지스터 703과 705에서 출력되는 RF+신호와 RF-신호가 비대칭이 되면 상기 전계 효과 트랜지스터 718과 719로 이루어진 공통 소오스 단과 상기 전계 효과 트랜지스터 720과 721로 이루어진 공통 소오스 단의 단속 작용이 비대칭이 되어 누설전력이 커지며, 그에 따라 선형성도 감소한다. 따라서 종래의 발룬 회로를 사용한 double-balanced 혼합기보다 두 상보 신호의 대칭성을 보완한 본 발명의 발룬 회로를 사용한 혼합기가 더 높은 선형성을 갖는다.However, when the input signal of the terminal 701 increases, the RF + signal and the RF-signal output from the field effect transistors 703 and 705 become asymmetric, and the common source terminal including the field effect transistors 718 and 719 and the field effect transistors 720 and 721 The intermittent action of the common source stage becomes asymmetrical, resulting in greater leakage power, thereby reducing linearity. Therefore, the mixer using the balun circuit of the present invention, which complements the symmetry of two complementary signals, has a higher linearity than the double-balanced mixer using the conventional balun circuit.

제8a도는 종래의 발룬 회로1,2와 본 발명의 게이트 공통 전계 효과 트랜지스터의 게이트와 소오스를 교차 연결한 발룬 회로의 입력 전력 크기에 대한 출력 전압의 크기를 비교한 그림이고, 제8b도는 위상을 비교한 그림으로 입력신호의 크기가 0dBm일 때 본 발명의 발룬 회로는 출력신호의 크기 차이가 1.3dB인 반면, 종래 발룬 회로 1은 4.4dB, 종래 발룬 회로 2는 4.8dB로 약 4dB이상 향상되었으며, 위상 차이도 종래 발룬 회로 1은 17.2°, 종래 발룬 회로 2는 5.4°인 반면 본 발명의 발룬 회로는 1.3°의 오차만을 갖는 탁월한 효과가 있다.FIG. 8a is a diagram comparing the magnitude of the output voltage with respect to the input power of the balun circuit 1 and 2 of the conventional balun circuit in which the gate and the source of the gate common field effect transistor of the present invention are cross-connected. FIG. As a comparison, when the magnitude of the input signal is 0 dBm, the balun circuit of the present invention has a difference of 1.3 dB in magnitude, whereas the balun circuit 1 is 4.4 dB and the balun circuit 2 is 4.8 dB. The phase difference is 17.2 degrees in the conventional balun circuit 1, 5.4 degrees in the conventional balun circuit 2, while the balun circuit of the present invention has an excellent effect having only an error of 1.3 degrees.

제9도는 종래의 발룬 회로 1,2와 본 발명의 발룬 회로를 이용하여 Gilbert-cell 구조를 사용하여 구성한 double-balanced 혼합기 회로의 입력전력에 따른 변환이득 그림이다. 동일한 소모 전류와 변환이득의 조건에서 종래 발룬 회로1을 이용한 혼합기의 입력 1dB변환이득 압축점은 -4.1dBm이고 종래 발룬 회로 2를 이용한혼합기는 -1.5dBm임에 반해 본 발명의 발룬 회로를 이용한 혼합기의 입력 1dB 변환이득 압축점은 2.3dBm으로 혼합기의 선형성이 3.8 ~ 5.4dB 향상되는 탁월한 효과가 있다.9 is a conversion gain diagram according to the input power of a double-balanced mixer circuit constructed using a Gilbert-cell structure using the conventional balun circuits 1,2 and the balun circuit of the present invention. Mixer using the balun circuit of the present invention, while the input 1dB conversion gain compression point of the mixer using the conventional balun circuit 1 is -4.1 dBm and the mixer using the conventional balun circuit 2 is -1.5 dBm under the same current consumption and conversion gain conditions. The input 1dB conversion gain of the amplifier is 2.3dBm, which provides an excellent effect of improving the linearity of the mixer by 3.8 to 5.4dB.

Claims (2)

제1 입력 단과, 제1 입력 단이 게이트와 드레인에 연결되고 소오스 단이 접지된 제1 전계 효과 트랜지스터와, 게이트가 제 1 입력 단과 제 1 전계 효과 트랜지스터의 게이트와 드레인 단에 연결되고 소오스 단이 제 1 저항과 제 1 캐패시터와 병렬로 연결된 구조를 통해 접지된 제 2 전계 효과 트랜지스터와, 소오스가 제 1 입력 단과 제 1 전계 효과 트랜지스터의 게이트와 드레인 단과 제 2 전계 효과 트랜지스터의 게이트에 연결되고 제 2 전계 효과 트랜지스터의 드레인이 제 2의 캐패시터를 통해 게이트에 연결된 제 3 전계 효과 트랜지스터와, 게이트가 제 3 캐패시터를 통해 제 1 입력 단과 제 1 전계 효과 트랜지스터의 게이트와 드레인 단과 제 2 전계 효과 트랜지스터의 게이트 단과 제 3 전계 효과 트랜지스터의 소오스에 연결되고 제 2 전계 효과 트랜지스터의 드레인이 소오스에 연결된 제 4 트랜지스터로 구성된 발룬 회로.A first field effect transistor having a first input terminal, a first input terminal connected to the gate and a drain, and a source terminal grounded, a gate connected to the gate and drain terminals of the first input terminal and the first field effect transistor, and a source terminal A second field effect transistor grounded through a structure connected in parallel with the first resistor and the first capacitor, and a source connected to the gate and drain terminal of the first input terminal, the first field effect transistor, and the gate of the second field effect transistor; A third field effect transistor having a drain of the second field effect transistor connected to the gate through the second capacitor, and a gate of the first input end and the gate and drain terminals of the first field effect transistor and the second field effect transistor connected to the gate through the second capacitor; A second field effect transistor connected to the source of the gate stage and the third field effect transistor The balun circuit of the drain consisting of a fourth transistor coupled to the source. 상기 청구항 1의 발룬 회로와, 게이트 단이 제2입력단과 연결되고 소오스 단이 제3전계 효과 트랜지스터의 드레인 단과 연결된 제 5 전계 효과 트랜지스터와, 게이트 단이 제3입력단과 연결되고 소오스 단이 제3전계 효과 트랜지스터의 드레인 단과 제5전계 효과 트랜지스터의 소오스 단과 연결된 제6전계 효과 트랜지스터와, 게이트 단이 제3입력단과 제6전계 효과 트랜지스터의 게이트 단과 연결되고, 소오스 단이 제4전계 효과 트랜지스터의 드레인 단과 연결된 제 7 전계 효과 트랜지스터와,게이트 단이 제2입력단과 제5전계 효과 트랜지스터의 게이트 단에 연결되고, 소오스 단이 제4전계 효과 트랜지스터의 드레인 단과 제7전계 효과 트랜지스터의 소오스 단과 연결된 제8전계 효과 트랜지스터와, 제5전계 효과 트랜지스터의 드레인 단과 제7전계 효과 트랜지스터의 드레인 단에 연결된 제 1 출력 단과, 제6전계 효과 트랜지스터의 드레인 단과 제8전계 효과 트랜지스터의 드레인 단에 연결된 제 2 출력 단으로 구성된 혼합기 회로.A fifth field effect transistor connected to the balun circuit of claim 1, a gate end connected to a second input end, a source end connected to a drain end of the third field effect transistor, a gate end connected to a third input end, and a source end connected to a third A sixth field effect transistor connected to a drain end of the field effect transistor and a source end of the fifth field effect transistor, a gate end thereof is connected to a gate end of the third input end and the sixth field effect transistor, and a source end of the fourth field effect transistor A seventh field effect transistor connected to the stage and a gate end connected to the gate terminal of the second input terminal and the fifth field effect transistor, and a source end connected to the drain terminal of the fourth field effect transistor and the source terminal of the seventh field effect transistor The field effect transistor, the drain terminal of the fifth field effect transistor, and the seventh field effect transistor; A mixer circuit comprising a first output terminal connected to the drain terminal of the transistor, and a second output terminal connected to the drain terminal of the sixth field effect transistor and the drain terminal of the eighth field effect transistor.
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