KR100316689B1 - Multiplexer - Google Patents

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Abstract

본 발명은 비대칭 디지털가입자망 접속시스템에서 다수의 주파수 입력신호중 하나의 입력신호를 선택하여 위상동기를 구현할 때, 신호검출을 이용한 경보를 구현하고자 할 때 또는 모드에 의해 입력신호를 선택적으로 사용하고자 할 때 사용되는 3:1, 6:2 및 4:2 멀티플렉서에 관한 것으로서, 본 발명에 의한 멀티플렉서에 의하면 다수 입력신호의 수와 그 입력신호중 선택되어 지는 출력신호의 수를 고려하여 이에 상응하는 신호선택단을 두어 설계하는 방식이므로 불필요한 모듈을 줄일수 있어 불필요한 전원소비를 방지할 수 있으며, 보드면적을 증가시키지 않는 다는 뛰어난 효과가 있다.The present invention is to implement the phase synchronization by selecting one input signal of a plurality of frequency input signals in an asymmetric digital subscriber network access system, to implement an alarm using signal detection or to selectively use the input signal by mode And a 3: 1, 6: 2, and 4: 2 multiplexer used in the case of the present invention, and according to the multiplexer according to the present invention, a signal selection corresponding to the number of input signals and the number of output signals selected from the input signals Because it is designed in a two-stage design, unnecessary modules can be reduced to prevent unnecessary power consumption, and the board area is not increased.

Description

멀티플렉서{MULTIPLEXER}Multiplexer {MULTIPLEXER}

본 발명은 비대칭 디지털가입자망 접속시스템에서 다수의 주파수 입력신호중 하나의 입력신호를 선택하여 위상동기를 구현할 때, 신호검출을 이용한 경보를 구현하고자 할 때 또는 모드에 의해 입력신호를 선택적으로 사용하고자 할 때 사용되는 3:1, 6:2 및 4:2 멀티플렉서에 관한 것이다.The present invention is to implement the phase synchronization by selecting one input signal of a plurality of frequency input signals in an asymmetric digital subscriber network access system, to implement an alarm using signal detection or to selectively use the input signal by mode And 3: 3, 6: 2, and 4: 2 multiplexers.

일반적으로 비대칭 디지털가입자망 접속시스템(DIGITAL SUBSCRIBER LINE ACCESS MULTIPLEXER SYSTEM; 이하, 비대칭 디지털가입자망 접속시스템이라 명명함.)은 다수의 ADSL(ASYMMETRIC DIGITAL SUBSCRIBER LINE; 이하, ADSL이라 명명함.)모뎀가입자들이 기존의 전화 선로를 이용하여 고속인터넷서비스, LAN 및 VOD 등의 고속데이터서비스를 수용할 수 있도록 ATM 망과 멀티플렉스하는 장치에 관한것으로서 전화국에 위치한다.In general, asymmetric digital subscriber network access system (hereinafter referred to as asymmetric digital subscriber network access system) is a number of ADSL (ASYMMETRIC DIGITAL SUBSCRIBER LINE; hereafter referred to as ADSL). It is a device that multiplexes with ATM network to accommodate high speed data service such as high speed internet service, LAN and VOD by using existing telephone line.

또한, 상기 비대칭 디지털가입자망 접속시스템내에서 다수의 주파수 입력신호중 하나의 입력신호를 선택하여 위상동기를 구현하고 할 때, 신호검출을 이용한 경보를 구현하고자 할 때 또는 모드에 의한 입력신호를 선택적으로 사용하고자 할때 3:1, 6:2 및 4:2 멀티플렉싱을 하기 위한 멀티플렉서가 사용된다.In addition, when the phase synchronization by selecting one of the plurality of frequency input signal in the asymmetric digital subscriber network access system to implement the phase synchronization, to implement the alarm using the signal detection or selectively select the input signal by the mode When used, multiplexers are used to perform 3: 1, 6: 2 and 4: 2 multiplexing.

종래의 멀티플렉서는 동일한 기능을 가진 모듈을 N개 배열해서 하나의 제어신호선을 통해 N개의 입력신호를 제어하는 방식을 사용하였다.In the conventional multiplexer, N modules having the same function are arranged to control N input signals through one control signal line.

그러나, 비대칭 디지털가입자망 접속시스템내에서 2 내지 4개의 모듈만을 필요로 하는 것을 N개 사용하게 되면 불필요한 전원소비가 증가되고, 보드면적이 증가된다는 문제점이 있었다.However, when using N that requires only two to four modules in an asymmetric digital subscriber network connection system, there is a problem that unnecessary power consumption is increased and board area is increased.

따라서, 본 발명은 상기와 같은 문제점을 해결하기 위해 이루어진 것으로서, 본 발명의 목적은 비대칭 디지털가입자망 접속시스템내에서 불필요한 전원소비의 증가와 보드면적의 증가를 방지할 수 있는 멀티플렉서를 제공하는 데 있다.Accordingly, the present invention has been made to solve the above problems, and an object of the present invention is to provide a multiplexer capable of preventing unnecessary power consumption and board area increase in an asymmetric digital subscriber network connection system. .

상기와 같은 목적을 달성하기 위해 본 발명의 제 1실시예에 의한 멀티플렉서는 입력신호 G1, G2, G3를 입력받아 출력단속신호 GN 및 선택신호 S1, S2에 의해 상기 세 개의 입력신호중 하나를 선택하여 출력하는 3:1 멀티플렉서로서, 상기 선택신호 S1을 입력받아 반전시키는 인버터와, 상기 인버터로부터의 출력신호와 상기 선택신호 S2를 입력받아 두 신호를 논리곱연산하는 AND 게이트와, 상기 두 선택신호 S1, S2를 입력받아 논리합연산하는 OR 게이트와, 상기 입력신호 G1, G2를 각각 입력받아 출력단속신호 GN 및 상기 AND게이트로부터의 출력신호에 의해 상기 두 입력신호중 하나를 선택하여 출력하는 제 1 2:1 멀티플렉서와, 입력신호 G1과상기 제 1 2:1 멀티플렉서로부터의 출력신호를 입력받아 출력단속신호 GN 및 상기 OR게이트로부터의 출력신호에 의해 상기 두 입력신호중 하나를 선택하여 출력하는 제 2 2:1 멀티플렉서로 이루어진 것을 특징으로 한다.In order to achieve the above object, the multiplexer according to the first embodiment of the present invention receives the input signals G1, G2, and G3 and selects one of the three input signals by the output intermittent signals GN and the selection signals S1 and S2. A 3: 1 multiplexer for outputting, comprising: an inverter for receiving the selection signal S1 and inverting the signal; an AND gate for receiving the output signal from the inverter and the selection signal S2 and performing an AND operation on the two signals; and the two selection signals S1. A first gate configured to receive an OR gate for inputting S2 and to perform logical sum operation, and to select and output one of the two input signals by receiving the input signals G1 and G2, respectively, and an output signal from the output intermittent signal GN and the AND gate; A multiplexer, an input signal G1, and an output signal from the first 2: 1 multiplexer to receive the output signal GN and an output signal from the OR gate; Characterized by consisting of a first multiplexer: the selected one to the second input sinhojung 2 for outputting.

상기와 같은 목적을 달성하기 위해 본 발명의 제 2실시예에 의한 멀티플렉서는 입력신호 A1, B1, C1, A2, B2, C2를 입력받아 출력단속신호 GN 및 선택신호 S1, S2에 의해 상기 여섯 개의 입력신호중 두개를 선택하여 출력하는 6:2 멀티플렉서로서, 상기 선택신호 S2, S1을 각각 반전시키는 제 1, 2 인버터와, 상기 출력단속신호 GN을 반전시키는 제 3인버터와, 상기 제 1인버터로부터의 동일한 두 출력신호를 입력받아 그 두 신호를 논리곱연산하는 제 1 AND게이트와, 상기 선택신호 S2 및 상기 제 2인버터로부터의 출력신호를 입력받아 그 두 신호를 논리곱연산하는 제 2 AND게이트와, 상기 선택신호 S1와 S2를 입력받아 그 두 신호를 논리곱연산하는 제 3 AND게이트와, 상기 입력신호 A1과 상기 제 1 AND게이트로부터의 출력신호를 입력받아 그 두신호를 논리곱연산하는 제 4 AND게이트와, 상기 입력신호 B1과 상기 제 2 AND게이트로부터의 출력신호를 입력받아 그 두신호를 논리곱연산하는 제 5 AND게이트와, 상기 입력신호 C1과 상기 제 3 AND게이트로부터의 출력신호를 입력받아 그 두신호를 논리곱연산하는 제 6 AND게이트와, 상기 입력신호 A2와 상기 제 1 AND게이트로부터의 출력신호를 입력받아 그 두신호를 논리곱연산하는 제 7 AND게이트와, 상기 입력신호 B2와 상기 제 2 AND게이트로부터의 출력신호를 입력받아 그 두신호를 논리곱연산하는 제 8 AND게이트와, 상기 입력신호 C2와 상기 제 3AND게이트로부터의 출력신호를 입력받아 그 두신호를 논리곱연산하는 제 9 AND게이트와, 상기 제 4, 5, 6 AND게이트로부터의 출력신호를 모두 입력받아 그 세신호들을 논리합연산하는 제 1 OR게이트와, 상기 제 7, 8, 9 AND게이트로부터의 출력신호를 모두 입력받아 그 세신호들을 논리합연산하는 제 2 OR게이트와, 상기 제 3 인버터로부터의 출력신호에 의해 온/오프동작이 제어되어 온동작시 상기 제 1, 2 OR게이트 각각으로부터의 출력신호를 입력받아 증폭시켜 출력신호(Y1, Y2)를 각각 발생하는 제 1, 2 증폭기로 이루어진 것을 특징으로 한다.In order to achieve the above object, the multiplexer according to the second embodiment of the present invention receives the input signals A1, B1, C1, A2, B2, and C2 by the output interruption signal GN and the selection signals S1 and S2. A 6: 2 multiplexer for selecting and outputting two of the input signals, comprising: first and second inverters for inverting the selection signals S2 and S1, a third inverter for inverting the output intermittent signal GN, and a first inverter from the first inverter. A first AND gate for receiving the same two output signals and performing an AND operation on the two signals, a second AND gate receiving an output signal from the selection signal S2 and the second inverter and performing an AND operation on the two signals; A third AND gate for receiving the selection signals S1 and S2 and performing an AND operation on the two signals, and an AND signal for receiving an output signal from the input signal A1 and the first AND gate; 4 A fifth AND gate for receiving an AND gate, an output signal from the input signal B1 and the second AND gate, and performing an AND operation on the two signals, and an output signal from the input signal C1 and the third AND gate. A sixth AND gate that receives the input and logically operates the two signals, a seventh AND gate that receives the input signals A2 and the output signals from the first AND gate and performs an AND operation on the two signals, and the input signal. An eighth AND gate that receives an output signal from B2 and the second AND gate and performs an AND operation on the two signals, and an OR signal that receives the output signal from the input signal C2 and the third AND gate A first OR gate that receives all of the operative AND gates, an output signal from the fourth, fifth, and six AND gates, and logically combines the three signals; and an output from the seventh, eighth, and nine AND gates signal A second OR gate that receives all of the three signals and performs logical sum operation on the three signals, and an on / off operation is controlled by an output signal from the third inverter so that an output signal from each of the first and second OR gates is input during the on operation. And amplifying the first and second amplifiers to generate and output the output signals Y1 and Y2, respectively.

상기와 같은 목적을 달성하기 위해 본 발명의 제 3실시예에 의한 멀티플렉서는 입력신호 A0, B0, A1, B1를 입력받아 출력단속신호 GN 및 선택신호 S에 의해 상기 네개의 입력신호중 두개를 선택하여 출력하는 4:2 멀티플렉서에 있어서, 상기 출력단속신호 GN을 반전시키는 제 1 인버터와, 상기 선택신호 S를 반전시키는 제 2 인버터와, 상기 입력신호 A0과 상기 제 2 인버터로부터의 출력신호를 입력받아 그 두신호를 논리곱연산하는 제 1 AND게이트와, 상기 입력신호 B0과 상기 제 2 인버터로부터의 출력신호를 입력받아 그 두신호를 논리곱연산하는 제 2 AND게이트와, 상기 입력신호 A1과 상기 제 2 인버터로부터의 출력신호를 입력받아 그 두신호를 논리곱연산하는 제 3 AND게이트와, 상기 입력신호 B1과 상기 제 2 인버터로부터의 출력신호를 입력받아 그 두신호를 논리곱연산하는 제 4 AND게이트와, 상기 제 1, 3 AND게이트로부터의 출력신호를 입력받아 그 두 신호를 논리합연산하는 제 1 OR게이트와, 상기 제 2, 4 AND게이트로부터의 출력신호를 입력받아 그 두 신호를 논리합연산하는 제 2 OR게이트와, 상기 제 1 인버터로부터의 출력신호에 의해 온/오프동작이 제어되어 온 동작시 상기 제 1, 2 OR게이트로부터의 출력신호를 각각 입력받아 일정레벨로 증폭하여 출력신호(Y1, Y2)를 각각 발생하는 제 1, 2 증폭기로 이루어진 것을 특징으로 한다.In order to achieve the above object, the multiplexer according to the third embodiment of the present invention receives the input signals A0, B0, A1, and B1, and selects two of the four input signals by the output interruption signal GN and the selection signal S. A 4: 2 multiplexer for outputting, comprising: a first inverter for inverting the output intermittent signal GN, a second inverter for inverting the selection signal S, and an output signal from the input signal A0 and the second inverter A first AND gate for performing an AND operation on the two signals, an input signal B0 and a second AND gate for performing an AND operation on the two signals, and the input signal A1 and the A third AND gate that receives an output signal from a second inverter and performs an AND operation on the two signals, receives the input signal B1 and an output signal from the second inverter, and outputs the two signals. Input a fourth AND gate for performing an AND operation, an output signal from the first and third AND gates, and an OR signal for performing an OR operation on the two signals, and an output signal from the second and fourth AND gates; A second OR gate that receives and logically combines the two signals, and receives an output signal from the first and second OR gates when the on / off operation is controlled by the output signal from the first inverter. And first and second amplifiers, each of which amplifies to a level and generates output signals Y1 and Y2, respectively.

도 1은 본 발명의 제 1실시예인 3:1 멀티플렉서에 적용되는 2:1 멀티플렉서의 상세회로도,1 is a detailed circuit diagram of a 2: 1 multiplexer applied to a 3: 1 multiplexer according to a first embodiment of the present invention;

도 2는 도 1의 2:1 멀티플렉서에 대한 동작특성표,2 is an operation characteristic table of the 2: 1 multiplexer of FIG.

도 3은 도 1의 2:1 멀티플렉서에 대한 시뮬레이션결과를 도시한 도면,3 is a view showing a simulation result for the 2: 1 multiplexer of FIG.

도 4는 본 발명의 제 1실시예에 의한 3:1 멀티플렉서의 상세회로도,4 is a detailed circuit diagram of a 3: 1 multiplexer according to a first embodiment of the present invention;

도 5는 도 4의 3:1 멀티플렉서에 대한 동작특성표,5 is an operation characteristic table of the 3: 1 multiplexer of FIG.

도 6은 도 4의 3:1 멀티플렉서에 대한 시뮬레이션결과를 도시한 도면,6 is a diagram showing simulation results of the 3: 1 multiplexer of FIG. 4;

도 7은 본 발명의 제 2실시예에 의한 6:2 멀티플렉서의 상세회로도,7 is a detailed circuit diagram of a 6: 2 multiplexer according to a second embodiment of the present invention;

도 8은 도 7의 6:2 멀티플렉서에 대한 동작특성표,8 is an operation characteristic table of the 6: 2 multiplexer of FIG.

도 9는 도 7의 6:2 멀티플렉서에 대한 시뮬레이션결과를 도시한 도면,9 is a view showing a simulation result for the 6: 2 multiplexer of FIG.

도 10은 본 발명의 제 3실시예에 의한 4:2 멀티플렉서의 상세회로도,10 is a detailed circuit diagram of a 4: 2 multiplexer according to a third embodiment of the present invention;

도 11은 도 10의 4:2 멀티플렉서에 대한 동작특성표,11 is an operation characteristic table of the 4: 2 multiplexer of FIG.

도 12는 도 10의 4:2 멀티플렉서에 대한 시뮬레이션결과를 도시한 도면.FIG. 12 is a diagram showing simulation results of the 4: 2 multiplexer of FIG. 10. FIG.

<도면의 주요부분에 대한 부호의 설명><Description of the symbols for the main parts of the drawings>

100 : 3:1 멀티플렉서 140 : 제 1 2:1 멀티플렉서100: 3: 1 Multiplexer 140: 1st 2: 1 Multiplexer

150 : 제 2 2:1 멀티플렉서 200 : 6:2 멀티플렉서150: 2: 2 Multiplexer 200: 6: 2 Multiplexer

300 : 4:2 멀티플렉서300: 4: 2 multiplexer

이하, 본 발명의 실시예에 의한 멀티플렉서에 대해 첨부된 도면을 참조하여 상세히 기술하기로 한다.Hereinafter, a multiplexer according to an embodiment of the present invention will be described in detail with reference to the accompanying drawings.

도 1은 본 발명의 제 1실시예인 3:1 멀티플렉서에 적용되는 2:1 멀티플렉서의 상세회로도이고, 도 2는 도 1의 2:1 멀티플렉서에 대한 동작특성표이며, 도 3은 도 1의 2:1 멀티플렉서에 대한 시뮬레이션결과를 도시한 도면이다.1 is a detailed circuit diagram of a 2: 1 multiplexer applied to a 3: 1 multiplexer according to a first embodiment of the present invention, FIG. 2 is an operation characteristic table for the 2: 1 multiplexer of FIG. 1, and FIG. Fig. 1 shows the simulation results for the multiplexer.

본 발명의 제 1실시예인 3:1 멀티플렉서에 적용되는 2:1 멀티플렉서(1)는 도 1에 도시한 바와같이 6개의 인버터(10, 12, 14, 16, 17, 18), 2개의 NOR게이트(20, 22), 한 개의 OR게이트(30) 및 증폭기(40)로 구성되어 있다.The 2: 1 multiplexer 1 applied to the 3: 1 multiplexer according to the first embodiment of the present invention includes six inverters 10, 12, 14, 16, 17, and 18 as shown in FIG. 20, 22, one OR gate 30, and an amplifier 40. As shown in FIG.

상기 인버터(12, 16)는 입력신호(A, B)를 각각 입력받아 반전시키는 역할을 하고, 상기 인버터(10)은 출력단속신호(GN)를 입력받아 반전시키는 역할을 하며, 상기 인버터(17, 18)은 상기 선택신호(S)를 입력받아 반전시키는 역할을 한다.The inverters 12 and 16 receive and invert input signals A and B, respectively, and the inverter 10 receives and outputs an output intermittent signal GN, and inverts the inverters 17. , 18) serves to invert and receive the selection signal S.

상기 인버터(14)는 상기 인버터(17)에서 출력되는 신호를 반전시키는 역할을 하고, 상기 NOR 게이트(20)는 상기 인버터(12, 14)에서 출력되는 두신호를 입력받아 부정논리합연산하는 역할을 하며, 상기 NOR 게이트(22)는 상기 인버터(16,18)에서 출력되는 두신호를 입력받아 부정논리합연산하는 역할을 한다.The inverter 14 serves to invert a signal output from the inverter 17, and the NOR gate 20 receives a negative logic sum operation by receiving two signals output from the inverters 12 and 14. In addition, the NOR gate 22 receives two signals output from the inverters 16 and 18 and performs a negative logic sum operation.

상기 OR 게이트(30)는 상기 NOR 게이트(20, 22)에서 출력되는 두 신호를 입력받아 논리합연산하는 역할을 하고, 상기 증폭기(40)는 상기 인버터(10)에서 출력되는 신호에 의해 온/오프동작이 제어되어 온동작시 상기 OR게이트에서 출력되는 신호를 일정레벨로 증폭시켜 출력신호(Y)를 발생한다.The OR gate 30 receives a logic operation of two signals output from the NOR gates 20 and 22, and the amplifier 40 is turned on / off by a signal output from the inverter 10. The operation is controlled to amplify the signal output from the OR gate to a predetermined level during the on operation to generate the output signal (Y).

상기 2:1 멀티플렉서(1)는 도 2 및 도 3에 도시한 바와같이 출력단속신호(GN)가 1(HI, 이하 1이라 명명함.)이면 증폭기(30)가 동작하지 않아 입력신호가 DISABLE되고, 반면에 출력단속신호(GN)가 0(LOW, 이하 0이라 명명함.)이면 증폭기(30)가 동작하며, 이때, 선택신호(S)가 0이면 출력신호(Y)는 입력신호(A)가 되는 반면에, 선택신호(S)가 1이면 출력신호(Y)는 입력신호(B)가 된다.As shown in FIGS. 2 and 3, when the output intermittent signal GN is 1 (HI, hereinafter referred to as 1), the 2: 1 multiplexer 1 does not operate and the input signal is disabled. On the other hand, if the output interruption signal GN is 0 (LOW, hereinafter referred to as 0), the amplifier 30 operates. At this time, if the selection signal S is 0, the output signal Y is an input signal ( On the other hand, when the selection signal S is 1, the output signal Y becomes the input signal B.

도 4는 본 발명의 제 1실시예에 의한 3:1 멀티플렉서의 상세회로도이고, 도 5는 도 4의 3:1 멀티플렉서에 대한 동작특성표이며, 도 6은 도 4의 3:1 멀티플렉서에 대한 시뮬레이션결과를 도시한 도면이다.4 is a detailed circuit diagram of the 3: 1 multiplexer according to the first embodiment of the present invention, FIG. 5 is an operation characteristic table of the 3: 1 multiplexer of FIG. 4, and FIG. 6 is a 3: 1 multiplexer of FIG. It is a figure which shows a simulation result.

본 발명의 제 1실시예에 의한 3:1 멀티플렉서는 도 4에 도시한 바와같이 제 1, 2 2:1 멀티플렉서(140, 150), 인버터(110), AND 게이트(120) 및 OR 게이트(130)로 구성되어 있다.As shown in FIG. 4, the 3: 1 multiplexer according to the first embodiment of the present invention includes first and second 2: 1 multiplexers 140 and 150, an inverter 110, an AND gate 120, and an OR gate 130. It consists of).

상기 인버터(110)는 선택신호(S1)을 입력받아 반전시키는 역할을 하고, 상기 AND 게이트(120)는 상기 인버터(110)에서 출력되는 신호와 선택신호(S2)를 입력받아 두 신호를 논리곱연산하는 역할을 한다.The inverter 110 receives the selection signal S1 and inverts the AND gate 120. The AND gate 120 receives the signal output from the inverter 110 and the selection signal S2 and logically multiplies the two signals. It is responsible for calculating.

상기 OR게이트(130)는 두 선택신호(S1, S2)를 입력받아 논리합연산하는 역할을 하고, 상기 제 1, 2 2:1 멀티플렉서(140, 150)는 상기 도 1의 멀티플렉서(1)를 사용한다.The OR gate 130 receives the two selection signals S1 and S2 and performs a logical sum operation, and the first and second 2: 1 multiplexers 140 and 150 use the multiplexer 1 of FIG. 1. do.

상기 제 1 2:1 멀티플렉서(140)는 입력단자 A, B를 통해 입력신호(G2, G3)를 각각 입력받고, 출력단속신호(GN) 및 상기 AND게이트(120)로부터의 출력신호에 의해 두 입력신호중 하나를 선택하여 출력하는 역할을 한다.The first 2: 1 multiplexer 140 receives the input signals G2 and G3 through the input terminals A and B, respectively, and outputs the input signals GN and the output signals from the AND gate 120. It selects one of the input signals and outputs it.

상기 제 2 2:1 멀티플렉서(150)는 입력단자 A, B를 통해 입력신호(G1)와 상기 제 1 2:1 멀티플렉서(140)로부터의 출력신호를 입력받고, 출력단속신호(GN) 및 상기 OR게이트(130)로부터의 출력신호에 의해 상기 두 입력신호중 하나를 선택하여 출력하는 역할을 한다.The second 2: 1 multiplexer 150 receives an input signal G1 and an output signal from the first 2: 1 multiplexer 140 through input terminals A and B, and outputs an output intermittent signal GN and the output signal. The output signal from the OR gate 130 selects and outputs one of the two input signals.

상기와 같이 구성된 본 발명의 제 1실시예에 의한 3:1 멀티플렉서(100)의 작용을 도 5 및 도 6을 참조하여 설명하기로 한다.The operation of the 3: 1 multiplexer 100 according to the first embodiment of the present invention configured as described above will be described with reference to FIGS. 5 and 6.

작용을 설명하기에 앞서, 입력신호는 G1, G2, G3이고, 출력단속신호는 GN이며, 선택신호는 S1, S2라고 가정한다.Before explaining the operation, it is assumed that the input signals are G1, G2, and G3, the output intermittent signals are GN, and the selection signals are S1 and S2.

출력단속신호(GN)가 1이면 출력신호(Y)는 입력신호에 관계없이 0이 되고, 출력단속신호(GN)가 0이고 선택신호(S1)가 0이며 선택신호(S2)가 0일때는 출력신호(Z)는 G1이 된다.When the output intermittent signal GN is 1, the output signal Y becomes 0 regardless of the input signal, when the output intermittent signal GN is 0, the select signal S1 is 0, and the select signal S2 is 0. The output signal Z becomes G1.

그리고, 선택신호(S1)가 0이고 선택신호(S2)가 1이면 출력신호(Z)는 G3가 되며, 선택신호(S1)가 1이면 선택신호(S2)에 관계없이 출력신호(Z)는 G2가 된다.If the selection signal S1 is 0 and the selection signal S2 is 1, the output signal Z is G3. If the selection signal S1 is 1, the output signal Z is independent of the selection signal S2. It becomes G2.

도 7은 본 발명의 제 2실시예에 의한 6:2 멀티플렉서의 상세회로도이고, 도 8은 도 7의 6:2 멀티플렉서에 대한 동작특성표이며, 도 9는 도 7의 6:2 멀티플렉서에 대한 시뮬레이션결과를 도시한 도면이다.7 is a detailed circuit diagram of a 6: 2 multiplexer according to a second embodiment of the present invention, FIG. 8 is an operation characteristic table of the 6: 2 multiplexer of FIG. 7, and FIG. 9 is a view of the 6: 2 multiplexer of FIG. 7. It is a figure which shows a simulation result.

본 발명의 제 2실시예에 의한 6:2 멀티플렉서(200)는 도 7에 도시한 바와같이 제 1, 2, 3 인버터(210, 215, 217), 제 1, 2, 3, 4, 5, 6, 7, 8, 9 AND게이트(220, 223, 225, 230, 231, 232, 233, 234, 235), 제 1, 2 OR게이트(240, 243) 및 제 1, 2 증폭기(250, 253)로 구성되어 있다.The 6: 2 multiplexer 200 according to the second embodiment of the present invention includes the first, second and third inverters 210, 215 and 217, the first, second, third, fourth, fifth, 6, 7, 8, 9 AND gates 220, 223, 225, 230, 231, 232, 233, 234, 235, first and second OR gates 240 and 243, and first and second amplifiers 250 and 253 It consists of).

상기 제 1, 2 인버터(210, 215)는 선택신호(S2, S1)를 각각 반전시키는 역할을 하고, 상기 제 3 인버터(217)는 출력단속신호(GN)를 반전시키는 역할을 한다.The first and second inverters 210 and 215 invert the selection signals S2 and S1, respectively, and the third inverter 217 inverts the output intermittent signal GN.

상기 제 1 AND게이트(220)는 상기 제 1 인버터(210)에서 출력되는 동일한 두신호를 논리곱연산하는 역할을 하고, 상기 제 2 AND게이트(223)는 상기 선택신호(S2) 및 상기 제 2 인버터(215)로부터의 출력신호를 입력받아 그 두 신호를 논리곱연산하는 역할을 하며, 상기 제 3 AND게이트(225)는 상기 선택신호(S1)와 선택신호(S2)를 입력받아 그 두 신호를 논리곱연산하는 역할을 한다.The first AND gate 220 performs an AND operation on the same two signals output from the first inverter 210, and the second AND gate 223 serves as the selection signal S2 and the second. It receives an output signal from the inverter 215 and performs an AND operation on the two signals, and the third AND gate 225 receives the selection signal S1 and the selection signal S2 and receives the two signals. It is a logical AND operation.

상기 제 4 AND게이트(230)는 입력신호(A1)와 상기 제 1 AND게이트(220)로부터의 출력신호를 입력받아 그 두신호를 논리곱연산하는 역할을 하고, 상기 제 5 AND게이트(231)는 입력신호(B1)와 상기 제 2 AND게이트(223)로부터의 출력신호를 입력받아 그 두신호를 논리곱연산하는 역할을 하고, 상기 제 6 AND게이트(232)는 입력신호(C1)와 상기 제 3 AND게이트(225)로부터의 출력신호를 입력받아 그 두신호를 논리곱연산하는 역할을 한다.The fourth AND gate 230 receives an input signal A1 and an output signal from the first AND gate 220, and performs an AND operation on the two signals, and the fifth AND gate 231. Receives an input signal B1 and an output signal from the second AND gate 223 and performs a logical AND operation on the two signals, and the sixth AND gate 232 is an input signal C1 and the It receives an output signal from the third AND gate 225 and performs an AND operation on the two signals.

상기 제 7 AND게이트(233)는 입력신호(A2)와 상기 제 1 AND게이트(220)로부터의 출력신호를 입력받아 그 두신호를 논리곱연산하는 역할을 하고, 상기 제 8 AND게이트(234)는 입력신호(B2)와 상기 제 2 AND게이트(223)로부터의 출력신호를 입력받아 그 두신호를 논리곱연산하는 역할을 하며, 상기 제 9 AND게이트(235)는 입력신호(C2)와 상기 제 3 AND게이트(225)로부터의 출력신호를 입력받아 그 두신호를 논리곱연산하는 역할을 한다.The seventh AND gate 233 receives an input signal A2 and an output signal from the first AND gate 220 and performs an AND operation on the two signals, and the eighth AND gate 234. Receives an input signal B2 and an output signal from the second AND gate 223 and performs an AND operation on the two signals, and the ninth AND gate 235 is an input signal C2 and the It receives an output signal from the third AND gate 225 and performs an AND operation on the two signals.

상기 제 1 OR게이트(240)는 상기 제 4, 5, 6 AND게이트(230, 231, 232)로부터의 출력신호를 모두 입력받아 그 세신호들을 논리합연산하는 역할을 하고, 상기 제 2 OR게이트(243)는 상기 제 7, 8, 9 AND게이트(233, 234, 235)로부터의 출력신호를 모두 입력받아 그 세신호들을 논리합연산하는 역할을 한다.The first OR gate 240 receives all output signals from the fourth, fifth, and sixth AND gates 230, 231, and 232, and logically operates the three signals. 243 receives all output signals from the seventh, eighth, and ninth AND gates 233, 234, and 235, and performs a logical sum operation on the three signals.

상기 제 1, 2 증폭기(250, 253)는 각각 상기 제 3 인버터(217)로부터의 출력신호에 의해 온/오프동작이 제어되어 온동작시 상기 제 1, 2 OR게이트(240, 243)각각으로부터의 출력신호를 입력받아 증폭시켜 출력신호(Y1, Y2)를 발생하는 역할을 한다.The first and second amplifiers 250 and 253 are controlled on and off by the output signal from the third inverter 217, respectively. It receives and outputs the output signal and amplifies the output signal (Y1, Y2).

상기와 같이 구성된 본 발명의 제 2실시예에 의한 6:2 멀티플렉서(200)의 작용을 도 8 및 도 9를 참조하여 설명하기로 한다.The operation of the 6: 2 multiplexer 200 according to the second embodiment of the present invention configured as described above will be described with reference to FIGS. 8 and 9.

작용을 설명하기에 앞서 입력신호는 A1, B1, C1, A2, B2, C2이고, 출력단속신호는 GN이며, 선택신호는 S1, S2라 가정한다.Before describing the operation, it is assumed that the input signals are A1, B1, C1, A2, B2, and C2, the output intermittent signal is GN, and the selection signals are S1 and S2.

출력단속신호(GN)가 1인 경우 출력이 DISABLE 상태(Z)가 되고,출력단속신호(GN)가 0인 경우 출력신호(Y1)는 선택신호 S1, S2에 의해서 입력신호 A1, B1, C1중 하나가 선택된다.When the output intermittent signal GN is 1, the output becomes DISABLE state (Z). When the output intermittent signal GN is 0, the output signal Y1 is input signal A1, B1, C1 by the selection signals S1, S2. One of them is selected.

이때, S2 및 S1이 각각 0, 0 이거나 0, 1 이면 A1이 출력신호(Y1)로 선택되고, S1 및 S2가 각각 1, 0이면 B1이 출력신호(Y1)로 선택되며, S1 및 S2가 각각 1. 1이면 C1이 출력신호(Y1)로 선택된다.At this time, if S2 and S1 are respectively 0, 0 or 0, 1, A1 is selected as the output signal Y1. If S1 and S2 are 1 and 0, respectively, B1 is selected as the output signal Y1, and S1 and S2 are selected. If 1. 1 each, C1 is selected as the output signal Y1.

또한, 출력단속신호(GN)가 0인 경우 출력신호(Y2)는 선택신호 S1, S2에 의해서 입력신호 A2, B2, C2중 하나가 선택된다.When the output interruption signal GN is 0, one of the input signals A2, B2, and C2 is selected by the selection signals S1 and S2.

이때, S2 및 S1이 각각 0, 0 이거나 0, 1 이면 A2가 출력신호(Y2)로 선택되고, S1 및 S2가 각각 1, 0이면 B2가 출력신호(Y2)로 선택되며, S1 및 S2가 각각 1. 1이면 C2가 출력신호(Y2)로 선택된다.At this time, if S2 and S1 are 0, 0 or 0 and 1, respectively, A2 is selected as the output signal Y2. If S1 and S2 are each 1 and 0, B2 is selected as the output signal Y2, and S1 and S2 are selected. If each is 1. 1, C2 is selected as the output signal Y2.

도 8에서 0, 1 과 L, H를 모두 사용한 이유는 이해를 돕기위해 A1, B1, C1과 A2, B2, C2를 구분한 것이다.The reason for using both 0, 1 and L, H in Figure 8 is to distinguish A1, B1, C1 and A2, B2, C2 for better understanding.

도 10은 본 발명의 제 3실시예에 의한 4:2 멀티플렉서의 상세회로도이고, 도 11은 도 10의 4:2 멀티플렉서에 대한 동작특성표이며, 도 12는 도 10의 4:2 멀티플렉서에 대한 시뮬레이션결과를 도시한 도면이다.FIG. 10 is a detailed circuit diagram of a 4: 2 multiplexer according to a third embodiment of the present invention, FIG. 11 is an operation characteristic table of the 4: 2 multiplexer of FIG. 10, and FIG. 12 is a diagram of the 4: 2 multiplexer of FIG. 10. It is a figure which shows a simulation result.

본 발명의 제 3실시예에 의한 4:2 멀티플렉서(300)는 제 1, 2 인버터(310, 313), 제 1, 2, 3, 4 AND게이트(320, 322, 324, 326), 제 1, 2 OR게이트(330, 332) 및 제 1, 2 증폭기(340, 342)로 구성되어 있다.The 4: 2 multiplexer 300 according to the third embodiment of the present invention includes the first and second inverters 310 and 313, the first, second, third and fourth AND gates 320, 322, 324 and 326, and the first and second inverters 310 and 313. And two OR gates 330 and 332 and first and second amplifiers 340 and 342.

상기 제 1 인버터(310)는 상기 출력단속신호(GN)를 반전시키는 역할을 하고,상기 제 2 인버터(313)는 상기 선택신호(S)를 반전시키는 역할을 한다.The first inverter 310 serves to invert the output interruption signal GN, and the second inverter 313 serves to invert the selection signal S.

상기 제 1 AND게이트(320)는 입력신호(A0)와 상기 제 2 인버터(313)로부터의 출력신호를 입력받아 그 두신호를 논리곱연산하는 역할을 하고, 상기 제 2 AND게이트(322)는 입력신호(B0)와 상기 인버터(313)로부터의 출력신호를 입력받아 그 두신호를 논리곱연산하는 역할을 하며, 상기 제 3 AND게이트(324)는 입력신호(A1)와 상기 인버터(313)로부터의 출력신호를 입력받아 그 두신호를 논리곱연산하는 역할을 하며, 상기 제 4 AND게이트(326)는 입력신호(B1)와 상기 제 2 인버터(313)로부터의 출력신호를 입력받아 그 두신호를 논리곱연산하는 역할을 한다.The first AND gate 320 receives an input signal A0 and an output signal from the second inverter 313 and performs an AND operation on the two signals, and the second AND gate 322 Receives an input signal B0 and an output signal from the inverter 313 and performs an AND operation on the two signals, and the third AND gate 324 is an input signal A1 and the inverter 313. It receives the output signal from the logic and performs an AND operation on the two signals, the fourth AND gate 326 receives the input signal (B1) and the output signal from the second inverter (313) It performs a logical AND operation on the signal.

상기 제 1 OR게이트(330)는 상기 제 1, 3 AND게이트(320, 324)로부터의 출력신호를 입력받아 그 두 신호를 논리합연산하는 역할을 하고, 상기 제 2 OR게이트(332)는 상기 제 2, 4 AND게이트(322, 326)로부터의 출력신호를 입력받아 그 두 신호를 논리합연산하는 역할을 한다.The first OR gate 330 receives an output signal from the first and third AND gates 320 and 324, and performs a logical sum operation on the two signals, and the second OR gate 332 is configured as the first OR gate 332. It receives the output signals from the 2 and 4 AND gates 322 and 326 and logically operates the two signals.

상기 제 1 증폭기(340)는 상기 제 1 인버터(310)로부터의 출력신호에 의해 온/오프동작이 제어되어 온 동작시 상기 제 1 OR게이트(330)로부터의 출력신호를 입력받아 일정레벨로 증폭하여 출력신호(Y1)를 발생하는 역할을 하고, 상기 제 2 증폭기(342)는 상기 제 1 인버터(310)로부터의 출력신호에 의해 온/오프동작이 제어되어 온 동작시 상기 제 2 OR게이트(332)로부터의 출력신호를 입력받아 일정레벨로 증폭하여 출력신호(Y2)를 발생하는 역할을 한다.When the on / off operation is controlled by the output signal from the first inverter 310, the first amplifier 340 receives the output signal from the first OR gate 330 and amplifies the signal to a predetermined level. To generate an output signal Y1, and the second amplifier 342 controls the second OR gate in an on / off operation controlled by an output signal from the first inverter 310. It receives the output signal from 332 and amplifies to a predetermined level to generate an output signal (Y2).

상기와 같이 구성된 본 발명의 제 3실시예에 의한 4:2 멀티플렉서(300)의 작용을 도 11 및 도 12를 참조하여 설명하기로 한다.The operation of the 4: 2 multiplexer 300 according to the third embodiment of the present invention configured as described above will be described with reference to FIGS. 11 and 12.

작용을 설명하기에 앞서 입력신호는 A0, B0, A1, B1이고, 출력단속신호는 GN이며, 선택신호는 S라 가정한다.Before explaining the operation, it is assumed that the input signals are A0, B0, A1, B1, the output intermittent signal is GN, and the selection signal is S.

출력단속신호(GN)가 1인 경우 출력이 DISABLE 상태(Z)가 되고, 출력단속신호(GN)가 0인 경우 출력신호(Y1)는 선택신호 S에 의해서 입력신호 A0, A1중 하나가 선택된다.When the output intermittent signal GN is 1, the output becomes DISABLE state (Z). When the output intermittent signal GN is 0, the output signal Y1 is selected by the input signal A0 or A1 by the selection signal S. do.

이때, S가 0이면 A0이 출력신호(Y1)로 선택되며, 반면에 S가 1이면 A1이 출력신호(Y1)로 선택된다.At this time, if S is 0, A0 is selected as the output signal Y1, while if S is 1, A1 is selected as the output signal Y1.

또한, 출력단속신호(GN)가 0인 상태에서 출력신호(Y2)는 선택신호 S에 의해서 입력신호 B0, B1중 하나가 선택된다.Further, in the state where the output intermittent signal GN is 0, one of the input signals B0 and B1 is selected by the selection signal S as the output signal Y2.

이때, S가 0이면 B0이 출력신호(Y2)로 선택되며, 반면에 S가 1이면 B1이 출력신호(Y2)로 선택된다.At this time, if S is 0, B0 is selected as the output signal Y2, while if S is 1, B1 is selected as the output signal Y2.

한편, 상기 3:1, 6:2 및 4:2 멀티플렉서는 비대칭 디지털가입자망 접속시스템 뿐만아니라 모든 디지털회로에 적용될 수 있다.Meanwhile, the 3: 1, 6: 2 and 4: 2 multiplexers may be applied to all digital circuits as well as to an asymmetric digital subscriber network connection system.

상술한 바와같이 본 발명에 의한 멀티플렉서에 의하면 다수 입력신호의 수와 그 입력신호중 선택되어 지는 출력신호의 수를 고려하여 이에 상응하는 신호선택단을 두어 설계하는 방식이므로 불필요한 모듈을 줄일수 있어 불필요한 전원소비를 방지할 수 있으며, 보드면적을 증가시키지 않는 다는 뛰어난 효과가 있다.As described above, according to the multiplexer according to the present invention, a signal selection stage corresponding to the number of input signals and the number of output signals selected among the input signals is designed so that an unnecessary module can be reduced and unnecessary power is required. It is possible to prevent consumption and to increase the board area.

Claims (2)

입력신호 A1, B1, C1, A2, B2, C2를 입력받아 출력단속신호 GN 및 선택신호 S1, S2에 의해 상기 여섯 개의 입력신호중 두개를 선택하여 출력하는 6:2 멀티플렉서에 있어서,In a 6: 2 multiplexer which receives two input signals A1, B1, C1, A2, B2, and C2, selects and outputs two of the six input signals by an output intermittent signal GN and selection signals S1 and S2. 상기 선택신호 S2, S1을 각각 반전시키는 제 1, 2 인버터와,First and second inverters for inverting the selection signals S2 and S1, respectively; 상기 출력단속신호 GN을 반전시키는 제 3인버터와,A third inverter for inverting the output interruption signal GN; 상기 제 1인버터로부터의 동일한 두 출력신호를 입력받아 그 두 신호를 논리곱연산하는 제 1 AND게이트와,A first AND gate receiving the same two output signals from the first inverter and performing an AND operation on the two signals; 상기 선택신호 S2 및 상기 제 2인버터로부터의 출력신호를 입력받아 그 두신호를 논리곱연산하는 제 2 AND게이트와,A second AND gate which receives the selection signal S2 and the output signal from the second inverter and performs an AND operation on the two signals; 상기 선택신호 S1와 S2를 입력받아 그 두 신호를 논리곱연산하는 제 3 AND게이트와,A third AND gate that receives the selection signals S1 and S2 and logically computes the two signals; 상기 입력신호 A1과 상기 제 1 AND게이트로부터의 출력신호를 입력받아 그 두신호를 논리곱연산하는 제 4 AND게이트와,A fourth AND gate that receives the input signal A1 and the output signal from the first AND gate, and performs an AND operation on the two signals; 상기 입력신호 B1과 상기 제 2 AND게이트로부터의 출력신호를 입력받아 그 두신호를 논리곱연산하는 제 5 AND게이트와,A fifth AND gate receiving the input signal B1 and the output signal from the second AND gate and performing an AND operation on the two signals; 상기 입력신호 C1과 상기 제 3 AND게이트로부터의 출력신호를 입력받아 그 두신호를 논리곱연산하는 제 6 AND게이트와,A sixth AND gate that receives the input signal C1 and the output signal from the third AND gate, and performs an AND operation on the two signals; 상기 입력신호 A2와 상기 제 1 AND게이트로부터의 출력신호를 입력받아 그 두신호를 논리곱연산하는 제 7 AND게이트와,A seventh AND gate receiving the input signal A2 and the output signal from the first AND gate and performing an AND operation on the two signals; 상기 입력신호 B2와 상기 제 2 AND게이트로부터의 출력신호를 입력받아 그 두신호를 논리곱연산하는 제 8 AND게이트와,An eighth AND gate receiving the input signal B2 and the output signal from the second AND gate and performing an AND operation on the two signals; 상기 입력신호 C2와 상기 제 3 AND게이트로부터의 출력신호를 입력받아 그 두신호를 논리곱연산하는 제 9 AND게이트와,A ninth AND gate receiving the input signal C2 and the output signal from the third AND gate and performing an AND operation on the two signals; 상기 제 4, 5, 6 AND게이트로부터의 출력신호를 모두 입력받아 그 세신호들을 논리합연산하는 제 1 OR게이트와,A first OR gate which receives all of the output signals from the fourth, fifth, and sixth AND gates, and logically operates the three signals; 상기 제 7, 8, 9 AND게이트로부터의 출력신호를 모두 입력받아 그 세신호들을 논리합연산하는 제 2 OR게이트와,A second OR gate that receives all of the output signals from the seventh, eighth, and ninth AND gates, and logically operates the three signals; 상기 제 3 인버터로부터의 출력신호에 의해 온/오프동작이 제어되어 온동작시 상기 제 1, 2 OR게이트 각각으로부터의 출력신호를 입력받아 증폭시켜 출력신호(Y1, Y2)를 각각 발생하는 제 1, 2 증폭기로 이루어진 것을 특징으로 하는 멀티플렉서.An on / off operation is controlled by the output signal from the third inverter, and when the on operation is performed, a first input signal amplifies the output signal from each of the first and second OR gates and generates output signals Y1 and Y2, respectively. , A multiplexer comprising two amplifiers. 입력신호 A0, B0, A1, B1를 입력받아 출력단속신호 GN 및 선택신호 S에 의해 상기 네개의 입력신호중 두개를 선택하여 출력하는 4:2 멀티플렉서에 있어서,In a 4: 2 multiplexer which receives two input signals A0, B0, A1, and B1 and selects and outputs two of the four input signals by an output intermittent signal GN and a selection signal S, 상기 출력단속신호 GN을 반전시키는 제 1 인버터와,A first inverter for inverting the output interruption signal GN; 상기 선택신호 S를 반전시키는 제 2 인버터와,A second inverter for inverting the selection signal S; 상기 입력신호 A0과 상기 제 2 인버터로부터의 출력신호를 입력받아 그 두신호를 논리곱연산하는 제 1 AND게이트와,A first AND gate for receiving the input signal A0 and the output signal from the second inverter and performing an AND operation on the two signals; 상기 입력신호 B0과 상기 제 2 인버터로부터의 출력신호를 입력받아 그 두신호를 논리곱연산하는 제 2 AND게이트와,A second AND gate configured to receive the input signal B0 and the output signal from the second inverter and perform an AND operation on the two signals; 상기 입력신호 A1과 상기 제 2 인버터로부터의 출력신호를 입력받아 그 두신호를 논리곱연산하는 제 3 AND게이트와,A third AND gate which receives the input signal A1 and the output signal from the second inverter and performs an AND operation on the two signals; 상기 입력신호 B1과 상기 제 2 인버터로부터의 출력신호를 입력받아 그 두신호를 논리곱연산하는 제 4 AND게이트와,A fourth AND gate configured to receive the input signal B1 and the output signal from the second inverter and perform an AND operation on the two signals; 상기 제 1, 3 AND게이트로부터의 출력신호를 입력받아 그 두 신호를 논리합연산하는 제 1 OR게이트와,A first OR gate receiving an output signal from the first and third AND gates and performing logical sum operation on the two signals; 상기 제 2, 4 AND게이트로부터의 출력신호를 입력받아 그 두 신호를 논리합연산하는 제 2 OR게이트와,A second OR gate which receives an output signal from the second and fourth AND gates and logically operates the two signals; 상기 제 1 인버터로부터의 출력신호에 의해 온/오프동작이 제어되어 온 동작시 상기 제 1, 2 OR게이트로부터의 출력신호를 각각 입력받아 일정레벨로 증폭하여 출력신호(Y1, Y2)를 각각 발생하는 제 1, 2 증폭기로 이루어진 것을 특징으로 하는 멀티플렉서.In the on / off operation controlled by the output signal from the first inverter, the output signals from the first and second OR gates are respectively input and amplified to a predetermined level to generate the output signals Y1 and Y2, respectively. A multiplexer comprising: first and second amplifiers.
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* Cited by examiner, † Cited by third party
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JPH05136664A (en) * 1991-08-14 1993-06-01 Advantest Corp Variable delay circuit

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