KR100206189B1

KR100206189B1 - Semiconductor memory device

Info

Publication number: KR100206189B1
Application number: KR1019960044956A
Authority: KR
Inventors: 이동기
Original assignee: 윤종용; 삼성전자주식회사
Priority date: 1996-10-09
Filing date: 1996-10-09
Publication date: 1999-07-01
Also published as: KR19980026517A

Abstract

본 발명은 저전압에서 동작하는 경우와 고전압에서 동작하는 경우를 구분하여 감지하고 이에 따라 어드레스 신호가 디코더로 전달되는 것을 선택적으로 차단함으로서 속도의 손실을 최소화하여 고속화를 실현할 수 있는 반도체 메모리 장치에 관한 것이다. 이러한 장치에 의하면, 감지 수단을 이용하여 메모리 셀 어레이로부터 데이터를 출력할 때 발생되는 순간 전류에 의해 발생한 노이즈를 포함한 전압을 저전압 레벨과 고전압 레벨로 구분하여 감지할 수 있다. 따라서, 상기 노이즈를 포함한 전압 레벨이 어드레스 버퍼 수단에 영향을 미치는 고전압 레벨일 경우 상기 감지 수단으로부터 제 1 레벨의 제 2 제어 신호가 출력된다. 이로서, 상기 어드레스 버퍼 수단으로부터 래치 수단으로 어드레스 신호가 전달되는 것을 차단함으로서 어드레스 버퍼 수단의 오동작을 방지할 수 있다. 그리고, 상기 전압 레벨이 상기 어드레스 버퍼 수단에 영향을 미치지 않는 저전압 레벨일 경우 상기 감지 수단으로부터 제 2 레벨의 제 1 제어 신호가 출력되어 상기 어드레스 버퍼 수단으로부터 상기 래치 수단으로 어드레스 신호가 정상적으로 전달되도록 한다. 따라서, 종래에 저전압 레벨에서도 발생되었던 속도의 손실을 방지할 수 있을 뿐만 아니라, 저전압 반도체 메모리 장치의 고속화를 실현할 수 있다.The present invention relates to a semiconductor memory device capable of realizing high-speed operation by minimizing loss of speed by separately detecting the case of operating at a low voltage and the case of operating at a high voltage and selectively blocking the address signal from being transmitted to a decoder . According to such an apparatus, a voltage including a noise generated by an instantaneous current generated when data is outputted from a memory cell array using the sensing means can be divided into a low voltage level and a high voltage level and sensed. Therefore, when the voltage level including the noise is a high voltage level affecting the address buffer means, the second control signal of the first level is outputted from the sensing means. In this way, it is possible to prevent an erroneous operation of the address buffer means by blocking the transfer of the address signal from the address buffer means to the latch means. If the voltage level is a low voltage level that does not affect the address buffer means, the second control signal of the second level is outputted from the sensing means so that the address signal is normally transferred from the address buffer means to the latch means . Therefore, it is possible to prevent the loss of speed which has conventionally occurred even at the low voltage level, and also to realize the high speed of the low voltage semiconductor memory device.

Description

Semiconductor memory devices

본 발명은 반도체 메모리 장치에 관한 것으로서, 더 구체적으로는 저전압에서 동작하는 경우와 고전압에서 동작하는 경우를 구분하여 감지하고 이에 따라 어드레스 신호가 디코더로 전달되는 것을 선택적으로 차단함으로서 속도의 손실을 최소화하여 고속화를 실현할 수 있는 반도체 메모리 장치에 관한 것이다.The present invention relates to a semiconductor memory device, and more particularly, to a semiconductor memory device that separately detects a case of operating at a low voltage and a case of operating at a high voltage and selectively blocks the address signal from being transmitted to the decoder, To a semiconductor memory device capable of realizing high-speed operation.

도 1에는 반도체 메모리 장치의 개략적인 구성을 보여주는 블럭도가 도시되어 있다.1 is a block diagram showing a schematic configuration of a semiconductor memory device.

도 1을 참조하면, 반도체 메모리 장치에 있어서, 메모리 셀 어레이(14)는 복수개의 메모리 셀들로 이루어지며 어드레스 버퍼 수단(10)은 외부로부터 TTL 레벨의 어드레스 신호(XAi)를 입력 받아 이에 대응되는 CMOS 레벨의 어드레스 신호(CAi)를 출력한다. 그리고, 디코더(12)는 상기 어드레스 버퍼 수단(10)으로부터 출력된 어드레스 신호(CAi)를 입력 받아, 이에 응답하여 상기 어드레스 신호(CAi)에 해당되는 상기 메모리 셀 어레이(14)의 메모리 셀에 저장된 데이터를 선택하기 위한 선택 신호(S_SEL)를 출력한다. 감지 증폭및 데이터 출력 버퍼(16)는 상기 어드레스 버퍼 수단(10)으로부터 출력된 어드레스 신호(CAi)와 함께 출력된 데이터 출력 인에이블 신호(S_ATD)를 입력 받아, 이에 응답하여 상기 디코더(12)에 의해 선택된 데이터를 출력한다.Referring to FIG. 1, in the semiconductor memory device, the memory cell array 14 includes a plurality of memory cells. The address buffer means 10 receives an address signal XAi of a TTL level from the outside, Level address signal CAi. The decoder 12 receives the address signal CAi output from the address buffer means 10 and stores the address signal CAi in the memory cell of the memory cell array 14 corresponding to the address signal CAi And outputs a selection signal S_SEL for selecting data. The sense amplification and data output buffer 16 receives the data output enable signal S_ATD output together with the address signal CAi output from the address buffer means 10 and outputs the data output enable signal S_ATD to the decoder 12 And outputs the selected data.

현재, 반도체 메모리 장치는 기술의 발달에 따라 점차적으로 고집적화 및 고속화 되어가는 추세에 있다. 상기 반도체 메모리 장치에 있어서 속도(speed)라 함은 어드레스 입력 후 메모리 셀에 저장된 데이터가 반도체 메모리 장치의 출력단을 통해 출력되는 전반의 시간을 일컫는다. 통상적으로, 반도체 메모리 장치의 속도를 결정하는 여러가지 요소들 중 감지 증폭및 데어터 출력 버퍼(16)에서 데이터가 출력되는 기간까지의 시간이 차지하는 비중이 크다. 반도체 메모리 장치의 속도를 향상시키는 방법으로 상기 데이터 출력 버퍼(16)의 크기를 증가시키는 방법을 사용하였다. 그러나, 데이터 출력 버퍼(16)의 크기를 증가시킬 경우, 데이터 출력시 발생하는 순간 전류에 의해 파워 노이즈가 유발되며, 이로 인해 반도체 메모리 장치내의 여러 회로들에 오동작을 유발시킬 수 있다.BACKGROUND ART [0002] At present, semiconductor memory devices are gradually becoming highly integrated and increasing in speed as technology advances. In the semiconductor memory device, the speed refers to the time in which data stored in the memory cell after the address input is output through the output terminal of the semiconductor memory device. Typically, the time from the sensing amplification and the data output buffer 16 to the period of outputting data occupies a large portion among various factors that determine the speed of the semiconductor memory device. A method of increasing the size of the data output buffer 16 is used as a method of improving the speed of the semiconductor memory device. However, when the size of the data output buffer 16 is increased, a power noise is caused by an instantaneous current generated at the time of data output, thereby causing a malfunction in various circuits in the semiconductor memory device.

특히, 도 1에 도시된 어드레스 버퍼 수단(10)은 TTL(transistor transistor logic) 레벨의 어드레스 신호(XAi)를 CMOS 레벨의 어드레스 신호(CAi)로 바꾸어 주는 기능을 가지고 있지만 파워 노이즈에 매우 취약하다. 상기한 반도체 메모리 장치의 구조에 있어, 도 2에 도시된 바와같이, 상기 어드레스 버퍼 수단(10)에 어드레스 신호(XAi)가 입력된 후 메모리 셀 어레이(14)로부터 상기 어드레스(XAi)에 해당되는 데이터를 감지한 후 상기 데이터를 출력하기 위해 상기 감지 증폭및 데이터 출력 버퍼(16)에 데이터 출력 인에이블 신호(S_ATD)가 인가된다. 이때, 상기 데이터 출력 버퍼(16)에 의해 파워 노이즈가 발생하며, 상기 파워 노이즈에 의해 어드레스 버퍼 수단(10)에 오동작을 유발하게 된다. 이로서, 도 2에 도시된 바와같이, 어드레스 입력 신호가 점선으로 표시된 것과 같이 새로운 어드레스 신호가 입력된 것처럼 바뀌게되며, 이로인해 출력되는 데이터가 플립(flip)되어 원하지 않는 데이터를 출력할 수도 있다. 이러한 문제를 해결하기 위해서 종래에는 노이즈 발생을 억제하기 위해 할수없이 데이터 출력 버퍼(16)의 사이즈를 줄여 사용하여 왔으며 이로인해 반도체 메모리 장치의 고속화에 많은 어려움이 있어 왔다. 또한 이를 해결하기 위한 기술로 데이터 출력 버퍼(16)에 의한 노이즈의 영향을 받는 어드레스 버퍼 수단(10)으로부터 출력되는 어드레스 신호를 차단하는 방법을 사용하였다.In particular, the address buffer means 10 shown in FIG. 1 has a function of changing an address signal XAi of a transistor transistor logic (TTL) level to an address signal CAi of a CMOS level, but is very vulnerable to power noise. 2, after the address signal XAi is inputted to the address buffer means 10, the address signal XAi is inputted from the memory cell array 14 to the address XAi corresponding to the address XAi, And a data output enable signal S_ATD is applied to the sense amplifier and data output buffer 16 to output the data after sensing the data. At this time, power noise is generated by the data output buffer 16, and the power consumption noise causes the address buffer means 10 to malfunction. Thus, as shown in FIG. 2, the address input signal is changed as if a new address signal is input as indicated by a dotted line, so that the output data is flipped to output undesired data. In order to solve such a problem, conventionally, the size of the data output buffer 16 has been reduced so as to suppress the generation of noise, and it has been difficult to increase the speed of the semiconductor memory device. In order to solve this problem, a method of intercepting the address signal output from the address buffer means 10 affected by the noise by the data output buffer 16 is used.

도 3에는 종래의 반도체 메모리 장치의 구성을 보여주는 블럭도가 도시되어 있다.3 is a block diagram showing a configuration of a conventional semiconductor memory device.

도 3을 참조하면, 외부로부터 TTL 레벨의 어드레스 신호(XAi)를 입력 받은 어드레스 버퍼 수단(10)은 CMOS 레벨의 어드레스 신호(CAi)를 출력한다. 그리고, 상기 어드레스 신호(CAi)와 함께 출력된 데이터 출력 인에이블 신호(S_ATD)를 입력 받은 지연 수단(20)은 이에 응답하여 소정의 지연 신호(PNBK)를 출력한다. 상기 지연 수단(20)으로부터 출력된 상기 지연 신호(PNBK)를 입력 받은 스위칭 수단(30)은 상기 지연 신호(PNBK)에 응답하여 상기 어드레스 버퍼 수단(10)으로부터 출력된 어드레스 신호(CAi)를 다음 단으로 전달하거나 전달되는 것을 차단하게 된다. 그리고, 래치 수단(40)은 상기 스위칭 수단(30)을 통해 전달된 어드레스 신호(CAi)를 입력 받아 일시적으로 저장한 후 출력한다.Referring to FIG. 3, the address buffer means 10 receiving the address signal XAi of the TTL level from the outside outputs the address signal CAi of the CMOS level. The delay unit 20 receives the data output enable signal S_ATD output together with the address signal CAi and outputs a predetermined delay signal PNBK in response to the data output enable signal S_ATD. The switching means 30 receiving the delay signal PNBK output from the delay means 20 receives the address signal CAi output from the address buffer means 10 in response to the delay signal PNBK It is prevented from being forwarded or forwarded. The latch means 40 receives the address signal CAi transferred through the switching means 30, temporarily stores the address signal CAi, and outputs the address signal CAi.

여기서, 상기 스위칭 수단(30)은 상기 지연 수단(20)의 출력단에 입력 단자가 연결된 제 1 인버터(I1)와, 상기 제 1 인버터(I1)의 출력 단자와 상기 지연 수단(20)의 출력단에 각각 제어 단자(T1, T2)가 연결되며 상기 어드레스 버퍼 수단(10)과 상기 래치 수단(40) 사이에 전류 통로를 가지는 전달 게이트(TG1)로 이루어졌다. 그리고, 상기 래치 수단(40)은 상기 스위칭 수단(30)의 출력단(N1)과 제 2 접속점(N2) 사이에 연결된 제 2 인버터(I2)와, 상기 제 2 인버터(I2)와 병렬로 연결되며 상기 제 2 인버터(I2)의 출력 단자(N2)에 입력 단자가 그리고 상기 제 2 인버터(I2)의 입력 단자(N1)에 출력 단자가 각각 연결된 제 3 인버터(I3)와, 상기 제2 접속점(N2)과 상기 래치 수단(40)의 출력 단자(2) 사이에 직렬로 연결된 제 4및 제 5 인버터(I4, I5)로 이루어졌다.The switching means 30 includes a first inverter I1 connected to the output terminal of the delay means 20 and an output terminal connected to the output terminal of the first inverter I1 and the output terminal of the delay means 20, And a transfer gate TG1 connected to the control terminals T1 and T2 and having a current path between the address buffer means 10 and the latch means 40, respectively. The latch means 40 includes a second inverter I2 connected between the output node N1 of the switching means 30 and the second node N2 and a second inverter I2 connected in parallel with the second inverter I2 A third inverter I3 whose input terminal is connected to the output terminal N2 of the second inverter I2 and whose output terminal is connected to the input terminal N1 of the second inverter I2, And fourth and fifth inverters I4 and I5 connected in series between the input terminal N1 of the latch means 40 and the output terminal 2 of the latch means 40. [

먼저, 도 4에 도시된 바와같이, 상기 어드레스 버퍼 수단(10)에 외부로부터 TTL 레벨의 어드레스 신호(XAi)가 인가되면 상기 신호(XAi)를 CMOS 레벨의 어드레스 신호(CAi)로 바꾸어준 후 출력한다. 그리고, 도 1에 도시된 어드레스 버퍼 수단(10)으로부터 출력된 어드레스 신호(CAi)와 함께 출력된 데이터 출력 인에이블 신호(S_ATD)가 데이터 출력 버퍼(16)에 인가되면 메모리 셀 어레이(14)로부터 상기 어드레스 신호(CAi)에 해당되는 데이터를 출력한다. 이때, 상기 감지 증폭및 데이터 출력 버퍼(16)로부터 파워 노이즈가 발생하게 되며 이러한 노이즈에 의해 유발되는 어드레스 버퍼 수단(10)의 오동작을 방지하기 위해 상기 데이터 출력 인에이블 신호(S_ATD)를 상기 지연 수단(20)으로 인가한다. 상기 데이터 출력 인에이블 신호(S_ATD)를 입력 받은 지연 수단(20)은 제 2 레벨의 지연 신호(PNBK)를 출력하여 스위칭 수단(30)의 전달 게이트(TG1)의 전류 통로를 차단하게 된다. 이로서, 노이즈에 의해 유발되는 어드레스 버퍼 수단(10)의 오동작으로 인해 발생된 원치않는 어드레스 신호가 전달되는 것을 지연시킬 수 있다.4, when an address signal XAi of a TTL level is applied from the outside to the address buffer means 10, the signal XAi is converted into an address signal CAi of a CMOS level, do. When the data output enable signal S_ATD output together with the address signal CAi output from the address buffer means 10 shown in FIG. 1 is applied to the data output buffer 16, And outputs data corresponding to the address signal CAi. At this time, a power noise is generated from the sense amplification and data output buffer 16, and the data output enable signal S_ATD is supplied to the delay unit 14 in order to prevent malfunction of the address buffer unit 10 caused by the noise. (20). The delay means 20 receiving the data output enable signal S_ATD outputs the second level delay signal PNBK to block the current path of the transfer gate TG1 of the switching means 30. [ This can delay the delivery of the undesired address signal caused by the malfunction of the address buffer means 10 caused by the noise.

그러나, 상술한 바와같은 종래 반도체 메모리 장치에 의하면, 외부로부터 인가되는 데이터 출력 인에이블 신호(S_ATD)에 응답하여 메모리 셀 어레이(14)로부터 데이터를 출력할 때 발생되는 노이즈의 레벨에 관계없이 항상 지연 수단(20)으로부터 제 2 레벨의 지연 신호(PNBK)를 출력한다. 이로서, 상기 지연 신호(PNBK)에 의해 스위칭 수단(30)은 어드레스 버퍼 수단(10)으로부터 래치 수단(40)으로 어드레스가 전달되는 것을 차단하게 된다. 즉, 상기 어드레스 버퍼 수단(10)에 영향을 미치지 않는 노이즈 레벨에서도 어드레스가 전달되는 것을 차단하기 때문에, 항상 속도의 손실이 존재하게 되며 이로 인해 반도체 메모리 장치의 고속화 실현에 어려움이 따른다.However, according to the conventional semiconductor memory device as described above, regardless of the level of noise generated when data is outputted from the memory cell array 14 in response to the data output enable signal S_ATD applied from the outside, And outputs a second level delay signal (PNBK) from the means (20). This causes the switching means 30 to prevent the address from being transferred from the address buffer means 10 to the latch means 40 due to the delay signal PNBK. That is, since the address is prevented from being transmitted even at a noise level that does not affect the address buffer means 10, there is always a loss of speed, which makes it difficult to achieve high speed of the semiconductor memory device.

따라서 본 발명의 목적은 상술한 제반 문제점을 해결하기 위해 제안된 것으로서, 저전압에서 동작하는 경우와 고전압에서 동작하는 경우를 구분하여 감지하고 이에 따라 어드레스 신호가 전달되는 것을 선택적으로 차단함으로서 속도의 손실을 최소화하여 고속화를 실현할 수 있는 반도체 메모리 장치를 제공하는데 있다.Accordingly, an object of the present invention is to solve the above-mentioned problems, and it is an object of the present invention to provide a method and apparatus for detecting a loss of speed by selectively separating a low voltage operation state and a high voltage operation state, And to realize a semiconductor memory device capable of realizing a high speed.

도 1은 반도체 메모리 장치의 개략적인 구성을 보여주는 블럭도;1 is a block diagram showing a schematic configuration of a semiconductor memory device;

도 2는 도 1에 따른 문제점을 보여주는 동작 타이밍도;FIG. 2 is an operation timing diagram showing a problem according to FIG. 1; FIG.

도 3은 종래 반도체 메모리 장치의 개략적인 구성을 보여주는 블럭도;3 is a block diagram showing a schematic configuration of a conventional semiconductor memory device;

도 4는 종래 기술에 따른 동작 타이밍도;4 is an operation timing chart according to the prior art;

도 5는 본 발명의 바람직한 실시예에 따른 반도체 메모리 장치의 구성을 보여주는 블럭도;5 is a block diagram showing a configuration of a semiconductor memory device according to a preferred embodiment of the present invention;

도 6은 본 발명에 따른 동작 타이밍도,6 is an operation timing diagram according to the present invention,

*도면의 주요 부분에 대한 부호 설명DESCRIPTION OF REFERENCE NUMERALS

10:어드레스 버퍼 수단 20: 지연 수단 32:스위칭 수단 40:래치 수단 50:감지 수단10: address buffer means 20: delay means 32: switching means 40: latch means 50: sensing means

상술한 바와같은 목적을 달성하기 위한 본 발명의 일특징에 의하면, 복수개의 메모리 셀들로 이루어진 메모리 셀 어레이와, 외부로부터 인가되는 소정 어드레스 신호를 입력받아, 이에 응답하여 상기 어드레스 신호에 해당하는 상기 메모리 셀 어레이의 메모리 셀을 선택하기 위한 선택 신호를 출력하는 디코더와, 상기 소정 어드레스 신호와 함께 외부로부터 인가된 데이터 출력 인에이블 신호를 입력 받아, 이에 응답하여 상기 디코더를 통해 선택된 메모리 셀의 데이터를 감지하여 출력하는 감지 증폭및 데이터 출력 버퍼를 구비한 반도체 메모리 장치에 있어서, 외부로부터 인가되는 TTL 레벨의 어드레스 신호를 입력 받아, 이에 대응되는 CMOS 레벨의 상기 어드레스 신호로 바꿔 출력하는 어드레스 버퍼 수단과; 상기 어드레스 신호와 함께 출력된 데이터 출력 인에이블 신호를 입력 받아, 이에 응답하여 제 1 레벨의 제 1 제어 신호를 출력하는 지연 수단과; 상기 감지 증폭및 데이터 출력 버퍼로부터 데이터를 출력할 때 발생하는 노이즈가 포함된 소정 전압을 입력 받아, 상기 소정 전압의 레벨을 제 1 전압 레벨과 제 2 전압 레벨로 구분하여 감지하고 상기 소정 전압의 레벨이 상기 제 1 전압 레벨일 때 제 2 레벨의 제 2 제어 신호를, 그리고 상기 제 2 전압 레벨일 때 제 1 레벨의 제 2 제어 신호를 각각 출력하는 감지 수단과; 상기 지연 수단과 상기 감지 수단으로부터 출력된 상기 제 1 및 제 2 제어 신호를 각각 입력 받아, 이에 응답하여 상기 어드레스 버퍼 수단으로부터 출력되는 어드레스 신호를 다음단으로 전달하거나 차단하는 스위칭 수단과; 상기 스위칭 수단을 통해 전달된 어드레스 신호를 일시적으로 저장한 후 상기 디코더로 출력하는 래치 수단을 포함한다.According to an aspect of the present invention, there is provided a memory cell array including a memory cell array including a plurality of memory cells, a memory cell array receiving a predetermined address signal applied from the outside, A decoder for receiving a data output enable signal applied from the outside together with the predetermined address signal and detecting data of a memory cell selected through the decoder in response to the predetermined address signal; And a data output buffer for outputting a TTL level address signal to the semiconductor memory device, the semiconductor memory device comprising: address buffer means for receiving an externally applied TTL level address signal and replacing it with the address signal of a CMOS level corresponding thereto; Delay means for receiving a data output enable signal outputted together with the address signal and outputting a first control signal of a first level in response thereto; A predetermined voltage including noise generated when the data is output from the sense amplifier and the data output buffer is received and the level of the predetermined voltage is divided into a first voltage level and a second voltage level to sense the level of the predetermined voltage, Sensing means for outputting a second control signal of a second level when the voltage level is the first voltage level and a second control signal of a first level when the voltage level is the second voltage level; Switching means for receiving the first and second control signals output from the delay means and the sensing means respectively and delivering or interrupting the address signal output from the address buffer means to the next stage in response thereto; And latch means for temporarily storing an address signal transferred through the switching means and outputting the address signal to the decoder.

이 장치의 바람직한 실시예에 있어서, 상기 스위칭 수단은; 상기 지연 수단과 상기 감지 수단의 각 출력 단자에 입력 단자가 연결된 낸드 게이트와; 상기 낸드 게이트의 출력 단자에 연결된 제 1 인버터와; 상기 제 1 인버터의 출력 단자와 상기 낸드 게이트의 출력 단자에 각각 제어 단자들이 연결되며, 상기 어드레스 버퍼 수단의 출력 단자와 접속점 사이에 전류 통로를 가지는 전달 게이트로 구비되는 것을 특징으로 한다.In a preferred embodiment of this device, the switching means comprises: A NAND gate having input terminals connected to the respective output terminals of the delay means and the sensing means; A first inverter connected to an output terminal of the NAND gate; And a transfer gate having control terminals connected to an output terminal of the first inverter and an output terminal of the NAND gate and having a current path between an output terminal of the address buffer means and a connection point.

이 장치의 바람직한 실시예에 있어서, 상기 제 1 전압 레벨은 상기 어드레스 버퍼 수단에 영향을 미치지 않는 범위의 노이즈를 포함한 저전압 레벨을, 그리고 상기 제 2 전압 레벨은 상기 어드레스 버퍼 수단에 영향을 미치는 범위의 노이즈를 포함한 고전압 레벨인 것을 특징으로 한다.In a preferred embodiment of the apparatus, the first voltage level is a low voltage level including noise that does not affect the address buffer means, and the second voltage level is a voltage level of a range And a high voltage level including noise.

이와같은 장치에 의해서, 감지 수단을 통해 저전압과 고전압의 레벨을 구분하여 감지함으로서 저전압에서 상주하는 속도의 손실을 최소화하여 반도체 메모리 장치의 고속화를 실현할 수 있다.By such a device, the level of the low voltage and the high voltage is discriminated and sensed through the sensing means, so that the loss of the speed resident at the low voltage is minimized and the speed of the semiconductor memory device can be realized.

본 발명의 신규한 반도체 메모리 장치는, 도 5를 참조하면, 감지 수단(50)을 이용하여 메모리 셀 어레이(14)로부터 데이터를 출력할 때 발생되는 순간 전류에 의해 발생한 노이즈를 포함한 전압(VSS)을 저전압 레벨과 고전압 레벨로 구분하여 감지할 수 있다. 따라서, 상기 노이즈를 포함한 전압 레벨(VSS)이 어드레스 버퍼 수단(10)에 영향을 미치는 고전압 레벨일 경우 상기 감지 수단(50)으로부터 제 1 레벨의 제 2 제어 신호(CS2)가 출력된다. 이로서, 상기 어드레스 버퍼 수단(10)으로부터 래치 수단(40)으로 어드레스가 전달되는 것을 차단함으로서 어드레스 버퍼 수단(10)의 오동작을 방지할 수 있다. 그리고, 상기 전압 레벨(VSS)이 상기 어드레스 버퍼 수단(10)에 영향을 미치지 않는 저전압 레벨일 경우 상기 감지 수단(50)으로부터 제 2 레벨의 제 1 제어 신호(CS1)가 출력되어 상기 어드레스 버퍼 수단(10)으로부터 상기 래치 수단(40)으로 어드레스 신호(CAi)가 정상적으로 전달되도록 한다. 따라서, 종래에 저전압 레벨에서도 발생되었던 속도의 손실을 방지할 수 있을 뿐만 아니라, 이로서 저전압 반도체 메모리 장치의 고속화를 실현할 수 있다.5, a voltage VSS including noises generated by an instantaneous current generated when data is output from the memory cell array 14 using the sensing means 50, Can be detected by separating them into a low voltage level and a high voltage level. Therefore, when the voltage level VSS including the noise is at a high voltage level affecting the address buffer means 10, the second control signal CS2 of the first level is outputted from the sensing means 50. [ Thereby, it is possible to prevent the address buffer means (10) from malfunctioning by blocking the address from being transferred from the address buffer means (10) to the latch means (40). When the voltage level VSS is a low voltage level that does not affect the address buffer means 10, the first control signal CS1 of the second level is outputted from the sensing means 50, So that the address signal (CAi) is normally transferred from the latch circuit (10) to the latch circuit (40). Therefore, it is possible not only to prevent the loss of speed which has conventionally occurred even at the low voltage level, but also to realize the high speed of the low voltage semiconductor memory device.

도 5 내지 도 6에 있어서, 도 1 내지 도 4에 도시된 구성요소와 동일한 기능을 가지는 구성요소에 대해서는 동일한 참조번호를 병기한다.5 to 6, components having the same functions as those shown in Figs. 1 to 4 are denoted by the same reference numerals.

도 5에는 본 발명의 바람직한 실시예에 따른 반도체 메모리 장치의 구성을 보여주는 블럭도가 도시되어 있다.FIG. 5 is a block diagram showing a configuration of a semiconductor memory device according to a preferred embodiment of the present invention.

반도체 메모리 장치는, 도 1에 도시된 바와같이, 복수개의 메모리 셀들로 이루어진 메모리 셀 어레이(14)와, 외부로부터 인가되는 소정 어드레스 신호(CAi)를 입력 받아, 이에 응답하여 상기 어드레스 신호(CAi)에 해당하는 상기 메모리 셀 어레이(14)의 메모리 셀을 선택하기 위한 선택 신호(S_SEL)를 출력하는 디코더(12)와, 상기 어드레스 신호(CAi)와 함께 인가된 데이터 출력 인에이블 신호(S_ATD)를 입력 받아, 이에 응답하여 상기 디코더(12)를 통해 선택된 메모리 셀의 데이터를 감지하여 출력하는 감지 증폭및 데이터 출력 버퍼(16)를 구비하고 있다. 그리고, 제 5도를 참조하면, 어드레스 버퍼 수단(10)은 외부로부터 인가되는 TTL 레벨의 어드레스 신호(XAi)를 입력 받아, 이에 대응되는 CMOS 레벨의 상기 어드레스 신호(CAi)로 바꿔 출력한다. 지연 수단(20)은 상기 어드레스 신호(CAi)와 함께 출력된 데이터 출력 인에이블 신호(S_ATD)를 입력 받아, 이에 응답하여 제 1 레벨의 제 1 제어 신호(CS1)를 출력한다.1, a semiconductor memory device includes a memory cell array 14 composed of a plurality of memory cells, a memory cell array 14 which receives a predetermined address signal CAi applied from the outside, and receives the address signal CAi in response thereto, A decoder 12 for outputting a selection signal S_SEL for selecting a memory cell of the memory cell array 14 corresponding to the address signal CAi and a data output enable signal S_ATD applied together with the address signal CAi And a sense amplification and data output buffer 16 for sensing and outputting data of a memory cell selected through the decoder 12 in response to the input. Referring to FIG. 5, the address buffer means 10 receives an address signal XAi of a TTL level applied from the outside, and outputs the address signal CAi of the CMOS level corresponding thereto. The delay unit 20 receives the data output enable signal S_ATD output together with the address signal CAi and outputs a first control signal CS1 of a first level in response to the data output enable signal S_ATD.

그리고, 감지 수단(50)은 상기 감지 증폭및 데이터 출력 버퍼(16)로부터 데이터를 출력할 때 발생하는 노이즈가 포함된 소정 전압(VSS)을 입력 받아, 상기 소정 전압(VSS)의 레벨을 제 1 전압 레벨과 제 2 전압 레벨로 구분하여 감지한다. 상기 감지된 소정 전압(VSS)의 레벨이 상기 제 1 전압 레벨일 때 제 1 레벨의 제 2 제어 신호(CS2)를, 그리고 상기 제 2 전압 레벨일 때 제 1 레벨의 제 2 제어 신호(CS2)를 각각 출력한다. 스위칭 수단(32)은 상기 지연 수단(20)과 상기 감지 수단(50)으로부터 출력된 상기 제 1 및 제 2 제어 신호(CS1, CS2)를 각각 입력 받아, 이에 응답하여 상기 어드레스 버퍼 수단(10)으로부터 출력되는 어드레스 신호(CAi)를 다음단으로 전달하거나 차단한다. 래치 수단(40)은 상기 스위칭 수단(32)을 통해 전달된 어드레스 신호(CAi)를 일시적으로 저장한 후 상기 디코더(12)로 출력한다. 여기서, 상기 스위칭 수단(32)은 상기 지연 수단(20)과 상기 감지 수단(50)의 각 출력 단자(7, 8)에 입력 단자가 연결된 낸드 게이트(G1)와, 상기 낸드 게이트(G1)의 출력 단자에 연결된 제 1 인버터(I1)와, 상기 제 1 인버터(I1)의 출력 단자와 상기 낸드 게이트(G1)의 출력 단자에 각각 제어 단자들(T1, T2)이 연결되며, 상기 어드레스 버퍼 수단(10)의 출력 단자(9)와 접속점(N1) 사이에 전류 통로를 가지는 전달 게이트(TG1)로 구성되어 있다. 그리고, 상기 제 1 전압 레벨은 상기 어드레스 버퍼 수단(10)에 영향을 미치지 않는 범위의 노이즈를 포함한 저전압 레벨을, 그리고 상기 제 2 전압 레벨은 상기 어드레스 버퍼 수단(10)에 영향을 미치는 범위의 노이즈를 포함한 고전압 레벨을 나타낸다.The sensing means 50 receives a predetermined voltage VSS including noise generated when the data is output from the sense amplification and data output buffer 16 and outputs the level of the predetermined voltage VSS to the first Voltage level and a second voltage level. A second control signal CS2 of a first level when the detected level of the predetermined voltage VSS is the first voltage level and a second control signal CS2 of a first level when the detected voltage VSS is the second voltage level, Respectively. The switching means 32 receives the first and second control signals CS1 and CS2 output from the delay means 20 and the sensing means 50 and outputs the first and second control signals CS1 and CS2 to the address buffer means 10, To the next stage or blocks the address signal CAi. The latch means 40 temporarily stores the address signal CAi transferred through the switching means 32 and outputs the address signal CAi to the decoder 12. [ The switching means 32 includes a NAND gate G1 whose input terminals are connected to the output terminals 7 and 8 of the delay means 20 and the sensing means 50, Control terminals T1 and T2 are connected to an output terminal of the first inverter I1 and an output terminal of the NAND gate G1, And a transfer gate TG1 having a current path between the output terminal 9 of the transistor 10 and the node N1. The first voltage level is a low voltage level including noise in a range not affecting the address buffer means 10 and the second voltage level is a noise level in a range affecting the address buffer means 10. [ &Lt; / RTI >

이하 본 발명에 따른 참조도면 도 5 내지 도 7에 의거하여 상세히 설명한다.Reference will now be made in detail to the preferred embodiments of the present invention with reference to FIGS. 5 to 7. FIG.

도 6에 도시된 바와같이, 외부로부터 소정의 어드레스(XAi)가 입력되면 도 5의 어드레스 버퍼 수단(10)은 상기 어드레스 신호(XAi)를 입력 받아 CMOS 레벨의 어드레스 신호(CAi)로 바꿔 출력한다. 그리고, 디코더(12)는 상기 어드레스 버퍼 수단(10)으로부터 출력된 어드레스 신호(CAi)를 입력받는다. 상기 디코더(12)는 상기 어드레스 신호(CAi)에 해당되는 데이터가 저장된 메모리 셀 어레이(14)의 메모리 셀을 선택하기 위한 선택 신호(S_SEL)를 출력한다. 상기 어드레스 신호(CAi)와 함께 출력된 데이터 출력 인에이블 신호(S_ATD)를 입력 받은 감지 증폭및 데이터 출력 버퍼(16)는 상기 디코더(12)에 의해 선택된 데이터를 출력하게 된다. 이때, 상기 데이터 출력 버퍼(16)로부터 상기 데이터가 출력될 때 순간 전류에 의해, 도 6에 도시된 바와같이, 노이즈가 발생하게 된다. 그리고, 지연 수단(20)은 상기 데이터 출력 버퍼(16)에 데이터 출력 인에이블 신호(S_ATD)가 인가됨과 동시에 상기 데이터 출력 인에이블 신호(S_ATD)를 입력 받아 제 1 레벨의 제 1 제어 신호(CS1)를 출력한다.6, when a predetermined address XAi is inputted from the outside, the address buffer means 10 of FIG. 5 receives the address signal XAi and outputs it as a CMOS level address signal CAi . The decoder 12 receives the address signal CAi output from the address buffer means 10. The decoder 12 outputs a selection signal S_SEL for selecting a memory cell of the memory cell array 14 in which data corresponding to the address signal CAi is stored. The sense amplification and data output buffer 16 receiving the data output enable signal S_ATD output together with the address signal CAi outputs the data selected by the decoder 12. At this time, when the data is outputted from the data output buffer 16, noises are generated by the instantaneous current as shown in FIG. The data output enable signal S_ATD is applied to the data output buffer 16 and the data output enable signal S_ATD is input to the delay unit 20. The data output enable signal S_ATD is input to the delay unit 20, ).

그리고, 상기 노이즈가 포함된 전압 레벨(VSS)이 저전압 레벨일 경우, 상기 노이즈가 포함된 전압(VSS)을 입력 받은 감지 수단(50)은 제 2 레벨의 제 2 제어 신호(CS1)를 출력한다. 따라서, 상기 제 1및 제 2 제어 신호(CS1, CS2)를 입력 받은 스위칭 수단(32)의 낸드 게이트(G1)는 제 1 레벨의 지연 신호(PNBK)를 출력한다. 이로 인해, 스위칭 수단(32)의 전달 게이트(TG1)의 전류 통로가 도통되어 반도체 메모리 장치가 저전압 레벨에서 동작할 때 속도의 손실을 방지할 수 있다. 만약, 상기 전압 레벨이 고전압 레벨일 경우, 상기 노이즈가 포함된 전압(VSS)을 입력 받은 상기 감지 수단(50)은 제 1 레벨의 제 2 제어 신호(CS2)를 출력한다. 따라서, 상기 제 1및 제 2 제어 신호(CS1, CS2)를 입력 받은 상기 낸드 게이트(G1)는 제 2 레벨의 지연 신호(PNBK)를 출력함으로서 상기 전달 게이트(TG1)의 전류 통로가 차단된다. 이로서, 어드레스 버퍼 수단(10)의 어드레스 신호에 영향을 주더라도 상기 전류 통로가 차단되어 원하지 않는 데이터가 출력되는 것을 방지할 수 있다. 여기서, 상기 지연 수단(20), 감지 수단(50) 그리고 어드레스 버퍼 수단(10)들은 이 분야에서 잘 알려진 공지된 회로로서 도 7A 내지 도 7C에 도시되어 있고 이에 대한 자세한 회로의 동작 설명은 생략하기로 한다.When the noise-containing voltage level VSS is at a low voltage level, the sensing means 50 receiving the noise-containing voltage VSS outputs a second control signal CS1 of a second level . Therefore, the NAND gate G1 of the switching means 32 receiving the first and second control signals CS1 and CS2 outputs the first level of the delay signal PNBK. This makes it possible to prevent the loss of speed when the current passage of the transfer gate TG1 of the switching means 32 is conducted to operate the semiconductor memory device at the low voltage level. If the voltage level is a high voltage level, the sensing means 50 receiving the noise-containing voltage VSS outputs the second control signal CS2 of the first level. Therefore, the NAND gate G1 receiving the first and second control signals CS1 and CS2 outputs the second level delay signal PNBK, thereby blocking the current path of the transfer gate TG1. Thus, even if the address signal of the address buffer means 10 is influenced, the current path is blocked and undesired data can be prevented from being output. Here, the delay means 20, the sensing means 50 and the address buffer means 10 are well known in the art and are shown in FIGS. 7A to 7C, and detailed description of the operation of the circuit is omitted .

다시 말해서, 종래 기술에서 언급한 바와같이 반도체 메모리 장치의 속도를 결정하는 요소중 데이터 출력 버퍼(16)에서 데이터를 출력할 때 까지의 속도를 향상시키기 위해 상기 데이터 출력 버퍼(16)의 사이즈를 크게할 경우 순간 전류가 발생된다. 이로서, 상기 순간 전류에 의해 발생된 노이즈에 의해 어드레스 버퍼 수단(10)의 오동작을 유발하게 되어 출력 데이터의 플립이 생길 수 있다. 이를 개선하기 위한 방법으로 본 발명에서는 전압 레벨이 어드레스 버퍼 수단(10)의 오동작을 유발하지 않는 범위의 저전압 레벨 이하에서는 스위칭 수단(32)의 전달 게이트(TG1)의 전류 통로를 차단하지 않음으로서 저전압 동작시 속도의 손실을 방지할 수 있다. 그리고, 상기 전압 레벨이 어드레스 버퍼 수단(10)의 오동작을 유발하여 출력 데이터의 플립을 발생시킬 수 있는 범위의 고전압 레벨 이상에서는 상기 노이즈가 상기 저전압 레벨 이하로 줄어들때까지 어드레스 버퍼 수단(10)으로부터 래치 수단(40)으로 어드레스가 전달되는 차단시킴으로서 오동작을 방지할 수 있다. 이와 같이, 항상 전기적으로 연결을 지연시키는 종래 기술에서의 과도한 속도의 손실을 방지함으로서 반도체 메모리 장치의 고속화를 실현할 수 있을 뿐만아니라, 저전압 반도체 메모리 장치에서도 고속화를 실현할 수 있다.In other words, as described in the related art, the size of the data output buffer 16 is increased in order to improve the speed of data output from the data output buffer 16, Instantaneous current is generated. As a result, the noise generated by the instantaneous current causes malfunction of the address buffer means 10, so that flip of the output data can occur. As a method for improving this, according to the present invention, the current path of the transfer gate TG1 of the switching means 32 is not blocked below the low voltage level in which the voltage level does not cause malfunction of the address buffer means 10, It is possible to prevent the loss of speed during operation. When the voltage level is higher than a high voltage level which can cause flicking of the output data due to a malfunction of the address buffer means 10, the address buffer means 10 It is possible to prevent a malfunction by blocking the address to be transmitted to the latch means 40. As described above, by preventing the excessive speed loss in the prior art which always delays the electrical connection, it is possible not only to realize the high speed of the semiconductor memory device but also to realize the high speed in the low voltage semiconductor memory device.

상술한 바와같이, 감지 수단을 이용하여 메모리 셀 어레이로부터 데이터를 출력할 때 발생되는 순간 전류에 의해 발생한 노이즈를 포함한 전압을 저전압 레벨과 고전압 레벨로 구분하여 감지할 수 있다. 따라서, 상기 노이즈를 포함한 전압 레벨이 어드레스 버퍼 수단에 영향을 미치는 고전압 레벨일 경우 상기 감지 수단으로부터 제 1 레벨의 제 2 제어 신호가 출력된다. 이로서, 상기 어드레스 버퍼 수단으로부터 래치 수단으로 어드레스가 전달되는 것을 차단함으로서 어드레스 버퍼 수단의 오동작을 방지할 수 있다. 그리고, 상기 전압 레벨이 상기 어드레스 버퍼 수단에 영향을 미치지 않는 저전압 레벨일 경우 상기 감지 수단으로부터 제 2 레벨의 제 1 제어 신호가 출력되어 상기 어드레스 버퍼 수단으로부터 상기 래치 수단으로 어드레스 신호가 정상적으로 전달되도록 한다. 따라서, 종래에 저전압 레벨에서도 발생되었던 속도의 손실을 방지할 수 있을 뿐만 아니라, 저전압 반도체 메모리 장치의 고속화를 실현할 수 있다.As described above, the voltage including the noise generated by the instantaneous current generated when the data is outputted from the memory cell array by using the sensing means can be divided into the low voltage level and the high voltage level and sensed. Therefore, when the voltage level including the noise is a high voltage level affecting the address buffer means, the second control signal of the first level is outputted from the sensing means. In this way, it is possible to prevent malfunction of the address buffer means by blocking the address from being transferred from the address buffer means to the latch means. If the voltage level is a low voltage level that does not affect the address buffer means, the second control signal of the second level is outputted from the sensing means so that the address signal is normally transferred from the address buffer means to the latch means . Therefore, it is possible to prevent the loss of speed which has conventionally occurred even at the low voltage level, and also to realize the high speed of the low voltage semiconductor memory device.

Claims

A memory cell array 14 composed of a plurality of memory cells and a memory cell array 14 in which a predetermined address signal CAi applied from the outside is received and in response thereto the memory cell array 14 corresponding to the address signal CAi A decoder 12 for receiving a data output enable signal S_ATD applied externally together with the predetermined address signal CAi and outputting a data output enable signal S_ATD to the decoder 12 And a sense amplifier and a data output buffer (16) for sensing and outputting data of the selected memory cell through the memory cell array,

An address buffer means (10) for receiving an externally applied TTL level address signal (XAi) and replacing it with the address signal (CAi) of a CMOS level corresponding thereto;

A delay unit 20 for receiving a data output enable signal S_ATD output together with the address signal CAi and outputting a first control signal CS1 of a first level in response to the data output enable signal S_ATD;

(VSS) including noise generated when data is output from the sense amplification and data output buffer (16), and outputs the level of the predetermined voltage (VSS) to a first voltage level and a second voltage level A second control signal CS2 of a second level when the level of the predetermined voltage VSS is the first voltage level and a second control signal CS2 of a first level when the second voltage level, CS2, respectively;

And a control circuit for receiving the first and second control signals CS1 and CS2 outputted from the delay means 20 and the sensing means 50 and for generating an address signal CAi) to the next stage;

And latch means (40) for temporarily storing an address signal (CAi) transferred through said switching means (32) and outputting it to said decoder (12).

The method according to claim 1,

The switching means (32) comprises: A NAND gate G1 to which an input terminal is connected to each of the output terminals 7 and 8 of the delay means 20 and the sensing means 50; A first inverter (I1) connected to an output terminal of the NAND gate (G1); Control terminals T1 and T2 are connected to the output terminal of the first inverter I1 and the output terminal of the NAND gate G1 and the output terminal 9 of the address buffer means 10 and the connection point And a transfer gate (TG1) having a current path between the transfer gate (N1) and the transfer gate (TG1).

The method according to claim 1,

Wherein the first voltage level comprises a low voltage level including noises that do not affect the address buffer means (10), and the second voltage level comprises noises that affect the address buffer means (10) And a high voltage level.