KR100546277B1 - Synchronous DRAM semiconductor device having a data output buffer control circuit and a data output buffer control method thereof - Google Patents

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Abstract

본 발명은 데이터 출력 버퍼 제어 회로를 구비하는 동기식 디램(DRAM) 반도체 장치에 관한 것으로서, 디램 셀 어레이에 저장된 데이터가 외부로 출력되는 것을 제어하는 데이터 출력 버퍼를 구비하는 동기식 디램 반도체 장치에 있어서, 외부로부터 데이터 제어 신호를 입력하고 내부 제어 신호에 응답하여 데이터 출력 버퍼 제어 신호를 발생하는 데이터 출력 버퍼 제어 신호 발생부; 상기 데이터 출력 버퍼 제어 신호를 소정 시간 지연시키는 다수개의 인버터들로 구성된 인버터 체인을 구비하는 데이터 출력 버퍼 제어 신호 지연부; 및 상기 데이터 출력 버퍼 제어 신호 지연부에 의하여 소정 시간 지연된 데이터 출력 버퍼 제어 신호와 상기 데이터 출력 버퍼를 제어하는 다른 내부 제어 신호를 입력하고, 데이터 출력 버퍼를 인에이블시키는 데이터 출력 버퍼 인에이블 신호를 발생하는 데이터 출력 버퍼 인에이블 신호 발생부를 구비함으로써, 전원 전압에 잡음이 발생하지 않는다.The present invention relates to a synchronous DRAM (DRAM) semiconductor device having a data output buffer control circuit, the synchronous DRAM semiconductor device having a data output buffer for controlling the output of data stored in the DRAM cell array to the outside, the external A data output buffer control signal generator for inputting a data control signal from the digital signal and generating a data output buffer control signal in response to the internal control signal; A data output buffer control signal delay unit having an inverter chain including a plurality of inverters for delaying the data output buffer control signal by a predetermined time; And a data output buffer control signal delayed by the data output buffer control signal delay unit and another internal control signal for controlling the data output buffer, and generating a data output buffer enable signal for enabling the data output buffer. By providing a data output buffer enable signal generator, no noise occurs in the power supply voltage.

Description

데이터 출력 버퍼 제어 회로를 구비하는 동기식 디램 반도체 장치 및 그의 데이터 출력 버퍼 제어 방법Synchronous DRAM semiconductor device having a data output buffer control circuit and a data output buffer control method thereof

본 발명은 반도체 장치에 관한 것으로서, 특히 동기식 디램 반도체 장치의 데이터 출력 버퍼와 이를 제어하는 데이터 출력 버퍼 제어 회로 및 데이터 출력 버퍼 제어 방법에 관한 것이다. The present invention relates to a semiconductor device, and more particularly, to a data output buffer, a data output buffer control circuit and a data output buffer control method for controlling the synchronous DRAM semiconductor device.

반도체 메모리 장치는 데이터를 저장하는 메모리 셀 어레이를 가지고 있다. 메모리 셀 어레이에 저장된 데이터를 외부로 독출하기 위해서는 외부로부터 제어 신호를 인가한다. 상기 제어 신호에 의해 메모리 셀 어레이로부터 출력되는 데이터는 외부로 출력되기 전에 데이터 출력 버퍼를 통과한다. 메모리 집적 회로 장치 중에서 외부로부터 입력되는 클럭 신호에 동기되어 동작하며 디램(DRAM; Dynamic Random Access Memory)을 갖는 장치가 동기식 디램 반도체 장치이다. 동기식 디램 반도체 장치에서는 카스(CAS:Column Address Strobe) 레이턴시(latency) 라는 개념이 존재한다. 상기 카스 레이턴시에 의하여 동기식 디램 반도체 장치는 일반적인 디램 반도체 장치에 비해 속도가 훨씬 빠르다. 그러나 웨이퍼 상태에서 테스트할 때에는 고속으로 테스트하는 것이 불가능하기 때문에 저속이면서도 카스 레이턴시가 1인 상태로 동기식 디램 반도체 장치를 테스트한다.The semiconductor memory device has a memory cell array for storing data. In order to read data stored in the memory cell array to the outside, a control signal is applied from the outside. Data output from the memory cell array by the control signal passes through the data output buffer before being output to the outside. Among memory integrated circuit devices, a device that operates in synchronization with a clock signal input from an external device and has a dynamic random access memory (DRAM) is a synchronous DRAM semiconductor device. In a synchronous DRAM semiconductor device, a concept of CAS (Column Address Strobe) latency exists. Due to the cas latency, the synchronous DRAM semiconductor device is much faster than the conventional DRAM semiconductor device. However, because it is impossible to test at a high speed when testing in a wafer state, the synchronous DRAM semiconductor device is tested with a low speed and a cascade latency of 1.

이와 같은 종래의 동기식 디램 반도체 장치를 보다 고속으로 테스트하기 위하여 외부로부터 칼럼 어드레스 스트로브(Column Address Strobe) 신호와 기입 인에이블(Write Enable) 신호를 입력하여 데이터 출력 버퍼를 제어하는 제어 신호를 최대한 빨리 인에이블(enable)시켰다. 즉, 디램 셀 어레이(DRAM Cell Array)로부터 출력되는 데이터가 상기 제어 신호의 영향을 받아서 늦어지지 않도록 하였다. 이처럼, 상기 제어 신호가 상기 디램 셀 어레이로부터 출력되는 데이터보다 일찍 인에이블됨으로써 문제가 발생하게 된다. 디램 셀 어레이로부터 출력되는 데이터가 데이터 출력 버퍼에 도달하는데는 소정의 시간이 필요하다. 상기 소정의 시간동안 상기 제어 신호는 데이터 출력 버퍼에 미리 도달하게되고, 그로 인하여 상기 데이터 출력 버퍼는 불필요한 동작을 하게 된다. 이와 같은 데이터 출력 버퍼의 불필요한 동작으로 말미암아 전원에 잡음이 발생하거나 또는 상기 데이터가 외부로 출력되는 것이 늦어지는 현상이 발생할 수가 있다. 나아가, 상기 데이터 출력 버퍼의 불필요한 동작이 짧을 경우에는 상기 디램 셀 어레이로부터 출력되는 유효 데이터(valid data)에 의하여 데이터 출력 버퍼가 동작을 하더라도 상기 유효 데이터는 상기 데이터 출력 버퍼를 통해서 외부로 출력될 수가 없게된다.In order to test such a conventional synchronous DRAM semiconductor device at a higher speed, a control signal for controlling a data output buffer is input as soon as possible by inputting a column address strobe signal and a write enable signal from the outside. It was enabled. That is, the data output from the DRAM cell array is not delayed under the influence of the control signal. As such, a problem occurs because the control signal is enabled earlier than the data output from the DRAM cell array. It takes a certain time for the data output from the DRAM cell array to reach the data output buffer. During the predetermined time, the control signal reaches the data output buffer in advance, thereby causing the data output buffer to perform unnecessary operation. Due to such unnecessary operation of the data output buffer, noise may occur in the power supply or the output of the data may be delayed. Furthermore, when the unnecessary operation of the data output buffer is short, even though the data output buffer is operated by valid data output from the DRAM cell array, the valid data may be output to the outside through the data output buffer. There will be no.

본 발명이 이루고자하는 기술적 과제는 데이터 출력 버퍼의 불필요한 동작을 방지할 수 있는 데이터 출력 버퍼 제어 회로를 구비하는 동기식 디램 반도체 장치를 제공하는데 있다.An object of the present invention is to provide a synchronous DRAM semiconductor device having a data output buffer control circuit capable of preventing unnecessary operation of the data output buffer.

본 발명이 이루고자하는 다른 기술적 과제는 디램 셀 어레이로부터 출력되는 유효 데이터를 정상적으로 외부로 출력하기 위한 동기식 디램 반도체 장치의 데이터 출력 버퍼 제어 방법을 제공하는데 있다.Another object of the present invention is to provide a data output buffer control method of a synchronous DRAM semiconductor device for normally outputting valid data output from a DRAM cell array to the outside.

상기 기술적 과제를 이루기 위하여 본 발명은,The present invention to achieve the above technical problem,

디램 셀 어레이에 저장된 데이터가 외부로 출력되는 것을 제어하는 데이터 출력 버퍼를 구비하는 동기식 디램 반도체 장치에 있어서, 외부로부터 데이터 제어 신호를 입력하고 내부 제어 신호에 응답하여 데이터 출력 버퍼 제어 신호를 발생하는 데이터 출력 버퍼 제어 신호 발생부; 상기 데이터 출력 버퍼 제어 신호를 소정 시간 지연시키는 다수개의 인버터들로 구성된 인버터 체인을 구비하는 데이터 출력 버퍼 제어 신호 지연부; 및 상기 데이터 출력 버퍼 제어 신호 지연부에 의하여 소정 시간 지연된 데이터 출력 버퍼 제어 신호와 상기 데이터 출력 버퍼를 제어하는 다른 내부 제어 신호를 입력하고, 데이터 출력 버퍼를 인에이블시키는 데이터 출력 버퍼 인에이블 신호를 발생하는 데이터 출력 버퍼 인에이블 신호 발생부를 구비하는 것을 특징으로 하는 동기식 디램 반도체 장치.A synchronous DRAM semiconductor device having a data output buffer for controlling output of data stored in a DRAM cell array to an external device, comprising: data inputting a data control signal from an external device and generating a data output buffer control signal in response to an internal control signal An output buffer control signal generator; A data output buffer control signal delay unit having an inverter chain including a plurality of inverters for delaying the data output buffer control signal by a predetermined time; And a data output buffer control signal delayed by the data output buffer control signal delay unit and another internal control signal for controlling the data output buffer, and generating a data output buffer enable signal for enabling the data output buffer. A synchronous DRAM semiconductor device comprising a data output buffer enable signal generator.

바람직하기는, 상기 인버터는 우수개이다.Preferably, the inverter is even.

바람직하기는 또한, 상기 데이터 출력 버퍼 제어 신호 지연부는 상기 인버터들의 출력단들에 일단들이 각각 연결되고 타단들에는 전원 전압이 인가되는 다수개의 저항들과, 상기 인버터들의 출력단들에 일단들이 각각 연결되고 타단들은 접지되는 다수개의 캐패시터들을 더 구비한다.Preferably, the data output buffer control signal delay unit includes a plurality of resistors each having one end connected to output terminals of the inverters and a power supply voltage applied to the other ends thereof, and one end connected to the other ends of the output terminals of the inverters. They further have a plurality of capacitors which are grounded.

상기 다른 기술적 과제를 이루기 위하여 본 발명은,The present invention to achieve the above other technical problem,

디램 셀 어레이, 데이터 출력 버퍼 및 데이터 출력 버퍼 제어 회로를 구비하는 동기식 디램 반도체 장치의 데이터 출력 버퍼 제어 방법에 있어서, 외부로부터 제어 신호들이 입력되어 데이터 출력 버퍼 제어 신호를 발생하는 데이터 출력 버퍼제어 신호 발생 단계; 상기 데이터 출력 버퍼 제어 신호를 소정 시간 지연시키는 데이터 출력 버퍼 제어 신호 지연 단계; 상기 지연된 데이터 출력 버퍼 제어 신호와 내부 제어 신호를 입력하여 상기 데이터 출력 버퍼 인에이블 신호를 발생하는 단계; 상기 디램 셀 어레이로부터 출력 데이터가 발생하여 상기 데이터 출력 버퍼로 입력되는 출력 데이터 입력 단계; 및 상기 데이터 출력 버퍼 인에이블 신호가 상기 데이터 출력 버퍼로 입력되는 단계를 포함하고, 상기 내부 제어 신호는 인에이블시 상기 데이터 출력 버퍼를 마스킹하는 데이터 출력 마스킹 신호로 구성하는 동기식 디램 반도체 장치의 데이터 출력 버퍼 제어 방법을 제공한다.A data output buffer control method of a synchronous DRAM semiconductor device having a DRAM cell array, a data output buffer, and a data output buffer control circuit, comprising: generating a data output buffer control signal from which external control signals are input to generate a data output buffer control signal step; A data output buffer control signal delay step of delaying the data output buffer control signal by a predetermined time; Generating the data output buffer enable signal by inputting the delayed data output buffer control signal and an internal control signal; An output data input step of generating output data from the DRAM cell array and inputting the data output buffer; And inputting the data output buffer enable signal to the data output buffer, wherein the internal control signal comprises a data output masking signal that masks the data output buffer when enabled. Provides a buffer control method.

상기 본 발명에 의하여 동기식 디램 집적 회로의 데이터 출력 버퍼의 불필요한 동작이 방지되므로 전원 전압에 잡음이 발생하지 않는다.According to the present invention, since unnecessary operation of the data output buffer of the synchronous DRAM integrated circuit is prevented, noise is not generated in the power supply voltage.

이하, 첨부된 도면들을 통하여 본 발명의 바람직한 실시예를 상세히 설명하기로 한다.Hereinafter, preferred embodiments of the present invention will be described in detail with reference to the accompanying drawings.

도 1은 본 발명의 바람직한 실시예에 따른 동기식 디램 반도체 장치의 데이터 출력 버퍼 제어 회로 및 데이터 출력 버퍼의 블록도이다. 도 1을 참조하면, 본 발명의 바람직한 실시예에 따른 동기식 디램 반도체 장치 장치의 데이터 출력 버퍼 제어 회로(101)는 데이터 출력 버퍼 제어 신호 발생부(111), 데이터 출력 버퍼 제어 신호 지연부(121) 및 데이터 출력 버퍼 인에이블 신호 발생부(131)를 구비한다. 데이터 출력 버퍼 인에이블 신호 발생부(131)에 데이터 출력 버퍼(105)가 연결된다.1 is a block diagram of a data output buffer control circuit and a data output buffer of a synchronous DRAM semiconductor device according to an exemplary embodiment of the present invention. Referring to FIG. 1, the data output buffer control circuit 101 of the synchronous DRAM semiconductor device device according to an exemplary embodiment of the present invention may include a data output buffer control signal generator 111 and a data output buffer control signal delay unit 121. And a data output buffer enable signal generator 131. The data output buffer 105 is connected to the data output buffer enable signal generator 131.

데이터 출력 버퍼 제어 신호 발생부(111)는 외부로부터 제어 신호인 칼럼 어드레스 스트로브 신호(PC)와 기입 인에이블 신호(PWR)를 입력하고, 내부 제어 신호인 카스 레이턴시 신호(CL1)에 응답하여 데이터 출력 버퍼 제어 신호(LATENCY)를 발생한다. 카스 레이턴시 신호(CL1)는 카스 레이턴시가 1인 경우에 논리 하이(logic high)로 인에이블(enable)된다. 카스 레이턴시 신호(CL1)가 인에이블되어야만 데이터 출력 버퍼 제어 신호(LATENCY)가 발생한다.The data output buffer control signal generator 111 inputs a column address strobe signal PC and a write enable signal PWR, which are control signals, from the outside, and outputs data in response to the cas latency signal CL1, which is an internal control signal. Generates a buffer control signal (LATENCY). The cas latency signal CL1 is enabled at a logic high when the cas latency is 1. The data output buffer control signal LATENCY does not occur until the cas latency signal CL1 is enabled.

데이터 출력 버퍼 제어 신호 지연부(121)는 데이터 출력 버퍼 제어 신호(LATENCY)를 소정 시간 지연시킨다. 상기 소정 시간은 동기식 디램 집적 회로 장치의 특성에 맞도록 선택한다.The data output buffer control signal delay unit 121 delays the data output buffer control signal LATENCY for a predetermined time. The predetermined time is selected to match the characteristics of the synchronous DRAM integrated circuit device.

데이터 출력 버퍼 인에이블 신호 발생부(131)는 데이터 출력 버퍼 제어 신호 지연부(121)에 의하여 소정 시간 지연된 데이터 출력 버퍼 제어 신호(DLATENCY)와 데이터 출력 버퍼(105)를 제어하는 다른 내부 제어 신호인 데이터 출력 마스킹 신호(PDQM)를 입력하고, 데이터 출력 버퍼(105)를 인에이블시키는 데이터 출력 버퍼 인에이블 신호(PTRST)를 발생한다.The data output buffer enable signal generator 131 is a data output buffer control signal DLATENCY delayed by the data output buffer control signal delay unit 121 and another internal control signal for controlling the data output buffer 105. A data output masking signal PDQM is input, and a data output buffer enable signal PTRST that enables the data output buffer 105 is generated.

도 2는 상기 도 1에 도시된 데이터 출력 버퍼 제어 신호 발생부(111)의 상세 회로도이다. 도 2를 참조하면, 데이터 출력 버퍼 제어 신호 발생부(111)는 인버터들(211,212), 논리 게이트(221) 및 전송 게이트(231)를 구비한다.FIG. 2 is a detailed circuit diagram of the data output buffer control signal generator 111 shown in FIG. Referring to FIG. 2, the data output buffer control signal generator 111 includes inverters 211 and 212, a logic gate 221, and a transmission gate 231.

인버터(211)는 기입 인에이블 신호(PWR)를 반전시킨다. 논리 게이트(221)는 인버터(211)의 출력과 칼럼 어드레스 스트로브 신호(PC)를 입력하고, 이들을 부정 논리곱한다. 즉, 논리 게이트(221)는 인버터(211)의 출력과 칼럼 어드레스 스트로브 신호(PC) 중 어느 하나라도 논리 로우(logic low)이면 논리 하이(logic high)를 출력하고, 인버터(211)의 출력과 칼럼 어드레스 스트로브 신호(PC)가 모두 논리 하이이면 논리 로우를 출력한다. 전송 게이트(231)는 카스 레이턴시 신호(CL1)에 응답하여 논리 게이트(221)의 출력을 전송한다. 즉, 카스 레이턴시 신호(CL1)가 논리 하이로써 인에이블되면 활성화되어 논리 게이트(221)의 출력을 전송하고, 카스 레이턴시 신호(CL1)가 논리 로우로써 디세이블(disable)되면 비활성화되어 논리 게이트(221)의 출력을 전송하지 않는다. 인버터(212)는 전송 게이트(231_의 출력을 반전시켜서 데이터 출력 버퍼 제어 신호(LATENCY)를 출력한다.The inverter 211 inverts the write enable signal PWR. The logic gate 221 inputs the output of the inverter 211 and the column address strobe signal PC, and negates and multiplies them. That is, the logic gate 221 outputs a logic high when any one of the output of the inverter 211 and the column address strobe signal PC is logic low, and outputs the logic high. If the column address strobe signals PC are all logic high, the logic low is output. The transfer gate 231 transmits the output of the logic gate 221 in response to the cas latency signal CL1. That is, when the cas latency signal CL1 is enabled as logic high, it is activated to transmit the output of the logic gate 221, and when the cas latency signal CL1 is disabled as logic low, it is deactivated to be logic gate 221. Do not send the output of). The inverter 212 inverts the output of the transfer gate 231_ and outputs a data output buffer control signal LATENCY.

도 3은 상기 도 1에 도시된 데이터 출력 버퍼 제어 신호 지연부(121)의 상세 회로도이다. 도 3을 참조하면, 데이터 출력 버퍼 제어 신호 지연부(121)는 인버터들(311∼314), 저항들(321∼323) 및 캐패시터들(331∼333)을 구비한다. 인버터들(311∼314)은 다수개이며 우수개로 구성되므로 인버터 체인을 형성한다. 저항들(321∼323)의 일단들에는 모두 전원 전압(VCC)이 인가되고, 타단들은 각각 인버터들(311∼313)의 출력단들에 하나씩 연결된다. 캐패시터들(331∼333)의 일단들은 모두 접지단(GND)에 연결되고, 타단들은 각각 인버터들(311∼313)의 출력단들에 하나씩 연결된다. 따라서, 입력된 데이터 출력 버퍼 제어 신호(LATENCY)는 인버터들(311∼314), 저항들(321∼323) 및 캐패시터들(331∼333)에 의해 소정 시간 지연된다.3 is a detailed circuit diagram of the data output buffer control signal delay unit 121 shown in FIG. Referring to FIG. 3, the data output buffer control signal delay unit 121 includes inverters 311 to 314, resistors 321 to 323, and capacitors 331 to 333. Since the inverters 311 to 314 are plural and constituted by even numbers, they form an inverter chain. One end of the resistors 321 to 323 is supplied with a power supply voltage VCC, and the other end is connected to one output terminal of the inverters 311 to 313, respectively. One ends of the capacitors 331 to 333 are all connected to the ground terminal GND, and the other ends are respectively connected to the output terminals of the inverters 311 to 313, respectively. Therefore, the input data output buffer control signal LATENCY is delayed by a predetermined time by the inverters 311 to 314, the resistors 321 to 323, and the capacitors 331 to 333.

데이터 출력 버퍼 제어 신호 지연부(121)는 지연된 데이터 출력 버퍼 제어 신호(DLATENCY)를 발생한다. 데이터 출력 버퍼 제어 신호(DLATENCY)의 전압 레벨과 지연된 데이터 출력 버퍼 제어 신호(DLATENCY)의 전압 레벨은 동일하다. 즉, 데이터 출력 버퍼 제어 신호(DLATENCY)의 전압 레벨이 논리 하이이면 지연된 데이터 출력 버퍼 제어 신호(DLATENCY)의 전압 레벨도 논리 하이이고, 데이터 출력 버퍼 제어 신호(DLATENCY)의 전압 레벨이 논리 로우이면 지연된 데이터 출력 버퍼 제어 신호(DLATENCY)의 전압 레벨도 논리 로우이다. 인버터들(311∼314), 저항들(321∼323) 및 캐패시터들(331∼333)은 지연 시간에 맞게 그 수들이 증가될 수도 있고, 감소될 수도 있다.The data output buffer control signal delay unit 121 generates a delayed data output buffer control signal DLATENCY. The voltage level of the data output buffer control signal DLATENCY and the voltage level of the delayed data output buffer control signal DLATENCY are the same. That is, if the voltage level of the data output buffer control signal DLATENCY is logic high, the voltage level of the delayed data output buffer control signal DLATENCY is also logic high, and if the voltage level of the data output buffer control signal DLATENCY is logic low, The voltage level of the data output buffer control signal DLATENCY is also logic low. The inverters 311-314, the resistors 321-323, and the capacitors 331-333 may be increased or decreased in number depending on the delay time.

도 4는 상기 도 1에 도시된 데이터 출력 버퍼 인에이블 신호 발생부(131)의 상세 회로도이다. 도 4를 참조하면, 데이터 출력 버퍼 인에이블 신호 발생부(131)는 논리 게이트(411)와 인버터들(421∼423)을 구비한다. 논리 게이트(411)는 지연된 데이터 출력 버퍼 제어 신호(DLATENCY)와 출력 데이터 마스킹 신호(PDQM)를 입력하고, 이들을 부정 논리곱한다. 즉, 논리 게이트(411)는 지연된 데이터 출력 버퍼 제어 신호(DLATENCY)와 출력 데이터 마스킹 신호(PDQM) 중 어느 하나라도 논리 로우이면 논리 하이를 출력하고, 지연된 데이터 출력 버퍼 제어 신호(DLATENCY)와 출력 데이터 마스킹 신호(PDQM)가 모두 논리 하이이면 논리 로우를 출력한다. 인버터들(421∼423)은 기수개, 예컨대 3개의 인버터들로 구성된다. 인버터들(421∼423)은 논리 게이트(411)의 출력을 소정 시간 지연시킨 후 반전시켜서 데이터 출력 버퍼 인에이블 신호(PTRST)로써 발생시킨다.4 is a detailed circuit diagram of the data output buffer enable signal generator 131 shown in FIG. 1. Referring to FIG. 4, the data output buffer enable signal generator 131 includes a logic gate 411 and inverters 421 to 423. The logic gate 411 inputs the delayed data output buffer control signal DLATENCY and the output data masking signal PDQM and negates and multiplies them. That is, the logic gate 411 outputs a logic high when any one of the delayed data output buffer control signal DLATENCY and the output data masking signal PDQM is logic low, and the delayed data output buffer control signal DLATENCY and output data. If the masking signals PDQM are all logic high, the logic low is output. The inverters 421-423 are composed of odd numbered inverters, for example, three inverters. The inverters 421 to 423 delay the output of the logic gate 411 by a predetermined time and then invert it to generate the data output buffer enable signal PTRST.

도 5는 상기 도 1에 도시된 데이터 출력 버퍼(105)의 상세 회로도이다. 도 5를 참조하면, 데이터 출력 버퍼(105)는 인버터들(511∼516), 논리 게이트들(521,522), 전송 게이트들(531,532), NMOS 트랜지스터(541), 승압(boosting) 회로(571), 풀업(pull-up) 트랜지스터(551) 및 풀다운(pull-down) 트랜지스터(561)를 구비한다.FIG. 5 is a detailed circuit diagram of the data output buffer 105 shown in FIG. Referring to FIG. 5, the data output buffer 105 includes inverters 511 to 516, logic gates 521 and 522, transfer gates 531 and 532, an NMOS transistor 541, a boosting circuit 571, A pull-up transistor 551 and a pull-down transistor 561.

인버터(511)는 데이터 출력 버퍼 인에이블 신호(PTRST)를 반전시킨다. 논리 게이트(521)는 인버터(511)의 출력과 디램 셀 어레이(도시안됨)로부터 출력되는 출력 데이터(DOiB)를 입력하고, 이들을 부정 논리합한다. 즉, 논리 게이트(521)는 인버터(511)의 출력과 출력 데이터(DOiB) 중 어느 하나라도 논리 하이이면 논리 로우를 발생하고, 인버터(511)의 출력과 출력 데이터(DOiB)가 모두 논리 로우이면 논리 하이를 출력한다. 전송 게이트(531)는 인버터(514)의 출력에 응답하여 논리 게이트(521)의 출력을 전송한다. 즉, 인버터(514)의 출력이 논리 하이이면 활성화되어 논리 게이트(521)의 출력을 전송하고, 인버터(514)의 출력이 논리 로우이면 비활성화되어 논리 게이트(521)의 출력을 전송하지 않는다. 인버터(515)는 전송 게이트(531)의 출력을 반전시킨다. NMOS 트랜지스터(541)는 인버터(515)의 출력에 의해 게이팅(gating)된다. 즉, 인버터(515)의 출력이 논리 하이이면 턴온(turn-on)되어 승압 회로(541)를 비활성화시킨다. 즉, 상기 데이터 출력 버퍼(105)는 출력 데이터(DOUT)를 출력하지 않는다.The inverter 511 inverts the data output buffer enable signal PTRST. The logic gate 521 inputs the output of the inverter 511 and the output data DOiB output from the DRAM cell array (not shown), and negates and sums them. That is, the logic gate 521 generates a logic low when any one of the output and the output data DOiB of the inverter 511 is logic high, and when both the output and the output data DOiB of the inverter 511 are logic low. Output a logic high. The transfer gate 531 transmits the output of the logic gate 521 in response to the output of the inverter 514. That is, when the output of the inverter 514 is logic high, it is activated to transmit the output of the logic gate 521. If the output of the inverter 514 is logic low, it is deactivated and does not transmit the output of the logic gate 521. Inverter 515 inverts the output of transfer gate 531. NMOS transistor 541 is gated by the output of inverter 515. That is, if the output of the inverter 515 is logic high, it is turned on to deactivate the boost circuit 541. That is, the data output buffer 105 does not output the output data DOUT.

인버터(513)는 클럭 신호(CLKDQ)를 반전시킨다. 인버터(514)는 인버터(513)의 출력을 반전시킨다. 인버터(512)는 인버터(511)의 출력을 반전시킨다. 논리 게이트(522)는 인버터(512)의 출력과 출력 데이터(DOiB)를 입력하고, 이들을 부정 논리곱한다. 즉, 논리 게이트(522)는 인버터(512)의 출력과 출력 데이터(DOiB) 중 어느 하나라도 논리 로우이면 논리 하이를 출력하고, 인버터(512)의 출력과 출력 데이터(DOiB)가 모두 논리 하이이면 논리 로우를 출력한다. 전송 게이트(532)는 인버터(513)의 출력에 응답하여 논리 게이트(522)의 출력을 전송한다. 즉, 전송 게이트(532)는 인버터(513)의 출력이 논리 로우이면 활성화되어 논리 게이트(522)의 출력을 전송하고, 인버터(513)의 출력이 논리 하이이면 비활성화되어 논리 게이트(522)의 출력을 전송하지 않는다. 즉, 클럭 신호(CLKDQ)가 논리 하이이면 전송 게이트들(531,532)은 활성화된다. 인버터(516)는 전송 게이트(532)의 출력을 반전시킨다. 풀다운 트랜지스터(561)는 인버터(516)의 출력에 의해 게이팅된다. 즉, 풀다운 트랜지스터(561)는 인버터(516)의 출력이 논리 하이이면 턴온되어 출력 데이터(DOUT)를 논리 로우로써 디세이블(disable)시키고, 인버터(516)의 출력이 논리 로우이면 턴오프(turn-off)된다. 풀다운 트랜지스터(516)가 턴오프되면 출력 데이터(DOUT)는 풀업 트랜지스터(551)에 의해 논리 하이로써 인에이블된다. 풀업 트랜지스터(551)는 승압 회로(571)에 의해 게이팅되므로 항상 턴온 상태로 유지된다. 풀업 트랜지스터(551)와 풀다운 트랜지스터(561)는 NMOS 트랜지스터로 구성한다.The inverter 513 inverts the clock signal CLKDQ. Inverter 514 inverts the output of inverter 513. Inverter 512 inverts the output of inverter 511. The logic gate 522 inputs the output of the inverter 512 and the output data DOiB and negates and multiplies them. That is, the logic gate 522 outputs a logic high when any one of the output and the output data DOiB of the inverter 512 is logic low, and when both the output and the output data DOiB of the inverter 512 are logic high, Output a logic low. The transfer gate 532 transmits the output of the logic gate 522 in response to the output of the inverter 513. That is, the transmission gate 532 is activated when the output of the inverter 513 is logic low to transmit the output of the logic gate 522, and is deactivated when the output of the inverter 513 is logic high to output the logic gate 522. Do not send. That is, when the clock signal CLKDQ is logic high, the transfer gates 531 and 532 are activated. Inverter 516 inverts the output of transfer gate 532. Pull-down transistor 561 is gated by the output of inverter 516. That is, the pull-down transistor 561 is turned on when the output of the inverter 516 is logic high to disable the output data DOUT as logic low, and turns off when the output of the inverter 516 is logic low. -off) When pull-down transistor 516 is turned off, output data DOUT is enabled as a logic high by pull-up transistor 551. The pull-up transistor 551 is always turned on because it is gated by the boost circuit 571. The pull-up transistor 551 and the pull-down transistor 561 are composed of NMOS transistors.

도 6은 본 발명의 바람직한 실시예에 따른 동기식 디램 반도체 장치의 데이터 출력 버퍼 제어 방법을 도시한 흐름도이다. 도 6을 참조하면, 본 발명의 바람직한 실시예에 따른 동기식 디램 반도체 장치의 데이터 출력 버퍼 제어 방법은 데이터 출력 버퍼 제어 신호 발생 단계(601), 데이터 출력 버퍼 제어 신호 지연 단계(611), 데이터 출력 버퍼 인에이블 신호 발생 단계(621), 출력 데이터 입력 단계(631), 데이터 출력 버퍼 인에이블 신호 입력 단계(641) 및 출력 데이터 외부 출력 단계(651)를 포함한다. 도 1에 도시된 블록도를 참조하여 본 발명의 바람직한 실시예에 따른 동기식 디램 반도체 장치의 데이터 출력 버퍼 제어 방법을 설명하기로 한다. 6 is a flowchart illustrating a data output buffer control method of a synchronous DRAM semiconductor device according to an exemplary embodiment of the present invention. Referring to FIG. 6, a data output buffer control method of a synchronous DRAM semiconductor device according to an exemplary embodiment of the present invention may include a data output buffer control signal generation step 601, a data output buffer control signal delay step 611, and a data output buffer. An enable signal generation step 621, an output data input step 631, a data output buffer enable signal input step 641, and an output data external output step 651. A method of controlling a data output buffer of a synchronous DRAM semiconductor device according to an exemplary embodiment of the present invention will be described with reference to the block diagram shown in FIG. 1.

데이터 출력 버퍼 제어 신호 발생 단계(601)에서는 외부로부터 제어 신호들(CL1,PC,PWR)이 데이터 출력 버퍼 제어 신호 발생부(111)로 입력되고, 이들 조합에 의하여 데이터 출력 버퍼 제어 신호(LATENCY)가 발생된다.In the data output buffer control signal generation step 601, control signals CL1, PC, and PWR are input to the data output buffer control signal generator 111 from the outside, and the data output buffer control signal LATENCY is combined by these combinations. Is generated.

데이터 출력 버퍼 제어 신호 지연 단계(611)에서는 데이터 출력 버퍼 제어 신호 발생부(111)로부터 출력되는 데이터 출력 버퍼 제어 신호(LATENCY)가 소정 시간 지연되어 지연된 데이터 출력 버퍼 제어 신호(DLATENCY)로써 발생된다.In the data output buffer control signal delay step 611, the data output buffer control signal LATENCY output from the data output buffer control signal generator 111 is delayed for a predetermined time and is generated as the delayed data output buffer control signal DLATENCY.

데이터 출력 버퍼 인에이블 신호 발생 단계(621)에서는 지연된 데이터 출력 버퍼 제어 신호(DLATENCY)가 데이터 출력 버퍼 인에이블 신호 발생부(131)로 입력되고, 데이터 출력 버퍼 인에이블 신호 발생부(131)로부터 데이터 출력 버퍼 인에이블 신호(PTRST)가 발생한다.In the data output buffer enable signal generation step 621, the delayed data output buffer control signal DLATENCY is input to the data output buffer enable signal generator 131, and data is transmitted from the data output buffer enable signal generator 131. An output buffer enable signal PTRST is generated.

출력 데이터 입력 단계(631)에서는 디램 셀 어레이(도시안됨)로부터 발생된 출력 데이터(DOiB)가 데이터 출력 버퍼(105)로 입력된다.In the output data input step 631, output data DOiB generated from the DRAM cell array (not shown) is input to the data output buffer 105.

데이터 출력 인에이블 신호 입력 단계(641)에서는 데이터 출력 버퍼 인에이블 신호(PTRST)가 데이터 출력 버퍼(105)로 입력된다.In the data output enable signal input step 641, the data output buffer enable signal PTRST is input to the data output buffer 105.

출력 데이터 외부 출력 단계(651)에서는 출력 데이터(DOiB)가 데이터 출력 버퍼(105)를 통과하여 동기식 디램 반도체 장치의 출력 데이터(DOUT)로써 외부로 출력된다.Output Data In the external output step 651, the output data DOiB passes through the data output buffer 105 and is externally output as the output data DOUT of the synchronous DRAM semiconductor device.

도면과 명세서에서 최적 실시예들이 개시되었다. 여기서 특정한 용어들이 사용되었으나, 이는 단지 본 발명을 설명하기 위한 목적에서 사용된 것이지 의미한정이나 특허청구범위에 기재된 본 발명의 범위를 제한하기 위하여 사용된 것은 아니다. 그러므로 본 기술 분야의 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 타 실시예가 가능하다는 점을 이해할 것이다. 따라서, 본 발명의 진정한 기술적 보호 범위는 첨부된 특허청구범위의 기술적 사상에 의해 정해져야 할 것이다.The best embodiments have been disclosed in the drawings and the specification. Although specific terms have been used herein, they are used only for the purpose of describing the present invention and are not intended to limit the scope of the invention as defined in the claims or the claims. Therefore, those skilled in the art will understand that various modifications and equivalent other embodiments are possible from this. Therefore, the true technical protection scope of the present invention will be defined by the technical spirit of the appended claims.

상술한 바와 같이 본 발명에 따르면, 디램 셀 어레이로부터 출력되는 데이터가 데이터 출력 버퍼 제어 신호보다 먼저 데이터 출력 버퍼에 입력되기 때문에 데이터 출력 버퍼의 불필요한 동작이 방지되어서 전원 전압에 잡음이 발생하지 않는다. 또한, 디램 셀 어레이로부터 출력되는 유효 데이터는 지연되지않고 데이터 출력 버퍼를 통하여 외부로 출력된다.As described above, according to the present invention, since data output from the DRAM cell array is input to the data output buffer before the data output buffer control signal, unnecessary operation of the data output buffer is prevented, and noise is not generated in the power supply voltage. In addition, valid data output from the DRAM cell array is output to the outside through the data output buffer without delay.

도 1은 본 발명의 바람직한 실시예에 따른 동기식 디램(DRAM;Dynamic Random Access Memory) 반도체 장치의 데이터 출력 버퍼 제어 회로 및 데이터 출력 버퍼의 블록도.1 is a block diagram of a data output buffer control circuit and a data output buffer of a synchronous DRAM (DRAM) semiconductor device according to a preferred embodiment of the present invention.

도 2는 상기 도 1에 도시된 데이터 출력 버퍼 제어 신호 발생부의 상세 회로도.FIG. 2 is a detailed circuit diagram of the data output buffer control signal generator shown in FIG. 1; FIG.

도 3은 상기 도 1에 도시된 데이터 출력 버퍼 제어 신호 지연부의 상세 회로도.3 is a detailed circuit diagram of a data output buffer control signal delay unit shown in FIG. 1;

도 4는 상기 도 1에 도시된 데이터 출력 버퍼 인에이블 신호 발생부의 상세 회로도.4 is a detailed circuit diagram of a data output buffer enable signal generator shown in FIG. 1;

도 5는 상기 도 1에 도시된 데이터 출력 버퍼의 상세 회로도.FIG. 5 is a detailed circuit diagram of the data output buffer shown in FIG.

도 6은 본 발명의 바람직한 실시예에 따른 동기식 디램 반도체 장치의 데이터 출력 버퍼 제어 방법을 도시한 흐름도.6 is a flowchart illustrating a data output buffer control method of a synchronous DRAM semiconductor device according to an exemplary embodiment of the present invention.

Claims (6)

디램 셀 어레이에 저장된 데이터가 외부로 출력되는 것을 제어하는 데이터 출력 버퍼를 구비하는 동기식 디램 반도체 장치에 있어서,A synchronous DRAM semiconductor device having a data output buffer for controlling output of data stored in a DRAM cell array to an external device. 외부로부터 데이터 제어 신호를 입력하고 내부 제어 신호에 응답하여 데이터 출력 버퍼 제어 신호를 발생하는 데이터 출력 버퍼 제어 신호 발생부;A data output buffer control signal generator for inputting a data control signal from the outside and generating a data output buffer control signal in response to the internal control signal; 상기 데이터 출력 버퍼 제어 신호를 소정 시간 지연시키는 다수개의 인버터들로 구성된 인버터 체인을 구비하는 데이터 출력 버퍼 제어 신호 지연부; 및A data output buffer control signal delay unit having an inverter chain including a plurality of inverters for delaying the data output buffer control signal by a predetermined time; And 상기 데이터 출력 버퍼 제어 신호 지연부에 의하여 소정 시간 지연된 데이터 출력 버퍼 제어 신호와 상기 데이터 출력 버퍼를 제어하는 다른 내부 제어 신호를 입력하고, 데이터 출력 버퍼를 인에이블시키는 데이터 출력 버퍼 인에이블 신호를 발생하는 데이터 출력 버퍼 인에이블 신호 발생부를 구비하는 것을 특징으로 하는 동기식 디램 반도체 장치.Inputting a data output buffer control signal delayed by the data output buffer control signal delay unit and another internal control signal for controlling the data output buffer, and generating a data output buffer enable signal for enabling the data output buffer; A synchronous DRAM semiconductor device comprising a data output buffer enable signal generator. 제1항에 있어서, 상기 인버터 체인은 우수개의 인버터들을 구비하는 것을 특징으로 하는 동기식 디램 반도체 장치.The synchronous DRAM semiconductor device of claim 1, wherein the inverter chain comprises even inverters. 제1항에 있어서, 상기 데이터 출력 버퍼 제어 신호 지연부는The method of claim 1, wherein the data output buffer control signal delay unit 상기 인버터들의 출력단들에 일단들이 각각 연결되고 타단들에는 전원 전압이 인가되는 다수개의 저항들을 더 구비하는 것을 특징으로 하는 동기식 디램 반도체 장치.And a plurality of resistors, one end of which is respectively connected to the output terminals of the inverters and the other end of which a power supply voltage is applied. 제1항에 있어서, 상기 데이터 출력 버퍼 제어 신호 지연부는The method of claim 1, wherein the data output buffer control signal delay unit 상기 인버터들의 출력단들에 일단들이 각각 연결되고 타단들은 접지되는 다수개의 캐패시터들을 더 구비하는 것을 특징으로 하는 동기식 디램 반도체 장치.And a plurality of capacitors, one end of which is respectively connected to the output terminals of the inverters and the other end of which is grounded. 제1항에 있어서, 상기 제어 신호는 칼럼 어드레스 스트로브 신호와 기입 인에이블 신호이고, 상기 내부 제어 신호는 칼럼 레이턴시가 1인 경우에 인에이블되는 신호인 것을 특징으로 하는 동기식 디램 반도체 장치.The synchronous DRAM semiconductor device of claim 1, wherein the control signal is a column address strobe signal and a write enable signal, and the internal control signal is a signal enabled when the column latency is 1. 디램 셀 어레이, 데이터 출력 버퍼 및 데이터 출력 버퍼 제어 회로를 구비하는 동기식 디램 반도체 장치의 데이터 출력 버퍼 제어 방법에 있어서,A data output buffer control method of a synchronous DRAM semiconductor device having a DRAM cell array, a data output buffer and a data output buffer control circuit, 외부로부터 제어 신호들이 입력되어 데이터 출력 버퍼 제어 신호를 발생하는 데이터 출력 버퍼 제어 신호 발생 단계;A data output buffer control signal generating step of receiving control signals from the outside to generate a data output buffer control signal; 상기 데이터 출력 버퍼 제어 신호를 소정 시간 지연시키는 데이터 출력 버퍼제어 신호 지연 단계;A data output buffer control signal delay step of delaying the data output buffer control signal by a predetermined time; 상기 지연된 데이터 출력 버퍼 제어 신호와 내부 제어 신호를 입력하여 상기데이터 출력 버퍼 인에이블 신호를 발생하는 단계;Generating the data output buffer enable signal by inputting the delayed data output buffer control signal and an internal control signal; 상기 디램 셀 어레이로부터 출력 데이터가 발생하여 상기 데이터 출력 버퍼로 입력되는 출력 데이터 입력 단계; 및An output data input step of generating output data from the DRAM cell array and inputting the data output buffer; And 상기 데이터 출력 버퍼 인에이블 신호가 상기 데이터 출력 버퍼로 입력되는 단계를 포함하고,Inputting the data output buffer enable signal to the data output buffer, 상기 내부 제어 신호는 인에이블시 상기 데이터 출력 버퍼를 마스킹하는 데이터 출력 마스킹 신호로 구성하는 것을 특징으로 하는 동기식 디램 반도체 장치의 데이터 출력 버퍼 제어 방법.And the internal control signal is a data output masking signal for masking the data output buffer when enabled.
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