KR19990074482A - Semiconductor devices - Google Patents
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Abstract
복수의 입출력 인터페이스 모드들을 구비하는 반도체 장치에 있어서, 모드 설정부, 복수의 메모리 셀 어레이들, 데이터 출력 버퍼, 및 클럭 버퍼 회로를 구비하는 반도체 장치가 개시되어 있다. 모드 설정부는 사용자의 필요에 따라 복수의 입출력 인터페이스 모드들 중에서 해당되는 입출력 인터페이스 모드를 설정하도록 제어하는 복수의 인터페이스 모드 제어 신호들을 발생한다. 복수의 메모리 셀 어레이들은 각각, 다수의 메모리 셀들을 구비한다. 데이터 출력 버퍼는 메모리 셀들에서 독출된 데이터를 외부로 전달하기 위한 것이다. 클럭 버퍼 회로는 복수의 인터페이스 모드 제어 신호들에 의해서 제어되어, 이에 따라 복수의 인터페이스 모드들에 대하여 설정되어 있는 복수의 경로들 중에서 해당되는 경로를 통하여 내부 클럭을 발생하여 출력한다. 본 발명에 의하면, 사용자의 필요에 따라 인터페이스 모드 제어 신호에 의해 해당되는 인터페이스 모드를 설정하여 이에 따라 적당한 주기를 가지는 내부 클럭을 발생하여 데이터 출력 버퍼를 제어하므로 인터페이스 모드들에 따라 클럭 신호에 대한 출력 데이터 구동 지연 시간이 가변되는 효과를 가진다.A semiconductor device having a plurality of input / output interface modes is disclosed, which includes a mode setting unit, a plurality of memory cell arrays, a data output buffer, and a clock buffer circuit. The mode setting unit generates a plurality of interface mode control signals for controlling to set a corresponding input / output interface mode among the plurality of input / output interface modes according to a user's needs. Each of the plurality of memory cell arrays includes a plurality of memory cells. The data output buffer is for transferring data read out from the memory cells to the outside. The clock buffer circuit is controlled by a plurality of interface mode control signals, thereby generating and outputting an internal clock through a corresponding path among a plurality of paths set for the plurality of interface modes. According to the present invention, since the interface mode control signal is set according to the user's needs, an internal clock having an appropriate period is generated accordingly to control the data output buffer. The data driving delay time is variable.
Description
본 발명은 반도체 장치에 관한 것으로서, 특히 입출력 인터페이스(Interface) 방식에 따라 클럭 엑세스(Access) 시간을 제어할 수 있도록 구성되어 있는 반도체 장치에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a semiconductor device, and more particularly, to a semiconductor device configured to control clock access time according to an input / output interface method.
도 1은 반도체 장치에 있어서 클럭 엑세스 시간에 대한 타이밍도를 나타내고 있다. 여기서, 참조 부호, tSAC는 시스템 클럭(system Clock, 이하 클럭)에 대한 출력 데이터 지연 시간을 나타내고, 참조 부호, tOH는 클럭(CLK)에 대한 출력 데이터 홀딩 시간을 나타낸다. 그리고 참조 부호, PCLK는 클럭(CLK)에 동기하는 내부 클럭 신호를 나타내고 있고, 참조 부호, DOUT는 출력 데이터 신호를 나타내고 있다.1 shows a timing chart with respect to clock access time in a semiconductor device. Here, reference numeral tSAC denotes an output data delay time with respect to a system clock (hereinafter, referred to as a clock), and reference numeral tOH denotes an output data holding time with respect to a clock CLK. Reference numeral PCLK denotes an internal clock signal synchronized with the clock CLK, and reference numeral DOUT denotes an output data signal.
도 1을 참조하여 동기식 반도체 메모리 장치에 있어서 지연 시간들(tSAC,tOH)의 요건에 대하여 설명하면 아래와 같다.Referring to FIG. 1, requirements of delay times tSAC and tOH in a synchronous semiconductor memory device will be described below.
클럭(CLK)에 동기되어 고속으로 데이터를 입출력하는 동기식 반도체 메모리 장치에 있어서는 동작 주파수를 증가함에 있어 주된 제약 요소는 클럭(CLK)에 대한 출력 데이터(DOUT) 지연 시간(tSAC)이다. 즉, 클럭(CLK) 라이징(Rising) 에지(Edge)에서 동기식 반도체 메모리 장치가 출력 데이터(DOUT)를 패치(Fetch)하기 위해서는 이전 클럭(CLK) 라이징 에지에서 데이터 버퍼(Buffer)가 출력 데이터(DOUT)를 구동하여야 한다. 이 때, 데이터 버퍼가 출력 데이터(DOUT)를 구동하기까지의 지연시간(tSAC)이 너무 길어 다음 클럭(CLK) 라이징 에지까지 출력 데이터(DOUT)가 준비되지 못하게 되는 경우에는 오동작이 발생하게 된다. 또한 데이터 버퍼가 출력 데이터(DOUT)를 구동하기까지의 지연시간(tSAC)이 적당하여 다음 클럭(CLK) 라이징 에지까지 출력 데이터(DOUT)가 준비되어 있는 경우라도 안전한 출력 데이터(DOUT)의 패치 구간을 보장하기 위하여 클럭(CLK) 라이징 에지로부터 출력 데이터(DOUT)를 홀딩(Holding)하는데 필요한 지연 시간(tOH)이 충분하게 보장되어야 한다. 이는 지연 시간(tSAC)동안 발생된 출력 데이터(DOUT)의 레벨이 일정 시간 유지된 후에 다음 클럭(CLK)에 의한 다음 출력 데이터(DOUT) 출력 을 위한 출력 데이터 홀딩 시간을 의미하며, 지연 시간(tOH)이 길수록 데이터 패치가 안정적이다.In a synchronous semiconductor memory device which inputs and outputs data at high speed in synchronization with the clock CLK, a main constraint in increasing the operating frequency is the output data DOUT delay time tSAC with respect to the clock CLK. That is, in order for the synchronous semiconductor memory device to fetch the output data DOUT at the clock CLK rising edge, the data buffer is output at the previous clock CLK edge. ) Should be driven. At this time, a malfunction occurs when the delay time tSAC until the data buffer drives the output data DOUT is too long to prepare the output data DOUT until the rising edge of the next clock CLK. In addition, even if the delay time (tSAC) before the data buffer drives the output data (DOUT) is appropriate, even if the output data (DOUT) is prepared to the rising edge of the next clock (CLK), the patch section of the safe output data (DOUT) In order to ensure the delay time (tOH) required to hold the output data (DOUT) from the clock (CLK) rising edge must be sufficiently ensured. This means the output data holding time for the next output data DOUT output by the next clock CLK after the level of the output data DOUT generated during the delay time tSAC is maintained for a predetermined time, and the delay time tOH The longer the), the more stable the data patch.
동기식 반도체 메모리 장치는 입출력 인터페이스 방식에 따라 LVTTL(Low Voltage Transistor Transistor Logic) 모드(Mode)와 SSTL(Stub Series terminated Transceiver Logic) 모드로 나뉘어진다. LVTTL은 기존의 다이나믹 렌덤 엑세스 메모리 장치에 대하여 사용되어 온 것이고, SSTL은 동기식 다이나믹 렌덤 엑세스 메모리 장치에 대해서만 사용 가능한 것으로서 그 차이점들은 아래 표 1에 나타나 있는 것과 같다.The synchronous semiconductor memory device is divided into a low voltage transistor transistor (LVTTL) mode and a stub series terminated transceiver logic (SSTL) mode according to an input / output interface method. LVTTL has been used for existing dynamic random access memory devices, and SSTL is available only for synchronous dynamic random access memory devices. The differences are shown in Table 1 below.
위의 표 1에서 나타나 있는 바와 같이, 첫째 SSTL에서는 외부에서 인가되는 신호들, 즉 클럭 신호(CLK), 어드레스 신호(ADDRESS), 로 어드레스 스트로우브 신호(RASB), 및 칼럼 어드레스 스트로우브 신호(CASB)에 연결된 칩 내부의 입력 버퍼(Input Buffer)에서 사용되는 내부 기준 전압(VREF: Reference Voltage)을 외부 시스템에서 인가해야 한다. 둘째, 외부에서 인가되는 신호들의 스윙(Swing) 폭, 즉 입력 레벨(Input Level)이 LVTTL과 SSTL이 서로 다르다. 예를 들면, LVTTL은 입력 레벨의 Vih/Vil이 2.0V/0.8V이나 SSTL의 경우 입력 버퍼의 기준 전압(VREF)의 레벨을 기준으로 Vih/Vil이 VREF+0.2/VREF-0.2로 그 스윙 폭이 좁다. 셋째, 메모리 소자에 입력되어 있는 정보를 출력시킬 때, 출력된 정보가 데이터 "1" 인지 데이터 "0" 인지를 외부 시스템에서 감지할 수 있는 출력 데이터의 전압 레벨, 즉 VOH/VOL의 레벨이 서로 다르다. 예를 들면, LVTTL의 경우, VOH/VOL이 직류 전압 레벨에서는 2.4V/0.4V이고 교류 전압 레벨의 측정 포인트(Measure Point)는 1.4V이다. 그러나, SSTL의 경우, VOH/VOL이 직류 전압 레벨에서는 터미널 전압(Vtt: Terminal Voltage)을 기준으로 Vtt+0.8V/Vtt-0.8이고 교류 전압 레벨의 측정 포인트(Measure Point)는 터미널 전압 레벨이다.As shown in Table 1 above, in the first SSTL, externally applied signals, that is, a clock signal CLK, an address signal ADDRESS, a low address strobe signal RABB, and a column address strobe signal CASB ), The internal reference voltage (VREF) used in the input buffer inside the chip connected to) must be applied from the external system. Second, LVTTL and SSTL have different swing widths, that is, input levels, of input signals. For example, LVTTL has a swing width of Vih / Vil of VREF + 0.2 / VREF-0.2 based on the level of the reference voltage (VREF) of the input buffer for Vih / Vil of 2.0V / 0.8V or SSTL. Is narrow. Third, when outputting the information input to the memory device, the voltage level of the output data, that is, the levels of the VOH / VOL that can be detected by the external system whether the output information is data "1" or data "0" different. For example, for LVTTL, VOH / VOL is 2.4V / 0.4V at the DC voltage level and the Measure Point of the AC voltage level is 1.4V. However, in case of SSTL, when VOH / VOL is DC voltage level, Vtt + 0.8V / Vtt-0.8 based on terminal voltage (Vtt) and measurement point of AC voltage level is terminal voltage level.
이와 같이 SSTL은 동기식 반도체 메모리 장치에 적용될 때의 성능(Performance)을 향상시키기 위하여 LVTTL과는 다르게 구성되어 있다. 따라서 동기식 다이나믹 렌덤 엑세스 메모리 장치 역시 시스템에서 사용될 때에 인터페이스에 따라서 일부 내부 회로의 동작을 다르게 해야한다.As such, SSTL is configured differently from LVTTL in order to improve performance when applied to a synchronous semiconductor memory device. Thus, synchronous dynamic random access memory devices, when used in a system, require some internal circuitry to behave differently depending on the interface.
일반적으로 동기식 반도체 메모리 장치를 설계함에 있어서, LVTTL 모드와 SSTL 모드를 동일 칩(Chip) 상에 옵션(Option)으로서 구현하고, 필요에 따라 모드를 변환시켜 사용하도록 한다. 모드의 전환 방식에는 마스크(Mask)를 따로 가져가는 마스크 옵션, 불량 셀 리페어(Repair) 시에 특정 모드 퓨즈를 단락하여 모드를 설정하는 퓨즈 옵션, 패키지(Package) 조립 시에 특정 패드(Pad)를 본딩 하여 모드를 설정하는 본딩 옵션, 또는 패키지의 특정 핀(pin)에 소정의 바이어스(Bias)를 인가하여 모드를 설정하는 핀 바이어스 옵션 등이 있다.In general, in designing a synchronous semiconductor memory device, the LVTTL mode and the SSTL mode are implemented as an option on the same chip, and the mode is changed as needed. The mode switching method includes a mask option that takes a mask separately, a fuse option that sets a mode by shorting a specific mode fuse in case of a defective cell repair, and a specific pad when a package is assembled. A bonding option for bonding and setting a mode, or a pin bias option for setting a mode by applying a predetermined bias to a specific pin of a package.
LVTTL 모드와 SSTL 모드는 사용되는 환경의 차이 및 성능(Performance)의 차이로 인하여 요구되는 지연 시간(tSAC)이 서로 다르다. 일반적으로 SSTL 모드에 대하여 요구되는 지연 시간(tSAC)이 줄어들게 된다. 예를 들면, 100MHz로 동작하는 LVTTL 모드에서 지연 시간(tSAC)으로서 6ns가 요구된다면, SSTL 모드에서는 143MHz 혹은 그 이상의 200MHz로 동작하면서 5ns 이하의 지연 시간(tSAC)이 요구되어 진다. 따라서 사용자의 요구에 대응하는 자유로운 모드의 전환이 손쉽게 가능하게 되려면 동일한 칩에서 두 개의 모드가 옵션으로 준비되어야 함은 물론 선택된 모드에 따라 지연 시간(tSAC)이 가변적이어야 한다. 모드의 전환이 마스크 옵션에 의해서 이루어지는 경우에는 이러한 모드에 따른 지연 시간(tSAC)의 조정이 용이하다. 그러나, 모드의 전환이 퓨즈 옵션, 본딩 옵션, 및 핀 바이어스 옵션에 의해서 이루어지는 경우에는, 단일의 지연 경로를 구비하는 종래의 동기식 반도체 메모리 장치에 있어서는 지연 시간(tSAC)의 조정이 불가능하여 모드에 따라 오동작을 유발하는 문제가 있다.The LVTTL mode and SSTL mode require different delay times (tSAC) due to differences in performance and performance. In general, the delay time tSAC required for SSTL mode is reduced. For example, if 6 ns is required as the delay time (tSAC) in the LVTTL mode operating at 100 MHz, a delay time (tSAC) of 5 ns or less is required while operating at 143 MHz or 200 MHz in the SSTL mode. Thus, in order to be able to easily switch between free modes to meet the needs of the user, two modes must be prepared as options on the same chip, and the delay time (tSAC) must be variable according to the selected mode. When the mode is switched by the mask option, it is easy to adjust the delay time tSAC according to this mode. However, when the mode switching is performed by the fuse option, the bonding option, and the pin bias option, in the conventional synchronous semiconductor memory device having a single delay path, the delay time tSAC cannot be adjusted. There is a problem that causes malfunction.
도 2는 종래의 동기식 반도체 메모리 장치에 있어서 지연 시간(tSAC)을 제어하는 내부 클럭(PCLK)을 발생시키는 클럭 버퍼 회로의 회로도를 나타내고 있다.2 shows a circuit diagram of a clock buffer circuit for generating an internal clock PCLK for controlling the delay time tSAC in a conventional synchronous semiconductor memory device.
도 2를 참조하면, 종래의 동기식 반도체 메모리 장치에 있어서 지연 시간(tSAC)을 제어하는 내부 클럭(PCLK)을 발생시키는 클럭 버퍼 회로는 제어부(210), 구동부(220), 및 지연부(230)를 구비한다.2, in a conventional synchronous semiconductor memory device, a clock buffer circuit for generating an internal clock PCLK for controlling a delay time tSAC may include a controller 210, a driver 220, and a delay 230. It is provided.
제어부(210)는 버퍼 제어 신호(CON)에 따라 클럭 버퍼 회로의 동작을 제어한다.The controller 210 controls the operation of the clock buffer circuit according to the buffer control signal CON.
제어부(210)는 트랜지스터들(QP1,QN1)로써 구성되어 있다.The control unit 210 is configured as transistors QP1 and QN1.
트랜지스터(QP1)는 전원 단자(VDD)와 구동부(220) 사이에 접속되어 있으며 버퍼 제어 신호(CON)에 의해서 게이팅 되어 있는 PMOS 트랜지스터이다.The transistor QP1 is a PMOS transistor connected between the power supply terminal VDD and the driver 220 and gated by the buffer control signal CON.
트랜지스터(QN1)는 구동부(220)와 접지 단자(GND) 사이에 접속되어 있으며 버퍼 제어 신호(CON)에 의해서 게이팅 되어 있는 NMOS 트랜지스터이다.The transistor QN1 is an NMOS transistor connected between the driver 220 and the ground terminal GND and gated by the buffer control signal CON.
구동부(220)는 클럭 신호(CLK)를 입력하여 이의 라이징 에지를 감지하여 구동한다.The driver 220 inputs a clock signal CLK to detect and drive a rising edge thereof.
구동부(220)는 트랜지스터들(QP2,QP3,QN2,QN3), 및 저항부(222)로써 구성되어 있다.The driver 220 includes transistors QP2, QP3, QN2 and QN3 and a resistor 222.
트랜지스터(QP2)는 소오스 단자가 제어부(210)를 구성하고 있는 트랜지스터(QP1)의 드레인 단자에 접속되어 있으며, 드레인 단자에 의해서 게이팅 되어 있는 PMOS 트랜지스터이다.The transistor QP2 is a PMOS transistor whose source terminal is connected to the drain terminal of the transistor QP1 constituting the control unit 210 and is gated by the drain terminal.
트랜지스터(QP3)는 소오스 단자가 제어부(210)를 구성하고 있는 트랜지스터(QP1)의 드레인 단자에 접속되어 있으며, 트랜지스터(QP2)의 드레인 단자에 의해서 게이팅 되어 있는 PMOS 트랜지스터이다.The transistor QP3 is a PMOS transistor whose source terminal is connected to the drain terminal of the transistor QP1 constituting the control unit 210 and is gated by the drain terminal of the transistor QP2.
트랜지스터(QN2)는 트랜지스터(QP2)의 드레인 단자와 저항부(222)의 한 단자 사이에 접속되어 있으며, 기준 전압(VREF)에 의해서 게이팅 되어 있는 NMOS 트랜지스터이다.The transistor QN2 is an NMOS transistor connected between the drain terminal of the transistor QP2 and one terminal of the resistor portion 222 and gated by the reference voltage VREF.
트랜지스터(QN3)는 트랜지스터(QP3)의 드레인 단자와 저항부(222)의 한 단자 사이에 접속되어 있으며, 클럭 신호(CLK)에 의해서 게이팅 되어 있는 NMOS 트랜지스터이다.The transistor QN3 is an NMOS transistor connected between the drain terminal of the transistor QP3 and one terminal of the resistor portion 222 and gated by the clock signal CLK.
저항부(222)는 트랜지스터들(QN2,QN3)의 소오스 단자들과 접지 단자(GND) 사이에 접속되어 있다.The resistor unit 222 is connected between the source terminals of the transistors QN2 and QN3 and the ground terminal GND.
지연부(230)는 트랜지스터(QP3)의 드레인 단자로부터 출력되는 신호를 입력하여 이를 소정 기간 지연하여 내부 클럭(PCLK)으로서 출력한다.The delay unit 230 inputs a signal output from the drain terminal of the transistor QP3, delays the signal for a predetermined period, and outputs the signal as the internal clock PCLK.
도 2에 나타내고 있는 바와 같이, 종래의 지연 시간(tSAC)을 제어하는 내부 클럭(PCLK)을 발생시키는 클럭 버퍼 회로는 외부로부터 클럭 신호(CLK)를 입력하여 출력 데이터 버퍼의 데이터 입력을 제어하며 클럭 신호의 라이징 에지에 의해 소정 기간 지연되어 발생되는 내부 클럭 신호의 라이징 에지에서 출력 데이터 버퍼는 새로운 어드레스의 데이터를 입력하게 되고 이전 어드레스의 데이터에 의한 출력 데이터는 새로운 출력 데이터가 발생되면서 사라지게 된다.As shown in FIG. 2, a clock buffer circuit for generating an internal clock PCLK for controlling a conventional delay time tSAC inputs a clock signal CLK from an external source to control a data input of an output data buffer and a clock. At the rising edge of the internal clock signal, which is delayed by the rising edge of the signal for a predetermined period, the output data buffer inputs data of a new address, and the output data by data of the previous address disappears as new output data is generated.
이와 같이, 종래의 클럭 버퍼 회로는 입출력 인터페이스 모드 전환에 따른 속도 제어가 전혀 고려되지 않고 일정한 지연 시간(tSAC)을 가지게 된다. 즉 입출력 인터페이스 모드 전환에 따른 지연 시간(tSAC)의 변화가 불가능하다. 따라서, LVTTL 모드에서의 지연 시간(tSAC)이 그대로 SSTL 모드에서 사용되어 지는 경우에는 짧은 지연 시간(tSAC)의 마진을 확보할 수가 없으므로 생산성 감소를 감소해야 한다. 또한 지연 시간(tSAC)이 SSTL 모드를 기준으로 설정되어 있는 경우에는 LVTTL 모드에서 충분한 출력 데이터 홀딩 시간(tOH)에 대한 조건을 만족시키지 못하게 된다. 따라서 모드 변환을 고려하여 적당한 지연 시간(tSAC)의 설정이 힘들게 되는 문제점이 있다.As such, the conventional clock buffer circuit has a constant delay time tSAC without considering speed control according to the switching of the input / output interface mode. That is, it is impossible to change the delay time tSAC according to the switching of the input / output interface mode. Therefore, when the delay time (tSAC) in the LVTTL mode is used in the SSTL mode as it is, the margin of the short delay time (tSAC) cannot be secured, so the decrease in productivity must be reduced. In addition, when the delay time tSAC is set based on the SSTL mode, the condition for sufficient output data holding time tOH is not satisfied in the LVTTL mode. Therefore, it is difficult to set a suitable delay time (tSAC) in consideration of mode conversion.
따라서, 본 발명의 목적은 마스크 옵션을 사용하지 않고 입출력 인터페이스 모드를 전환할 수 있도록 구성되어 있는 반도체 장치에 있어서 클럭 신호에 대한 출력 데이터 구동 지연 시간이 입출력 인터페이스 모드에 따라 가변되도록 구성되어 있는 반도체 장치를 제공하는 데 있다.Accordingly, an object of the present invention is to provide a semiconductor device configured to be able to switch an input / output interface mode without using a mask option. The semiconductor device is configured such that an output data driving delay time for a clock signal varies according to the input / output interface mode. To provide.
도 1은 클럭 엑세스 타임을 설명하기 위한 여러 신호들의 타이밍도이다.1 is a timing diagram of various signals for describing a clock access time.
도 2는 종래의 반도체 장치에 있어서 클럭 버퍼 회로의 상세한 회로도이다.2 is a detailed circuit diagram of a clock buffer circuit in a conventional semiconductor device.
도 3은 본 발명의 실시예에 따른 반도체 장치의 블록도이다.3 is a block diagram of a semiconductor device according to an embodiment of the present invention.
도 4는 본 발명의 다른 실시예에 따른 반도체 장치의 블록도이다.4 is a block diagram of a semiconductor device according to another embodiment of the present invention.
도 5는 도 4에 있어서 클럭 버퍼 회로의 구체적인 일 실시예에 따른 회로의 회로도이다.FIG. 5 is a circuit diagram of a circuit according to a specific embodiment of the clock buffer circuit in FIG. 4.
도 6은 도 4에 있어서 클럭 버퍼 회로의 다른 구체적인 일 실시예에 따른 회로의 회로도이다.FIG. 6 is a circuit diagram of a circuit according to another specific embodiment of the clock buffer circuit in FIG. 4.
* 도면의 부호에 대한 자세한 설명* Detailed description of the signs in the drawings
VDD: 전원 단자, GND: 접지 단자,VDD: power supply terminal, GND: ground terminal,
NOUT1, NOUT2: 전류 미러 회로의 출력 단자들, CLK: 외부 클럭 신호,NOUT1, NOUT2: output terminals of the current mirror circuit, CLK: external clock signal,
PCLK: 내부 클럭 신호, CON: 클럭 버퍼 제어 신호,PCLK: internal clock signal, CON: clock buffer control signal,
CONINT: 인터페이스 모드 제어 신호.CONINT: Interface mode control signal.
상기 목적을 달성하기 위하여 본 발명에 의한 반도체 메모리 장치는, 사용자의 필요에 따라 상기 복수의 입출력 인터페이스 모드들 중에서 해당되는 입출력 인터페이스 모드를 설정하도록 제어하는 복수의 인터페이스 모드 제어 신호들을 발생하는 모드 설정부; 각각 다수의 메모리 셀들을 구비하는 복수 개의 메모리 셀 어레이; 내부 클럭에 의해 제어되어 상기 메모리 셀에서 독출된 데이터를 외부로 전달하기 위한 데이터 출력 버퍼; 및 상기 복수의 인터페이스 모드 제어 신호들에 의해서 제어되어, 이에 따라 상기 복수의 인터페이스 모드들에 대하여 설정되어 있는 복수의 경로들 중에서 해당되는 경로를 통하여 상기 내부 클럭을 발생하여 출력하는 클럭 버퍼 회로를 구비하는 것을 특징으로 한다.In order to achieve the above object, the semiconductor memory device according to the present invention includes a mode setting unit for generating a plurality of interface mode control signals for controlling to set a corresponding input / output interface mode among the plurality of input / output interface modes according to a user's needs. ; A plurality of memory cell arrays each having a plurality of memory cells; A data output buffer controlled by an internal clock to transfer data read from the memory cell to the outside; And a clock buffer circuit which is controlled by the plurality of interface mode control signals and accordingly generates and outputs the internal clock through a corresponding path among a plurality of paths set for the plurality of interface modes. Characterized in that.
이어서 첨부한 도면들을 참조하여 본 발명의 실시예들에 대하여 자세히 설명하기로 한다.Next, embodiments of the present invention will be described in detail with reference to the accompanying drawings.
도 3은 본 발명의 실시예에 따른 반도체 장치의 블록도를 나타내고 있다.3 shows a block diagram of a semiconductor device according to an embodiment of the present invention.
도 3을 참조하면, 본 발명의 실시예에 따른 반도체 장치는 모드 설정부(310), 메모리 셀 어레이들(322 내지 340), 데이터 출력 버퍼(350), 및 클럭 버퍼 회로(360)를 구비한다.Referring to FIG. 3, a semiconductor device according to an embodiment of the present invention includes a mode setting unit 310, memory cell arrays 322 to 340, a data output buffer 350, and a clock buffer circuit 360. .
모드 설정부(310)는 사용자의 필요에 따라 입출력 인터페이스 모드들(MINT1 내지 MINTn) 중에서 해당되는 입출력 인터페이스 모드를 설정하도록 제어하는 인터페이스 모드 제어 신호들(PINT1 내지 PINTn)을 발생한다.The mode setting unit 310 generates interface mode control signals PINT1 to PINTn for controlling to set a corresponding input / output interface mode among the input / output interface modes MINT1 to MINTn according to a user's need.
메모리 셀 어레이들(322 내지 340)은 각각 다수의 메모리 셀들을 구비한다.The memory cell arrays 322 to 340 each include a plurality of memory cells.
데이터 출력 버퍼(350)는 내부 클럭(PCLK)에 의해서 제어되어 메모리 셀 어레이들(322 내지 340) 중에서 해당되는 메모리 셀 어레이로부터 독출되는 데이터를 외부로 전달한다.The data output buffer 350 is controlled by the internal clock PCLK to transfer data read from the corresponding memory cell array among the memory cell arrays 322 to 340 to the outside.
클럭 버퍼 회로(360)는 인터페이스 모드 제어 신호들(PINT1 내지 PINTn)에 의해서 제어되어, 외부 클럭(CLK)을 입력하여 인터페이스 모드들(MINT1 내지 MINTn)에 대하여 설정되어 있는 경로들 중에서 해당되는 경로를 통하여 내부 클럭(PCLK)을 발생하여 출력한다.The clock buffer circuit 360 is controlled by the interface mode control signals PINT1 to PINTn, and inputs an external clock CLK to input a corresponding path among the paths set for the interface modes MINT1 to MINTn. Internal clock PCLK is generated and output.
이와 같이, 본 발명의 실시예에 따른 반도체 장치는 인터페이스 모드들(MINT1 내지 MINTn)에 따라 적당한 주기를 가지는 내부 클럭(PCLK)을 발생하여 데이터 출력 버퍼(350)를 제어한다. 따라서 인터페이스 모드들(MINT1 내지 MINTn)에 따라 클럭 신호에 대한 출력 데이터 구동 지연 시간이 가변된다.As described above, the semiconductor device according to the exemplary embodiment of the present invention generates the internal clock PCLK having an appropriate period according to the interface modes MINT1 to MINTn to control the data output buffer 350. Therefore, the output data driving delay time for the clock signal varies according to the interface modes MINT1 to MINTn.
도 4는 본 발명의 다른 실시예에 따른, 입출력 인터페이스 모드들로서 LVTTL 모드와 SSTL 모드를 구비하는, 반도체 장치의 블록도를 나타내고 있다.4 is a block diagram of a semiconductor device having an LVTTL mode and an SSTL mode as input / output interface modes according to another embodiment of the present invention.
도 4를 참조하면, 본 발명의 다른 실시예에 따른, 입출력 인터페이스 모드들로서 LVTTL 모드와 SSTL 모드를 구비하는, 반도체 장치는 모드 설정부(410), 메모리 셀 어레이들(422 내지 440), 데이터 출력 버퍼(450), 및 클럭 버퍼 회로(460)를 구비한다.Referring to FIG. 4, a semiconductor device including LVTTL mode and SSTL mode as input / output interface modes according to another embodiment of the present invention may include a mode setting unit 410, memory cell arrays 422 to 440, and data output. A buffer 450 and a clock buffer circuit 460.
모드 설정부(410)는 사용자의 필요에 따라 입출력 인터페이스 모드들(LVTTL,SSTL) 중에서 해당되는 입출력 인터페이스 모드를 설정하도록 제어하는 인터페이스 모드 제어 신호(CONINT)를 발생한다.The mode setting unit 410 generates an interface mode control signal CONINT for controlling to set a corresponding input / output interface mode among the input / output interface modes LVTTL and SSTL according to a user's need.
여기서, 모드 설정부(410)는 반도체 장치를 사용하기 전에 사용자에 의해서 외부 어드레스의 조합에 의해 정하여지는 동작 모드에 따라 논리 레벨이 구분되는 인터페이스 모드 제어 신호(CONINT)를 발생하여 출력한다.Here, before using the semiconductor device, the mode setting unit 410 generates and outputs an interface mode control signal CONINT in which logic levels are divided according to an operation mode determined by a combination of external addresses by a user.
메모리 셀 어레이들(422 내지 440)은 각각 다수의 메모리 셀들을 구비한다.The memory cell arrays 422 to 440 each include a plurality of memory cells.
데이터 출력 버퍼(450)는 내부 클럭(PCLK)에 의해서 제어되어 메모리 셀 어레이들(422 내지 440) 중에서 해당되는 메모리 셀 어레이로부터 독출되는 데이터를 외부로 전달한다.The data output buffer 450 is controlled by the internal clock PCLK to transfer data read from the corresponding memory cell array among the memory cell arrays 422 to 440 to the outside.
클럭 버퍼 회로(460)는 인터페이스 모드 제어 신호(CONINT)에 의해서 제어되어, 외부 클럭(CLK)을 입력하여 인터페이스 모드들(LVTTL,SSTL)에 대하여 설정되어 있는 경로들 중에서 해당되는 경로를 통하여 내부 클럭(PCLK)을 발생하여 출력한다.The clock buffer circuit 460 is controlled by the interface mode control signal CONINT, and inputs an external clock CLK to input an internal clock through a corresponding path among the paths set for the interface modes LVTTL and SSTL. Generate and output (PCLK).
도 5는 도 4에 있어서 클럭 버퍼 회로(460)의 구체적인 일 실시예에 따른 회로의 회로도를 나타내고 있다.FIG. 5 illustrates a circuit diagram of a circuit according to a specific embodiment of the clock buffer circuit 460 in FIG. 4.
도 5를 참조하면, 도 4에 있어서 클럭 버퍼 회로(460)의 구체적인 일 실시예에 따른 회로는 제어부(520), 구동부(540), 및 지연부(560)를 구비한다.Referring to FIG. 5, a circuit according to a specific embodiment of the clock buffer circuit 460 in FIG. 4 includes a controller 520, a driver 540, and a delay unit 560.
제어부(520)는 버퍼 제어 신호(CON)에 따라 클럭 버퍼 회로(460)를 인에이블 시킨다.The controller 520 enables the clock buffer circuit 460 according to the buffer control signal CON.
제어부(520)는 트랜지스터들(522,524)로써 구성되어 있다.The controller 520 is configured as transistors 522 and 524.
트랜지스터(522)는 전원 단자(VDD)와 구동부(540) 사이에 접속되어 있으며 버퍼 제어 신호(CON)에 의해서 게이팅 되어 있다. 즉, 트랜지스터(522)는 전원 단자(VDD)에 소오스 단자가 접속되어 있고, 구동부(540)에 드레인 단자가 접속되어 있으며, 버퍼 제어 신호(CON)에 의해서 게이팅 되어 있는 PMOS 트랜지스터이다.The transistor 522 is connected between the power supply terminal VDD and the driver 540 and is gated by the buffer control signal CON. That is, the transistor 522 is a PMOS transistor having a source terminal connected to the power supply terminal VDD, a drain terminal connected to the driving unit 540, and gated by the buffer control signal CON.
트랜지스터(524)는 구동부(540)와 접지 단자(GND) 사이에 접속되어 있으며 버퍼 제어 신호(CON)에 의해서 게이팅 되어 있다. 즉, 트랜지스터(524)는 구동부(540)에 드레인 단자가 접속되어 있고, 접지 단자(GND)에 소오스 단자가 접속되어 있으며, 버퍼 제어 신호(CON)에 의해서 게이팅 되어 있는 NMOS 트랜지스터이다.The transistor 524 is connected between the driver 540 and the ground terminal GND and is gated by the buffer control signal CON. That is, the transistor 524 is an NMOS transistor having a drain terminal connected to the driver 540, a source terminal connected to the ground terminal GND, and gated by the buffer control signal CON.
구동부(540)는 외부 클럭(CLK)을 입력하고 이의 라이징 에지(Rising Edge)를 감지하여 구동한다.The driver 540 inputs an external clock CLK and senses and drives a rising edge thereof.
구동부(540)는 전류 미러 회로(542), 트랜지스터들(546,548), 및 저항부(549)로써 구성되어 있다.The driver 540 includes a current mirror circuit 542, transistors 546 and 548, and a resistor 549.
전류 미러 회로(542)는 제어부(520)를 구성하고 있는 트랜지스터(522)의 드레인 단자에 입력 단자가 접속되어 있다.In the current mirror circuit 542, an input terminal is connected to a drain terminal of the transistor 522 constituting the control unit 520.
전류 미러 회로(542)는 트랜지스터들(543,544)로써 구성되어 있다.The current mirror circuit 542 is composed of transistors 543 and 544.
트랜지스터(543)는 제어부(520)를 구성하고 있는 트랜지스터(522)의 드레인 단자와 전류 미러 회로(542)의 출력 단자(NOUT1) 사이에 접속되어 있으며, 출력 단자(NOUT1)에 의해서 게이팅 되어 있다. 트랜지스터(543)는 제어부(520)를 구성하고 있는 트랜지스터(522)의 드레인 단자에 소오스 단자가 접속되어 있고, 전류 미러 회로(542)의 출력 단자(NOUT1)에 드레인 단자가 접속되어 있으며, 전류 미러 회로(542)의 출력 단자(NOUT1)에 의해서 게이팅 되어 있는 PMOS 트랜지스터이다.The transistor 543 is connected between the drain terminal of the transistor 522 constituting the control unit 520 and the output terminal NOUT1 of the current mirror circuit 542, and is gated by the output terminal NOUT1. The transistor 543 has a source terminal connected to the drain terminal of the transistor 522 constituting the control unit 520, a drain terminal connected to the output terminal NOUT1 of the current mirror circuit 542, and a current mirror. It is a PMOS transistor gated by the output terminal NOUT1 of the circuit 542.
트랜지스터(544)는 제어부(520)를 구성하고 있는 트랜지스터(522)의 드레인 단자와 전류 미러 회로(542)의 출력 단자(NOUT2) 사이에 접속되어 있으며, 출력 단자(NOUT1)에 의해서 게이팅 되어 있다. 트랜지스터(544)는 제어부(520)를 구성하고 있는 트랜지스터(522)의 드레인 단자에 소오스 단자가 접속되어 있고, 전류 미러 회로(542)의 출력 단자(NOUT2)에 드레인 단자가 접속되어 있으며, 전류 미러 회로(542)의 출력 단자(NOUT1)에 의해서 게이팅 되어 있는 PMOS 트랜지스터이다.The transistor 544 is connected between the drain terminal of the transistor 522 constituting the control unit 520 and the output terminal NOUT2 of the current mirror circuit 542, and is gated by the output terminal NOUT1. The transistor 544 has a source terminal connected to a drain terminal of the transistor 522 constituting the control unit 520, a drain terminal connected to an output terminal NOUT2 of the current mirror circuit 542, and a current mirror. It is a PMOS transistor gated by the output terminal NOUT1 of the circuit 542.
저항부(549)는 접지 단자(GND)에 한 단자가 접속되어 있다.One end of the resistor portion 549 is connected to the ground terminal GND.
트랜지스터(546)는 전류 미러 회로(542)의 출력 단자(NOUT1)와 저항부(549)의 다른 단자 사이에 접속되어 있으며, 기준 전압(VREF)에 의해서 게이팅 되어 있다. 트랜지스터(546)는 전류 미러 회로(542)의 출력 단자(NOUT1)에 드레인 단자가 접속되어 있고, 저항부(549)의 다른 단자에 소오스 단자가 접속되어 있으며, 기준 전압(VREF)에 의해서 게이팅 되어 있는 NMOS 트랜지스터이다.The transistor 546 is connected between the output terminal NOUT1 of the current mirror circuit 542 and the other terminal of the resistor portion 549 and is gated by the reference voltage VREF. The transistor 546 has a drain terminal connected to the output terminal NOUT1 of the current mirror circuit 542, a source terminal connected to the other terminal of the resistor unit 549, and is gated by the reference voltage VREF. Is an NMOS transistor.
트랜지스터(548)는 전류 미러 회로(542)의 출력 단자(NOUT2)와 저항부(549)의 다른 단자 사이에 접속되어 있으며, 외부 클럭(CLK)에 의해서 게이팅 되어 있다. 트랜지스터(548)는 전류 미러 회로(542)의 출력 단자(NOUT2)에 드레인 단자가 접속되어 있고, 저항부(549)의 다른 단자에 소오스 단자가 접속되어 있으며, 외부 클럭(CLK)에 의해서 게이팅 되어 있는 NMOS 트랜지스터이다. .The transistor 548 is connected between the output terminal NOUT2 of the current mirror circuit 542 and the other terminal of the resistor portion 549 and is gated by an external clock CLK. The transistor 548 has a drain terminal connected to the output terminal NOUT2 of the current mirror circuit 542, a source terminal connected to the other terminal of the resistor unit 549, and is gated by an external clock CLK. Is an NMOS transistor. .
지연부(560)는 인터페이스 모드 제어 신호(CONINT)에 따라 구동부(540)로부터 출력되는 신호를 해당되는 소정 기간 지연하여 이를 데이터 출력 버퍼(450)를 제어하는 내부 클럭 신호(PCLK)로서 출력한다.The delay unit 560 delays a signal output from the driver 540 for a predetermined period according to the interface mode control signal CONINT and outputs it as an internal clock signal PCLK for controlling the data output buffer 450.
지연부(560)는 지연 경로들(570,580), 및 출력 구동부(590)로써 구성되어 있다.The delay unit 560 is composed of delay paths 570 and 580, and an output driver 590.
지연 경로(570)는 인터페이스 모드 제어 신호(CONINT)에 의해서 인에이블 되어 구동부(540)로부터 출력되는 신호를 입력하여 소정의 지연기간(DLY1) 지연하여 출력한다.The delay path 570 is enabled by the interface mode control signal CONINT and inputs a signal output from the driver 540 to delay and output a predetermined delay period DLY1.
지연 경로(570)는 지연 수단(572), 인버터(574), 및 NAND 게이트(576)로써 구성되어 있다.Delay path 570 is composed of delay means 572, inverter 574, and NAND gate 576.
지연 수단(572)은 구동부(540)로부터 출력되는 신호를 입력하여 이를 지연기간(DLY1) 지연하여 출력한다.The delay unit 572 inputs a signal output from the driver 540 and delays the delay period DLY1 to output the signal.
인버터(574)는 인터페이스 모드 제어 신호(CONINT)를 입력하여 이를 인버팅 하여 출력한다.The inverter 574 receives the interface mode control signal CONINT and inverts it to output it.
NAND 게이트(576)는 지연 수단(572)으로부터 출력되는 신호와 인버터(574)로부터 출력되는 신호를 입력하여 이들을 논리곱하고 인버팅 하여 출력한다. NAND 게이트(576)는 지연 수단(572)으로부터 출력되는 신호와 인버터(574)로부터 출력되는 신호를 입력하여 이들이 모두 하이('H') 레벨일 경우에만 로우('L') 레벨이 되는 신호를 출력한다.The NAND gate 576 inputs a signal output from the delay means 572 and a signal output from the inverter 574, and multiplies and inverts them. The NAND gate 576 inputs a signal output from the delay means 572 and a signal output from the inverter 574 to output a signal that becomes a low ('L') level only when both are high ('H') levels. Output
지연 경로(580)는 구동부(540)로부터 출력되는 신호를 입력하여 지연기간(DLY2) 지연하여 출력한다.The delay path 580 inputs a signal output from the driver 540 to delay and output a delay period DLY2.
지연 경로(580)는 구동부(540)로부터 출력되는 신호를 입력하여 지연기간(DLY2) 지연하여 출력하는 지연 수단(582)으로써 구성되어 있다.The delay path 580 is configured as delay means 582 which inputs a signal output from the driver 540, delays the delay period DLY2, and outputs the delayed signal.
출력 구동부(590)는 지연 경로들(570,580)로부터 출력되는 신호들을 입력하여 이들 중에서 해당되는 신호를 구동하여 이를 데이터 출력 버퍼(550)를 제어하는 내부 클럭 신호(PCLK)로서 출력한다.The output driver 590 inputs signals output from the delay paths 570 and 580, drives a corresponding signal among them, and outputs them as an internal clock signal PCLK that controls the data output buffer 550.
출력 구동부(590)는 NAND 게이트(592), 및 인버터(594)로써 구성되어 있다.The output driver 590 is composed of a NAND gate 592 and an inverter 594.
NAND 게이트(592)는 지연 경로들(572,582)로부터 출력되는 신호들을 입력하여 이들을 논리곱하고 인버팅 하여 출력한다. NAND 게이트(592)는 지연 경로들(572,582)로부터 출력되는 신호들을 입력하여 이들이 모두 하이('H') 레벨일 경우에만 로우('L') 레벨이 되는 신호를 출력한다.The NAND gate 592 inputs signals output from the delay paths 572 and 582, and multiplies and inverts them. The NAND gate 592 inputs signals output from the delay paths 572 and 582 and outputs a signal that becomes a low ('L') level only when both are high ('H') levels.
인버터(594)는 NAND 게이트(592)로부터 출력되는 신호를 입력하여 이를 인버팅 하여 데이터 출력 버퍼(450)를 제어하는 내부 클럭 신호(PCLK)로서 출력한다.The inverter 594 receives a signal output from the NAND gate 592, inverts the signal from the NAND gate 592, and outputs the internal clock signal PCLK that controls the data output buffer 450.
이와 같이, 본 발명의 다른 실시예에 따른 반도체 장치는 인터페이스 모드(LVTTL)에 대하여 회로를 설정하고 있으며, 사용자의 필요에 따라 인터페이스 모드 제어 신호(CONINT)에 의해 인터페이스 모드(SSTL)를 설정하여 이에 따라 적당한 주기를 가지는 내부 클럭(PCLK)을 발생하여 데이터 출력 버퍼(450)를 제어한다. 따라서 인터페이스 모드들(LVTTL,SSTL)에 따라 클럭 신호에 대한 출력 데이터 구동 지연 시간이 가변된다.As described above, the semiconductor device according to another exemplary embodiment sets a circuit for the interface mode LVTTL, and sets the interface mode SSTL by the interface mode control signal CONINT according to the user's needs. Accordingly, an internal clock PCLK having an appropriate period is generated to control the data output buffer 450. Therefore, the output data driving delay time for the clock signal varies according to the interface modes LVTTL and SSTL.
도 6은 본 발명의 또 다른 실시예에 따른 반도체 메모리 장치에 있어서, 클럭 버퍼 회로의 다른 구체적인 일 실시예에 따른 회로의 회로도를 나타내고 있다.6 is a circuit diagram of a circuit in accordance with another specific embodiment of a clock buffer circuit in a semiconductor memory device according to still another embodiment of the present invention.
도 6을 참조하면, 본 발명의 또 다른 실시예에 따른 반도체 장치에 있어서 클럭 버퍼 회로의 다른 구체적인 일 실시예에 따른 회로는 제어부(620), 구동부(640), 및 지연부(660)를 구비한다.Referring to FIG. 6, a circuit in accordance with another specific embodiment of a clock buffer circuit in a semiconductor device according to another exemplary embodiment includes a controller 620, a driver 640, and a delay unit 660. do.
제어부(620), 및 구동부(640)는 도 5의 제어부(520), 및 구동부(540)와 동일하게 구성되어 있으므로 그 상세한 설명을 생략하기로 한다.Since the controller 620 and the driver 640 are configured in the same manner as the controller 520 and the driver 540 of FIG. 5, detailed descriptions thereof will be omitted.
지연부(660)는 지연 경로들(670,680), 및 출력 구동부(690)로써 구성되어 있다.The delay unit 660 is composed of delay paths 670 and 680 and an output driver 690.
지연 경로(670)는 구동부(640)로부터 출력되는 신호를 입력하여 지연기간(DLY1) 지연하여 출력하는 지연 수단(672)으로써 구성되어 있다.The delay path 670 is configured as a delay means 672 for inputting a signal output from the driver 640 to delay and output a delay period DLY1.
지연 경로(680)는 지연 수단(682), 인버터(684), 및 NAND 게이트(686)로써 구성되어 있다.Delay path 680 is composed of delay means 682, inverter 684, and NAND gate 686.
지연 수단(682)은 구동부(640)로부터 출력되는 신호를 입력하여 이를 지연기간(DLY2) 지연하여 출력한다.The delay means 682 inputs a signal output from the driver 640 and delays the delay period DLY2 to output the signal.
인버터(684)는 인터페이스 모드 제어 신호(CONINT)를 입력하여 이를 인버팅 하여 출력한다.The inverter 684 receives the interface mode control signal CONINT and inverts it to output it.
NAND 게이트(686)는 지연 수단(682)으로부터 출력되는 신호와 인버터(684)로부터 출력되는 신호를 입력하여 이들을 논리곱하고 인버팅 하여 출력한다. NAND 게이트(686)는 지연 수단(682)으로부터 출력되는 신호와 인버터(684)로부터 출력되는 신호를 입력하여 이들이 모두 하이('H') 레벨일 경우에만 로우('L') 레벨이 되는 신호를 출력한다.The NAND gate 686 inputs a signal output from the delay means 682 and a signal output from the inverter 684, and logically multiplies and inverts them. The NAND gate 686 inputs a signal output from the delay means 682 and a signal output from the inverter 684 to output a signal that becomes a low ('L') level only when they are both high ('H') levels. Output
출력 구동부(690)는 도 5의 출력 구동부(590)와 동일한 구성을 가지므로 그 상세한 설명을 생략하기로 한다.Since the output driver 690 has the same configuration as the output driver 590 of FIG. 5, a detailed description thereof will be omitted.
이와 같이, 본 발명의 또 다른 실시예에 따른 반도체 장치는 인터페이스 모드(SSTL)에 대하여 회로를 설정하고 있으며, 사용자의 필요에 따라 인터페이스 모드 제어 신호(CONINT)에 의해 인터페이스 모드(LVTTL)를 설정하여 이에 따라 적당한 주기를 가지는 내부 클럭(PCLK)을 발생하여 데이터 출력 버퍼를 제어한다. 따라서 인터페이스 모드들(LVTTL,SSTL)에 따라 클럭 신호에 대한 출력 데이터 구동 지연 시간이 가변된다.As described above, the semiconductor device according to another exemplary embodiment sets a circuit for the interface mode SSTL, and sets the interface mode LVTTL by the interface mode control signal CONINT according to the user's needs. Accordingly, an internal clock PCLK having an appropriate period is generated to control the data output buffer. Therefore, the output data driving delay time for the clock signal varies according to the interface modes LVTTL and SSTL.
이외에도 도 3의 모드 설정부(310)가 반도체 장치의 조립 단계에서 본딩 옵션에 의해 정해지는 동작 모드에 따라 논리 레벨이 구분되는 인터페이스 모드 제어 신호들(PINT1 내지 PINTn)을 출력하는 것에 따라 본 발명의 실시예 내지 또 다른 실시예에 대한 회로를 구성할 수 있다.In addition, the mode setting unit 310 of FIG. 3 outputs interface mode control signals PINT1 to PINTn in which logic levels are divided according to an operation mode determined by a bonding option in an assembly step of a semiconductor device. Circuits for the embodiments to the other embodiments can be constructed.
마찬가지로, 도 3의 모드 설정부(310)가 반도체 장치의 특정 핀에 대한 외부 바이어스 인가 조건에 따라 정해지는 동작 모드에 따라 논리 레벨이 구분되는 상기 인터페이스 모드 제어 신호들(PINT1 내지 PINTn)을 출력하는 것에 따라 본 발명의 실시예 내지 또 다른 실시예에 대한 회로를 구성할 수 있다.Similarly, the mode setting unit 310 of FIG. 3 outputs the interface mode control signals PINT1 to PINTn whose logic levels are divided according to an operation mode determined according to an external bias application condition for a specific pin of a semiconductor device. As a result, it is possible to construct a circuit for an embodiment of the present invention to another embodiment.
본 발명에 의하면, 사용자의 필요에 따라 인터페이스 모드 제어 신호에 의해 해당되는 인터페이스 모드를 설정하여 이에 따라 적당한 주기를 가지는 내부 클럭을 발생하여 데이터 출력 버퍼를 제어하므로 인터페이스 모드들에 따라 클럭 신호에 대한 출력 데이터 구동 지연 시간이 가변되는 효과를 가진다.According to the present invention, since the interface mode control signal is set according to the user's needs, an internal clock having an appropriate period is generated accordingly to control the data output buffer. The data driving delay time is variable.
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KR100338337B1 (en) * | 1999-03-26 | 2002-05-27 | 가네꼬 히사시 | Mode setting determination signal generation circuit |
KR100546277B1 (en) * | 1998-08-20 | 2006-04-06 | 삼성전자주식회사 | Synchronous DRAM semiconductor device having a data output buffer control circuit and a data output buffer control method thereof |
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- 1998-03-11 KR KR1019980008099A patent/KR100546271B1/en not_active IP Right Cessation
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KR100546277B1 (en) * | 1998-08-20 | 2006-04-06 | 삼성전자주식회사 | Synchronous DRAM semiconductor device having a data output buffer control circuit and a data output buffer control method thereof |
KR100338337B1 (en) * | 1999-03-26 | 2002-05-27 | 가네꼬 히사시 | Mode setting determination signal generation circuit |
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