KR100316534B1 - 아날로그/디지털 변환기 - Google Patents

Abstract

본 발명은 아날로그/디지털 변환기에 관한 것으로 특히, 종래의 회로를 그대로 사용하면서 간단한 회로를 부가함으로써 Resolution 비트수를 늘릴 수 있도록 함에 목적이 있다. 이러한 목적의 본 발명은 아날로그 전압(AVref)을 입력으로 기준 전압(Vref)을 출력하는 래더부(430)와, 제어신호(

Description

아날로그/디지털 변환기{ANALOG TO DIGIRAL CONVERTER}

본 발명은 아날로그/디지털 변환에 관한 것으로 특히, 해상도(resolution) 비트수를 늘릴 수 있도록 한 아날로그/디지털 변환기에 관한 것이다.

도1은 종래의 8비트 SAR(Successive Approximation Register) 아날로그/디지털 변환기의 블러도로서 이에 도시된 바와 같이, 제어신호(ADEN)이 로우인 동안 아날로그 전압(AVref)을 입력시키는 피모스 트랜지스터(170)와, 상기 아날로그 전압(AVref)을 입력으로 기준 전압(Vref)을 출력하는 래더부(130)와, 제어신호()가 로우인 동안 아날로그 입력 신호(AIN)와 상기 기준 전압(Vref)간의 전압차를 증폭하여 리셋 비트(Rbit)를 출력하는 비교기(110)와, 시프트값(SR<7:0>)을 저장하여 인에이블 신호(en)를 출력하는 시프트 레지스터(160)와, 상기 리셋 신호(RST)에 의해 크리어된 후 세트 비트(Sbit)와 상기 시프트 레지스터(160)에 의해 강제 세트되어 어드레스(ADR<7:0>)를 저장하는 어드레스 레지스터(150)와, 이 어드레스 레지스터(150)의 출력 신호(ADR<5:0>,ADR<5>b)를 입력으로 상기 래더부(130)에 구비된 변환 블럭을 선택하는 로 디코더(120)와, 상기 어드레스 레지스터(150)의 출력 신호(ADR<7:5>)를 입력으로 상기 래더부(130)에서의 변환값중 하나가 기준 전압(Vref)으로 출력되도록 선택하는 컬럼 디코더(140)로 구성된다.

상기 래더부(130)는 도2의 블럭도에 도시된 바와 같이, 17개의 Trans_Tr와 16개의 저항으로 구성된 변환 블럭(131∼138)을 피모스 트랜지스터(170)의 드레인과 접지단자(Vss)사이에 직렬 접속되고 상기 변환 블럭(131∼138)에 로(row) 디코더(120)의 출력 신호가 공통 접속되며 상기 변환 블럭(131∼138)에는 컬럼 디코더(140)의 입력단자(out1∼out8)가 각기 접속되어 구성된다.

상기 비교기(110)는 도3의 회로도에 도시된 바와 같이, 아날로그 입력신호(AIN)를 입력하다가 제어신호()가 로우인 동안 래더부(130)에서의 기준 전압(Vref)을 선택하는 스위치(111)와, 이 스위치(111)를 통해 입력되는 전압을 충전하여 순차적으로 증폭하여 리셋 비트(Rbit)를 출력하는 콘덴서(C1∼C3)와 인버터(112∼114)와, 상기 인버터(112∼114)에서의 증폭 여부를 선택하도록 그 인버터(112∼114)에 병렬 접속되는 단락 스위치(115∼117)로 구성된다.

이와같은 종래 기술의 동작 과정을 설명하면 다음과 같다.

래더부(130)는 피모스 트랜지스터(170)을 통해 입력되는 아날로그 전압(AVref)에 대해 8개의 변환 블럭(131∼138)을 통해 8번의 변환을 수행하여 아날로그 기준 전압(AVref)의 256 단계에 대한 기준 전압(Vref)을 출력한다.

이러한 8비트 아날로그/디지털 변환 동작은 세트 비트(Sbit)로 해당 비트(상위 비트에서 하위 비트)를 변환하기 전에 '1'로 강제 세트한 후 그에 대한 변환값을 다시 해당 비트에 입력하는 2진 검색(binary search) 방식을 사용한다.

이때, 어드레스 디코더(150)는 리셋 신호(RST)에 의해 어드레스(ADR<7:0>) 값이 '0000 0000'으로 크리어된 후 시프트 레지스터(160)로부터의 인에이블 신호(en)와 세트 비트(Sbit)의 'ADR<7>' 비트 강제 세트로 인해 '1000 0000'의 값을 갖게 된다.

이 후, 로 디코더(120)는 어드레스 디코더(150)에서의 어드레스(ADR<5:0>,ADR<5>b)를 입력으로 18비트 출력 신호를 래더부(130)에 구비된 변환 블럭(131∼138)에 출력하게 되고 컬럼 디코더(140)는 어드레스 디코더(150)에서의 어드레스(ADR<7:5>)를 입력으로 상기 래더부(130)에 구비된 변환 블럭(131∼138)중 하나를 선택하게 된다.

이에 따라, 래더부(130)가 변환 블럭(131∼138)을 통해 아날로그 전압(AVref)에 대해 변환하면 어드레스(ADR<7:0>)의 값에 의해 상기에서 변환된 전압(1/2 AVref)이 기준 전압(Vref)으로 선택되어 비교기(110)로 출력된다.

이때, 비교기(110)는 기준 전압(Vref)과 아날로그 입력 신호(AIN)을 비교한 후 그 비교 결과의 리셋 비트(Rbit)는 어드레스 레지스터(150)의 ADR<7>에 입력된다.

이 후, 세트 비트(Sbit)와 시프트 레지스터(160)의 인에이블 신호(en ; SR<6>)에 'ADR<6>' 강제 세트로 인해 어드레스 레지스터(150)의 어드레스(ADR<7:0>) 값은 '0100 0000'이 된다.

단, ADR<7>의 결과값이 0일 경우이다.

이 후, 래더부(130)에서 1/2 AVref∼Vss의 중간 전압()이 기준 전압(Vref)로 출력되며 비교기(110)에서의 비교 결과값이 리셋 비트(Rbit)를 통해 어드레스 레지스터(150)의 'ADR<6>'에 저장된다.

이 후, 'ADR<5:0>'도 상기와 동일한 과정으로 변환된다.

또한, 상기에서 래더부(130)는 8비트 아날로그/디지털 변환 동작을 위하여 128개의저항을 사용할 경우 각 저항 양단에는 40mA(AVDD=5.12V일 경우)의 전압이 형성되며

8번째 비트 변환시 필요한 20mA는 각 저항 양단의 스위치(trans_Tr)를 모두 온하여 저항 양단 전압의 1/2 전압을 발생시킨다.

여기서, 스위치(Trans_Tr)의 특성 저항이 각각의 저항보다 훨씬 크기 때문에 각 저항에 걸린 전압을 1/2로 분할시킬 수 있다.

그리고, 상기에서 비교기(110)는 각각 인버터(112∼114)의 동작 특성이 단락 스위치(115∼117)에 의해 포화영역의 가운데에 위치하는데, 상기 단락 스위치(115∼117)가 온되어 있는 동안 아날로그 입력 신호(AIN)가 스위치(111)를 통해 입력되어 콘덴서(C1)에 충전된다.

상기 콘덴서(C1)의 충전 전압은 래더부(130)에서의 변환 종료시까지 변하지 않는다.

이 후, 제어 신호()가 로우인 동안 래더부(130)의 최초 출력전압(Vref = AVDD/2)이 콘덴서(C1)의 노드(N1)에 전달되면 그 노드(N1)의 전위는 아날로그 입력 신호(AIN)의 전위에서 기준 전압(Vref)의 전위로 바뀌게 되며 그 차이만큼 노드(N2)의 전위도 변하게 된다.

이에 따라, 인버터(112∼114)가 포화 영역의 가운데 있기 때문에 노드(N2)의 작은 전위 변화에 대해 상기 인버터(112)의 출력 신호는 크게 변화하게 된다.

이 후, 인버터(112)의 출력신호는 콘덴서(C2), 인버터(113), 콘덴서(C3), 인버터(114)를 순차적으로 거치면서 그 변화폭은 접지(Vss) 레벨에서 전압(Vdd) 레벨까지 변하게 된다.

여기서, 콘덴서(C1)의 노드(N2)는 래더부(130)의 최초 변환시 'AVDD/2'의 변화를 갖으며 상기 래더부(130)에서 최종 비트까지 변환할수록 최초의 노드(N2) 전위 즉, 단락 스위치(115)에 의한 인버터(112)의 포화 전위 상태로 가게 된다.

그러나, 종래에는 마지막 비트를 저항 양단의 양분에 의한 방법을 N비트 아날로그/디지털 변환기에 적용하는 경우개의 저항과 각 저항 양단에 스위치(Trans Tr)가 필요하므로 N비트 이상의 아날로그/디지털 변환기를 구성하기 위해서는 1비트 증가할 때마다 2배의 저항과 스위치(Trans_Tr)를 필요로 하여 회로의 크기가 증가하는 문제점이 있다.

따라서, 본 발명은 종래의 문제점을 개선하기 위하여 종래의 회로를 그대로 사용하면서 간단한 회로를 부가함으로써 Resolution 비트수를 늘릴 수 있도록 창안한 아날로그/디지털 변환기를 제공함에 목적이 있다.

또한, 본 발명은 종래와 동일한 회로를 사용하면서 래더부(ladder) 및 디코더부의 각 구성 요소를 줄일 수 있도록 함에 다른 목적이 있다.

도1은 종래의 아날로그/디지털 변환기의 블럭도.

도2는 도1에서 래더부의 블럭도.

도3은 도1에서 비교기의 회로도.

도4는 본 발명의 실시예를 위한 아날로그/디지털 변환기의 블럭도.

도5는 도4에서 D/A 변환기의 회로도.

도6은 도4에서 D/A 변환기에 구비된 디코더의 입출력 테이블.

도7은 도4에서 비교기의 노드(N1) 전위 변화를 보인 예시도.

도8은 도4에서 시프트 레지스터값의 출력값을 보인 예시도.

* 도면의 주요부분에 대한 부호 설명 *

410 : 비교기 420 : 로(row) 디코더

430 : 래더부(Ladder) 440 : 컬럼 디코더

450 : 어드레스 레지스터 460 : 시프트 레지스터

470 : 피모스 트랜지스터 480 : D/A 변환기

본 발명은 상기의 목적을 달성하기 위하여 아날로그 전압(AVref)을 입력으로 기준 전압(Vref)을 출력하는 래더부와, 아날로그 입력 신호와 기준 전압(Vref)간의 전압차를 증폭하여 리셋 비트를 출력하는 비교기와, 상기 래더부에 구비된 복수개의 변환 블럭을 선택하기 위한 로(row) 디코더와, 상기 래더부에서 변환된 값을 선택하기 위한 컬럼 디코더와, 어드레스를 저장하여 상기 로(row) 디코더와 컬럼 디코더에 제공하는 어드레스 레지스터와, 이 어드레스 레지스터의 각 비트를 순차적으로 인에이블시키기 위한 시프트 레지스터와, 상기 래더부에 구비된 임의번째 저항의 양단 전압을 n등분하여 그 분할된 전압중 하나를 상기 하위 어드레스와 하위 시프트값에 따라 선택하여 상기 비교기의 충전 전위를 변화시키는 D/A 변환기를 구비하여 구성함을 특징으로 한다.

상기 D/A 변환기는 래더부에 구비된 임의 번째 저항(Ri)의 양단에 직렬 접속된 복수개의 전송 게이트와, 이 복수개의 전송 게이트의 각각의 접속점의 전위를 각기 선택하기 위한 복수개의 스위치와, 어드레스 디코더의 하위 어드레스와 시프트 레지스터의 하위 시프트값을 입력으로 상기 복수개의 스위치중 하나를 온시키는 디코더와, 상기 복수개의 스위치중 온된 스위치가 선택한 전위(rv)를 충전하여 비교기에 구비된 콘덴서로 인가하는 콘덴서로 구성한다.

이하, 본 발명을 도면에 의거 상세히 설명하면 다음과 같다.

도4는 본 발명의 실시예를 보인 장치의 블록도로서 이에 도시한 바와 같이, 제어신호(ADEN)이 로우인 동안 아날로그 전압(AVref)을 입력시키는 피모스 트랜지스터(470)와, 상기 아날로그 전압(AVref)을 입력으로 기준 전압(Vref)을 출력하는 래더부(430)와, 제어신호()가 로우인 동안 아날로그 입력 신호(AIN)와 상기 기준 전압(Vref)간의 전압차를 증폭하여 리셋 비트(Rbit)를 출력하는 비교기(410)와, 시프트값(SR<9:0>)을 저장하여 인에이블 신호(en)를 출력하는 시프트 레지스터(460)와, 상기 리셋 신호(RST)에 의해 크리어된 후 세트 비트(Sbit)와 상기 시프트 레지스터(460)의 인에이블 신호(en)에 의해 강제 세트되어어드레스(ADR<9:0>)를 저장하는 어드레스 레지스터(450)와, 이 어드레스 레지스터(450)의 출력 신호(ADR<7:2>,ADR<7>b)를 입력으로 상기 래더부(430)에 구비된 변환 블럭을 순차적으로 선택하는 로(row) 디코더(420)와, 상기 어드레스 레지스터(450)의 출력 신호(ADR<9:7>)를 입력으로 상기 래더부(430)에서의 변환값중 하나가 기준 전압(Vref)으로 출력되도록 선택하는 컬럼 디코더(440)와, 상기 래더부(430)에 구비된 임의번째 저항의 양단 전압을 n등분하여 상기 비교기(410)로 전압(Vc)을 인가하는 D/A 변환기(480)로 구성한다.

상기 D/A 변환기(480)는 래더부(430)에 구비된 임의 번째 저항(Ri)의 양단에 직렬 접속된 전송 게이트(TG1∼TG8)와, 이 전송 게이트(TG1∼TG8)의 각각의 접속점의 전위(rv1∼rv7)를 각기 선택하기 위한 스위치(SW1∼SW7)와, 어드레스 디코더(450)의 어드레스(ADR<2:0>)와 시프트 레지스터(460)의 시프트값(SR<1:0>)을 입력으로 상기 스위치(SW1∼SW7)중 하나를 온시키는 디코더(481)와, 상기 스위치(SW1∼SW7)중 온된 스위치가 선택한 전위(rv)를 충전하여 비교기(410)에 구비된 콘덴서(C1)로 인가하는 콘덴서(Cn)로 구성한다.

상기 비교기(410)와 래더부(430)는 종래 기술에 구비된 비교기(110)와 래더부(130)와 동일하게 구성한다.

이와같이 구성한 본 발명의 실시예에 대한 동작 및 작용 효과를 설명하면 다음과 같다.

본 발명의 실시예에서 'ADR<9>∼ADR<2>까지의 변환 동작은 도1과 같은 종래 기술에서 'ADR<7>∼ADR<0>'까지의 동작과 동일하게 진행되며, 이를 설명하면 다음과 같다.

래더부(430)는 피모스 트랜지스터(470)을 통해 입력되는 아날로그 전압(AVref)에 대해 8개의 변환 블럭을 통해 8번의 변환을 수행하여 아날로그 기준 전압(AVref)의 256 단계에 대한 기준 전압(Vref)을 출력한다.

이러한 8비트 아날로그/디지털 변환 동작은 세트 비트(Sbit)로 해당 비트(상위 비트에서 하위 비트)를 변환하기 전에 '1'로 강제 세트한 후 그에 대한 변환값을 다시 해당 비트에 입력하는 2진 검색(binary search) 방식을 사용한다.

이때, 어드레스 디코더(450)는 리셋 신호(RST)에 의해 어드레스(ADR<9:2>) 값이 '0000 0000'으로 크리어된 후 시프트 레지스터(460)로부터의 인에이블 신호(en)와 세트 비트(Sbit)의 'ADR<9>' 비트 강제 세트로 인해 '1000 0000'의 값을 갖게 된다.

이 후, 로 디코더(420)는 어드레스 디코더(450)에서의 어드레스(ADR<9:2>,ADR<9>b)를 입력으로 18비트 출력 신호를 래더부(430)에 구비된 8개의 변환 블럭에 출력하게 되고 컬럼 디코더(440)는 어드레스 디코더(450)에서의 어드레스(ADR<9:7>)를 입력으로 상기 래더부(430)에 구비된 8개의 변환 블럭중 하나에 구비된 스위치를 제어하게 된다.

이에 따라, 래더부(430)가 8개의 변환 블럭을 통해 아날로그 전압(AVref)에 대해 변환하면 어드레스(ADR<9:2>)의 값에 의해 상기에서 변환된 전압(1/2 AVref)이 기준 전압(Vref)으로 선택되어 비교기(410)로 출력된다.

이때, 비교기(410)는 기준 전압(Vref)과 아날로그 입력 신호(AIN)을 비교한 후 그비교 결과의 리셋 비트(Rbit)를 어드레스 레지스터(450)의 ADR<9>에 입력시킨다.

이 후, 세트 비트(Sbit)와 시프트 레지스터(460)의 인에이블 신호(en ; SR<8>)에 'ADR<8>' 강제 세트로 인해 어드레스 레지스터(450)의 어드레스(ADR<9:2>) 값은 '0100 0000'이 된다.

단, ADR<9>의 결과값이 0일 경우이다.

이 후, 래더부(430)에서 1/2 AVref∼Vss의 중간 전압()이 기준 전압(Vref)로 출력되며 비교기(410)에서의 비교 결과값이 리셋 비트(Rbit)를 통해 어드레스 레지스터(450)의 'ADR<8>'에 저장된다.

이 후, 'ADR<7:2>'에 대한 변환은 상기와 동일한 과정으로 수행된다.

또한, 'ADR<1>,ADR<0>'의 변환 동작은 D/A 변환기(480)의 출력 전압(Vc)에 의해 이루어지며, 이를 설명하면 다음과 같다.

예를 들어, 래더부(430)에 128개의 저항을 구비하는 경우 각 저항의 양단에 40mA를 갖게 되며 이 전압을 8등분하면 등분된 각 전압은 5mA의 전압치를 갖게 된다.

따라서, D/A 변환기(480)는 래더부(430)에 구비된 임의번째 저항(Ri)의 양단(N3)(N4)에 직렬 연결되는 8개의 전송 게이트(TG1∼TG8)를 구비하여 상기 저항(Ri)의 양단 전압을 8등분하게 되며, 이때의 각기 등분된 전압(rv1∼rv7)은 아래와 같은 값을 갖는다.

rv1 =+ 35mA, rv2 =+ 30mA, rv3 =+ 25mA, rv4 =+ 20mA, rv5 =+ 15mA, rv6 =+ 10mA, rv7 =+ 5mA

이때, 전압(rv4)와 전압(rv2, rv6)간의 전압차()()는 아래와 같다.

= + 10mA,= -10mA

그리고, 전압(rv2)와 전압(rv1, rv3)간의 전압차()() 및 전압(rv6)와 전압(rv5, rv7)간의 전압차()()는 아래와 같다.

= +5mA,= -5mA,= +5mA,= -5mA

즉, 10비트 아날로그/디지털 변환 동작에서 8번째 비트를 변환할 때 비교기(410)에 구비된 콘덴서(C1)의 노드(N1)에 전달되는 전위는 7번째 비트 변환시 전달된 전위(Vref)보다 20mA가 높아지거나 낮아진 전위가 전달되는 것이다.

이 후, 9번째 비트 변환시에는 콘덴서(C1)의 노드(N1) 전위를 8번째 비트 변환시 전달된 전위보다10mA만큼 차이나게 변환시키며, 10번째 비트 변환시는5mA만큼 차이나게 변환시키게 된다.

따라서, 본 발명은 도1과 같는 종래의 8비트 아날로그/디지털 변환기의 구조를 그대로 이용하면서 도5와 같은 기능의 D/A 변환기(480)를 부가함으로써 10비트 아날로그/디지털 변환기를 구현할 수 있게 된다.

한편, 래더부(430)가 최초 변환 시작부터 8번째 비트 변환 완료까지 어드레스(ADR<1:0>=00b)와 시프트값(SR<1:0>=00b)을 입력받은 디코더(481)가 전압(Vd)를 온시키므로 콘덴서(Cn)의 노드(N5)에는 스위치(SW4)에 의해 선택된 전압(rv4)이 전달된다.

이 후, 9번째 비트 변환시에는 어드레스(ADR<2:0>=x10b)와 시프트값(SR<1:0>=10b)이 디코더(481)에 입력될 때 어드레스(ADR<2>)가 '1'일 경우 전압(Vb)는 온되고 전압(Vd)는 오프되되어 스위치(SW2)에 의해 선택된 전압(rv2)이 콘덴서(Cn)의 노드(N5)로 전달된다.

이에 따라, 콘덴서(Cn)의 노드(N5) 전위는 +10mA의 변화가 생기며 비교기(410)에 구비된 콘덴서(C1)의 노드(N1)(N2)도 같은 크기의 전위 변화가 생긴다.

만일, 9번째 비트 변환시에는 어드레스(ADR<2:0>=x10b)와 시프트값(SR<1:0>=10b)이 디코더(481)에 입력될 때 어드레스(ADR<2>)가 '0'이라면 전압(Vf)이 온되어 전송 게이트(TG6)를 통과한 전압(rv6)이 콘덴서(Cn)로 전달됨에 의해 -10mA의 전위 변화가 생긴다.

이 후, 10번째 비트 변환시 디코더(481)에 어드레스(ADR<2:0>=1x1b)와 시프트값(SR<1:0>=01b)이 입력되는 경우 상기 디코더(481)의 전압(Va)(Vc)이 온이 되어 전송 게이트(TG1)(TG3)를 통과한 전압(rv1)(rv3)에 의해 콘덴서(Cn)의 노드(N5)는 1비트 이전의 전위에 대하여5mA의 변화가 생기게 된다.

반대로, 디코더(481)에 어드레스(ADR<2:0>=0x1b)와 시프트값(SR<1:0>=01b)이 입력될 경우는 상기 디코더(481)의 전압(Ve)(Vg)에 의해 전송 게이트(TG5)(TG7)를 통과한 전압(rv5)(rv7)에 의해 콘덴서(Cn)의 노드(N5)는 1비트 DL전의 전위에 대하여5mA의 변화가 생기게 된다.

상기와 같은 동작을 위한 D/A 변환기(480)으로의 입출력값은 도6의 테이블과 같으며, 시프트 레지스터(460)로부터의 시프트값(SR<3∼SR<0>)은 제어신호()에 의해 도8의 예시도와 같이 순차적으로 상기 D/A 변환기(480)로 전송된다.

이에 따라, 비교기(410)에 구비된 콘덴서(Cn)의 노드(N1) 전위는 도7의 예시도와같이 변화하게 된다.

또한, 본 발명은 전압을 분할함에 있어서 임의의 래더 저항의 양단을 분할하는 방법을 사용하였으나, 래더 저항과는 별도의 전압 발생 회로 또는 전압 분배 회로를 이용하여 분할 전압을 발생시킬 수 있다.

상기에서 상세히 설명한 바와 같이 본 발명은 종래의 회로를 그대로 이용하면서 간단한 회로를 축하여 Resolution 비트수를 늘릴 수 있으므로 (N+1 이상) 비트 SAR 아날로그/디지털 동작을 구현하는 경우에도 래더부 및 디코더부의 구성 요소를 크게 줄일 수 있는 효과가 있다.

Claims (2)

1. 아날로그 전압(AVref)을 입력으로 기준 전압(Vref)을 출력하는 래더부와, 아날로그 입력 신호와 기준 전압(Vref)간의 전압차를 증폭하여 리셋 비트를 출력하는 비교기와, 상기 래더부에 구비된 복수개의 변환 블럭을 선택하기 위한 로(row) 디코더와, 상기 래더부에서 변환된 값을 선택하기 위한 컬럼 디코더와, 어드레스를 저장하여 상기 로(row) 디코더와 컬럼 디코더에 제공하는 어드레스 레지스터와, 이 어드레스 레지스터의 각 비트를 순차적으로 인에이블시키기 위한 시프트 레지스터와, 상기 래더부에 구비된 임의번째 저항의 양단 전압을 n등분하여 그 분할된 전압중 하나를 상기 하위 어드레스와 하위 시프트값에 따라 선택하여 상기 비교기의 충전 전위를 변화시키는 D/A 변환기를 구비하여 구성함을 특징으로 하는 아날로그/디지털 변환기.
2. 제1항에 있어서, D/A 변환기는 래더부에 구비된 임의 번째 저항(Ri)의 양단에 직렬 접속된 복수개의 전송 게이트와, 이 복수개의 전송 게이트의 각각의 접속점의 전위를 각기 선택하기 위한 복수개의 스위치와, 어드레스 디코더의 하위 어드레스와 시프트 레지스터의 하위 시프트값을 입력으로 상기 복수개의 스위치중 하나를 온시키는 디코더와, 상기 복수개의 스위치중 온된 스위치가 선택한 전위(rv)를 충전하여 비교기에 구비된 콘덴서로 인가하는 콘덴서로 구성함을 특징으로 하는 아날로그/디지털 변환기.