KR100315569B1 - 저왜곡피드포워드증폭기 - Google Patents
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Abstract
본 발명은, 종래 기술에 관련된 비용 및 제한의 대부분을 해소할 수 있으며, 저 왜곡의 다중 사인곡선 성분을 갖은 고주파수 합성 신호를 증폭시킬 수 있다. 본 발명의 실시예는 효율적인 증폭기가 요구되는 상황에서 특히 장점을 갖는다. 이러한 결과는 주 증폭기 및 한 쌍의 보정 증폭기를 구비하는 본 발명의 실시예에서 얻어지게 되며, 보정 증폭기 각각은 주 증폭기에 의해 증폭된 신호에 유입되는 상이한 왜곡을 제거시킨다.
Description
본 발명은 전기 회로 설계에 관한 것으로, 특히, 전기 신호를 증폭하는 방법 및 장치에 관한 것이다.
통상적으로, 전기 회로에 있어서 다중 사인곡선 성분(즉, 다중-톤 신호)을 갖는 합성 신호를 증폭시키고 증폭된 신호에 왜곡 결과를 유입하지 않는 것이 바람직하다. 하지만, 현재 증폭기의 물리적 특성은, 특히 높은 전력의 증폭이 실행될 경우 실제로 증폭기는 신호에 왜곡 성분을 주입하게 된다는 것이다. 높은 전력의 다중-톤 증폭기에 있어서 피드백, 사전왜곡, 및 피드-포워드 매커너즘에 의해 왜곡의 감소를 달성될 수 있다. 고 주파수에서 퍼드-포워드는 왜곡을 가장 유효하게 감소시킨다.
본 발명의 실시예는, 종래 기술에 관련된 비용 및 제한의 대부분을 해소할 수 있으며, 저 왜곡의 다중 사인곡선 성분을 갖는 고주파수 합성 신호를 증폭시킬 수 있다. 본 발명의 실시예는 효율적인 증폭기가 요구되는 상황에서 특히 장점을 갖는다. 이러한 결과는 주 증폭기 및 한 쌍의 보정 증폭기를 구비하는 본 발명의 실시예에서 얻어지게 되며, 보정 증폭기 각각은 주 증폭기에 의해 증폭된 신호에 유입되는 상이한 왜곡을 제거시킨다.
이하, 첨부된 도면을 참조하여 본원 명세서를 보다 상세히 설명한다.
Ⅰ. 서문
제 1 도 및 제 2 도는 각각 입력 신호를 수신 및 증폭하는 본 발명의 한 실시예를 도시한 개략도이다. 이들 실시예는 고 전력, 저 왜곡 증폭이 요구되는 상황에서 특히 유용하다. 제 1 실시예는 다음의 섹션 Ⅱ 에서 논의되고, 제 2 실시예가 섹션 Ⅲ 에서 논의된다.
Ⅱ. 제 1 실시예
제 1 도에 도시된 실시예는 바람직하게 분할기(120, 121, 123, 및 128), 결합기(137, 138, 1311, 및 1312), 증폭기(143, 147, 및 1411), 위상-시프터(151, 153, 157, 및 1511), 감쇠기(161, 163, 167, 및 1611), 및 지연 라인(172, 174, 176, 및 1710)을 구비한다.
본 실시예에서 분할기(120 및 121)는 3dB 윌킨슨(Wilkinson) 결합기를 적절히 구비하고 있지만, 이들 분할기(120 및 121) 모두 또는 그중 하나는 방향성 결합기, 하이브리드 결합기이거나, 그렇지 않으면 단일 신호로부터 두개 또는 그 이상의 신호를 발생시킬 수 있는 다른 장치가 되는 본 발명의 실시예를 구성 및 활용하는 방법이 본 기술에 숙련된 기술인들에게 명백할 것이다.
분할기(123 및 128)는 30dB 방향성 결합기를 적절히 구비하는 것이 바람직하지만, 이들 분할기(123 및 128) 모두 또는 그중 하나가 윌킨슨 결합기, 하이브리드 결합기이거나, 그렇지 않으면 단일 신호로부터 두개 또는 그 이상의 신호를 발생시킬 수 있는 다른 장치가 되는 본 발명의 실시예를 구성 및 활용하는 방법이 본 기술에 숙련된 기술인들에게 명백할 것이다.
본 실시예에서 결합기(137 및 1311)가 양호하게 그들 각각의 입력을 위상이 같게 결합시키는 3dB 윌킨슨 결합기를 구비하지만, 상기 결합기(137 및 1311) 모두 또는 그중 하나가 방향성 결합기, 하이브리드 결합기이거나, 그렇지 않으면 두개 또는 그 이상의 입력 신호의 합에 기초하여 단일 신호를 발생시킬 수 있는 다른 장치가 되는 본 발명의 실시예를 구성 및 활용하는 방법이 본 기술에 숙련된 기술인들에게 명백할 것이다.
결합기(138 및 1312)는 바람직하게 10dB 방향성 결합기를 구비하지만, 이들 결합기 모두 또는 그중 하나가 하이브리드 결합기, 윌킨슨 결합기이거나, 그렇지 않으면 두개 또는 그 이상의 입력 신호에 의거한 단일 신호를 발생시킬 수 있는 다른 장치가 되는 본 발명의 실시예를 구성 및 활용하는 방법이 본 기술에 숙련된 기술인들에게는 명백할 것이다.
증폭기(143)는 적어도 30dB 의 이득을 갖는 A급 또는 A/B급 증폭기인 것이 바람직하다. 증폭기(143)는 통상적으로 이용가능한 선형 증폭기로 제조될 수 있다는 사실은 당 분야에 숙련된 기술인에게는 명백할 것이다. 증폭기(147 및 1411)는 적어도 40dB 의 이득을 갖는 A 급 또는 A/B급 증폭기인 것이 바람직하다. 증폭기(147)의 이득은 분할기(123), 결합기(137), 감쇠기(167), 위상-시프터(157) 및 결합기(138)와 관련된 손실과 일치하며(즉, 상기 전체 손실이 40dB 일 경우, 증폭기(147)의 이득은 40dB 이 되어야 함), 증폭기(1411)의 이득은 분할기(128), 결합기(1311), 감쇠기(1611), 위상-시프터(1511) 및 결합기(1312)와 관련된 전체 손실과 일치한다.
위상-시프터(151, 153, 157 및 1511) 각각은, 제 3 도에 도시된 바와 같이, 하나의 3dB 결합기, 및 두개의 백-바이어스된(back-biased) 버랙터 다이오드를 구비한다. 상기 위상-시프터를 통과하는 신호에 대한 위상 시프트는 상기 버랙터 다이오드의 백-바이어스를 변화시키므로써 제어될 수 있다. 위상 시프터(151, 153, 157, 및 1511) 각각은 용이하게 구입될 수 있는 규격품(off-the-shelf)으로 제조될 수 있다는 사실은 본 기술에 숙련된 기술인들에게 명백할 것이다.
감쇠기(161, 163, 167 및 1611)는 양호하게 동일한 감쇠기들이며(즉, 모든 세팅상의 양 포트상에서의 비-반사 매칭된 임피던스), 이들 각각의 입력상에 있는 신호를 감쇠시키거나(즉, 네가티브 이득) 또는 통과시킨다(제로 이득). 상기 감쇠기들의 위상은 동일하게 되는 것이 바람직하지만, 그렇지 않은 본 발명의 실시예를 구성 및 이용하는 방법은 본 기술에 숙련된 기술인에게는 명백할 것이다, 각 감쇠기의 이득은 이득 제어 신호에 응답하여 연속으로 가변되는 것이 바람직하다. 각각의 감쇠기(161, 163, 167, 및 1611)가 상업적으로 유용한 부품(예컨대, 전압-제어 증폭기, 전압 제어 감쇠기, 전류 제어 증폭기, 전류 제어 감쇠기 등)을 사용하여 다양한 방법으로 제조될 수 있다는 사실은 당 분야의 숙련된 기술인들에게는 명백할 것이다. R. Waugh, "A Low Cost Surface Mount PIN Diode π Attenuator", Microwave Journal, 280-284 (May, 1992)를 참조하라.
지연 라인(172, 174, 176 및 1710)은 양호하게 등축 케이블의 부분에 의해 제조된다. 이하의 기술 내용으로부터, 적절한 지연 라인들을 제조하는 방법이 당 분야에 숙련된 기술인들에게는 명백할 것이다.
제 1 도의 실시예는 다음과 같이 작용한다. 분할기(120)는 신호 경로(100) 상에서 다수 사인곡선 성분(즉, 멀티-톤 신호), RMS 진폭 및 0으로 정해진 위상을 갖는 합성 신호를 적절히 수신한다. 분할기(120)는 입력 신호에 기초하여 신호 경로(101)상에 제 1 신호를 발생하고 신호 경로(102)상에 제 2 신호를 발생하며, 제 1 신호 및 제 2 신호 양쪽 모두는 입력 신호의 아날로그 표현이 된다. 제 1 신호 및 제 2 신호는 동일한 진폭 및 동일한 위상을 가지는 것이 적합하지만, 당 분야에숙련된 기술인에게는 제 1 신호 및 제 2 신호가 동일한 진폭 및 동일한 위상으로 발생되지 않는 본 발명의 실시예를 구성 및 이용하는 방법이 명백할 것이다.
감쇠기(161)는 신호 경로(101) 내에 놓여 있으며, 제 1 신호의 진폭을 적절히 변경하여, 신호 경로(109)상의 제 9 신호의 진폭과 신호 경로(102)상의 제 2 신호의 진폭이 동일하게 결합기(1311)에 가산되게 한다. 감쇠기(161)가 분할기(120)에 포함될 수 있다는 것은 당 분야에 숙련된 기술인에게는 명백할 것이다.
위상 시프터(151)는 또한 신호 경로(101)에 놓여 있으며, 제 1 신호의 위상을 적절히 변경함으로써, 신호 경로(109)상의 제 9 신호의 위상과 신호 경로(102)상의 제 2 신호의 위상이 반대가 되어 결합기(1311)에서 가산되게 한다. 감쇠기(161)와 위상 시프터(151)는 임의의 순서로 신호 경로(101) 내에 놓일 수 있다는 것은 당 분야에 숙련된 기술인에게는 명백할 것이다. 또한, 감쇠기(161) 및 위상 시프터(151)는 신호 경로(101) 대신에 신호 경로(102) 내에 놓일 수 있다는 것도 당 분야에 숙련된 이들에게는 명백할 것이다.
분할기(121)는 신호 경로(101)로부터 제 1 신호를 수신하며, 신호 경로(103)상에 제 3 신호를 발생시키고. 신호 경로(104)상에 제 4 신호를 발생시키며, 제 3 신호 및 제 4 신호는 입력 신호의 아날로그 표현이 된다. 제 3 신호 및 제 4 신호는 분할기(121)에 의해 동일한 진폭 및 동일한 위상을 가지는 것이 적합하지만, 당 분야에 숙련된 이들에게는 제 1 신호 및 제 2 신호가 동일한 진폭 및 동일한 위상으로 발생되지 않는 본 발명의 실시예를 구성 및 이용하는 방법이 명백할 것이다.
감쇠기(163)는 신호 경로(103) 내에 놓여 있으며, 제 3 신호의 진폭을 적절히 변경하여, 신호 경로(104)상의 제 4 신호의 진폭과 신호 경로(105)상의 제 5 신호의 진폭이 동일하게 결합기(137)에서 가산되게 한다. 감쇠기(163)가 분할기(121)에 포함될 수 있다는 것은 당 분야에 숙련된 기술인에게는 명백할 것이다.
위상-시프터(phase-shifter, 153)는 또한 신호 경로(103) 내에 놓여 있으며, 제 3 신호의 위상을 적절히 변경시킴으로써, 신호 경로(104)상의 제 4 신호의 위상과 신호 경로(105)상의 제 5 신호의 위상이 반대가 되게 하여 결합기(137)에서 가산되게 한다. 감쇠기(163)와 위상-시프터(153)가 신호 경로(103) 대신에 신호 경로(104) 내에 놓일 수 있다는 것은 당업자에게는 명백할 것이다.
증폭기(143)는 신호 경로(103) 내에 놓여 있으며, 최소한 30dB 에서 제 3 신호를 적절히 증폭한다. 증폭기(143)는 불완전해서 왜곡 결과를 출력에 유입하는 것으로 이해된다. 증폭기(143), 감쇠기(163) 및 위상-시프터(153)는 임의의 순서로 신호 경로(103) 내에 놓일 수 있지만, 감쇠기(163) 또는 위상-시프터(153)가 증폭기(143)뒤에 놓인다는 것은 바람직하지 않다.
분할기(123)는 신호 경로(103)로부터 제 3 신호를 수신하며, 신호 경로(105)상에 제 5 신호를 발생시키고, 신호 경로(106)상에 제 6 신호를 발생시키며, 제 5 신호 및 제 6 신호 모두는 제 3 신호의 아닐로그 표현이 된다. 제 5 신호의 진폭이 제 6 신호의 진폭 보다 30dB 이하로 낮게 되는 것이 바람직하지만, 제 5 신호가 제 6 신호 보다 30dB 이하가 아닌 본 발명의 실시예를 구성 및 이용하는 방법은 당업자에게는 명백할 것이다.
지연 라인(174)는 신호 경로(104) 내에 놓여 있으며, 제 3 신호가 신호경로(103)상에서 지연되고 제 5 신호가 신호 경로(105)상에서 지연되는 것과 동일한 기간 동안 제 4 신호를 적절히 지연시킴으로써, 신호 경로(104)상의 제 4 신호 및 신호 경로(105)상의 제 5 신호는 정확히 동일한 시간에 결합기(137)에 도달하게 된다.
결합기(137)는 신호 경로(104)로부터의 제 4 신호를 수신하고 신호 경로(105)로부터의 제 5 신호를 수신하며, 이들을 반대 위상으로 가산하고, 그 합을 신호 경로(107)상의 제 7 신호로서 출력한다. 감쇠기(164), 위상-시프터(154) 및 지연 라인(174)은 동조됨으로써, 제 7 신호는 증폭기(141)에 의해 제 3 신호에 유입된 왜곡 결과의 아날로그 표현이 되며 신호 경로(100)상의 입력 신호에 대한 어떠한 표현도 포함하지 않게 된다.
감쇠기(167)는 신호 경로(107) 내에 놓여 있으며, 제 7 신호의 진폭을 적절히 변경시킴으로써, 신호 경로(106)상의 제 6 신호의 진폭과 신호 경로(107)상의 제 7 신호의 진폭이 동일하게 결합기(138)에서 가산되게 한다. 감쇠기(167)가 결합기(137)에 포함되는 것은 당업자에게는 명백하다.
위상 시프터(phase shifter)(157)는 또한 신호 경로(107) 내에 놓여 있으며, 제 7 신호의 위상을 적절히 변경함으로써, 신호 경로(106)상의 제 6 신호의 위상과 신호 경로(107)상의 제 7 신호의 위상이 반대가 되게 하여 결합기(138)에서 가산되게 한다. 감쇠기(167)와 위상 시프터(157)가 신호 경로(107) 대신에 신호 경로(106) 내에 놓일 수 있다는 것은 당업자에게는 명백한 것이다.
증폭기(147)는 신호 경로(107) 내에 놓여 있으며, 제 3 신호를 적어도 40dB에서 적절히 증폭한다. 증폭기(147), 감쇠기(167), 그리고 위상 시프터(157)가 임의의 순서로 신호 경로(107)에 놓일 수 있다는 것은 당업자에게는 명백할 것이다.
지연 라인(176)이 신호 경로(167) 내에 놓여 있으며, 제 5 신호가 신호 경로(105)상에서 지연되고, 제 7 신호가 신호 경로(107)상에서 지연되는 것과 동일한 기간 동안 제 6 신호를 적절하게 지연함으로써, 신호 경로(106)의 제 6 신호와 신호 경로(107)의 제 7 신호는 정확히 동일한 시간에 결합기(138)에 도달하게 된다.
결합기(138)는 신호 경로(106)로부터 제 6 신호를 수신하고 신호 경로(107)로부터 제 7 신호를 수신하며, 이들을 반대 위상으로 가산하고, 그 합을 신호 경로(108)상에 제 8 신호로서 출력한다. 감쇠기(167), 위상 시프터(157), 그리고 지연 라인(176)은 동조되어, 제 8 신호는 증폭기(143)에 의해 유입된 대부분의 왜곡 결과가 제 7 신호에 의해 제거되는 입력 신호의 아날로그 형태가 된다.
분할기(128)는 신호 경로(108)로부터 제 8 신호를 수신하여, 신호 경로(109)에 제 9 신호를 발생시키고, 신호 경로(110)에 제 10 신호를 발생시키며, 제 9 신호와 제 10 신호 모두는 제 8 신호의 아날로그 표현이 된다. 제 9 신호의 진폭은 제 10 신호의 진폭 보다 30dB 이하로 낮게 되는 것이 바람직하지만, 제 9 신호가 제 10 신호 보다 30dB 이하가 아닌 본 발명의 실시예를 구성하고 이용하는 방법은 당업자에게는 명백할 것이다.
지연라인(172)은 신호 경로(102) 내에 놓여 있으며, 신호 경로(101)상의 제 1 신호의 지연, 신호 경로(103)상의 제 3 신호의 지연, 신호 경로(106)상의 제 6신호의 지연, 신호 경로(108)상의 제 8 신호의 지연, 그리고 신호 경로(109)상의 제 9 신호의 지연을 모두 합한 것과 동일한 기간 동안 제 2 신호를 적절히 지연함으로써, 신호 경로(102)상의 제 2 신호와 신호 경로(109)상의 제 9 신호는 정확히 동일한 시간에 결합기(1311)에 도달하게 된다.
결합기(1311)는 신호 경로(102)로부터 제 2 신호를 수신하고 신호 경로(109)로부터 제 9 신호를 수신하며, 이들을 반대 위상으로 적절히 가산하고, 그 합을 신호 경로(111)에 제 11 신호로서 출력한다.
감쇠기(161), 위상 시프터(151), 그리고 지연라인(172)은 적절히 동조되어, 제 11 신호는 제 10 신호에 남아있는 왜곡 결과의 아날로그 형태가 되고, 신호 경로(100)상의 입력 신호에 대한 아날로그 형태를 포함하지 않게 된다.
감쇠기(1611)는 신호 경로(111) 내에 놓여 있으며, 제 11 신호의 진폭을 적절히 변경함으로써, 신호 경로(110)상의 제 10 신호의 진폭과 신호 경로(111)상의 제 11 신호의 진폭이 동일하게 결합기(1312)에서 가산되게 한다. 감쇠기(1611)가 결합기(1311)에 포함될 수 있다는 것은 당업자에게는 명백하다.
위상 시프터(1511)는 또한 신호 경로(111) 내에 놓여 있으며, 제 11 신호의 위상을 적절히 변경함으로써, 신호 경로(111) 상의 제 10 신호의 위상과 신호 경로(111) 상의 제 11 신호의 위상이 반대가 되게 하여 결합기(1312)에서 가산되게 한다. 감쇠기(1611)와 위상 시프터(1511)는 신호 경로(111) 대신에 신호 경로(110)내에 놓일 수 있다는 것은 당업자에게는 명백한 것이다.
증폭기(1411)는 신호 경로(111) 내에 놓여 있으며, 제 8 신호를 적어도 40dB에서 적절히 증폭한다. 증폭기(1411), 감쇠기(1611), 그리고 위상 시프터(1511)가 임의의 순서로 신호 경로(111) 내에 놓일 수 있다는 것은 당업자에게는 명백하다.
지연 라인(1710)은 신호 경로(110) 내에 놓여 있으며, 제 9 신호가 신호 경로(109)상에서 지연되고 제 11 신호가 신호 경로(111)상에서 지연되는 것과 동일한 기간 동안 제 10 신호를 지연시킴으로써, 신호 경로(110)상의 제 10 신호와 신호 경로(111)상의 제 11 신호가 정확히 동일한 시간에 결합기(1312)에 도달하게 된다.
결합기(1312)는 신호 경로(110)로부터 제 10 신호를 수신하고, 신호 경로(111)로부터 제 11 신호를 수신하며, 이들을 반대 위상으로 가산하고, 그 합을 신호 경로(112)상에 출력 신호로서 출력한다, 감쇠기(1611), 위상 시프터(511), 그리고 지연라인(1710)은 동조됨으로써, 출력 신호는 증폭기(143)에 의해 유입되는 거의 대부분의 왜곡 결과가 제 11 신호에 의해 제거되는 입력 신호의 아날로그 형태가 된다.
Ⅲ. 제 2 실시예
제 2 도에 도시된 실시예는, 분할기(220, 221, 223, 228, 2211, 2212), 결합기(237, 238, 2311, 2316, 2317, 2318), 증폭기(243, 247, 2412, 2416), 위상-시프터(251, 253, 257, 2511, 2512, 2516), 감쇠기(261, 263, 267, 2611, 2612, 2616), 지연 라인(272, 274, 276, 2710, 2713, 2715)을 구비한다.
본 실시예에서, 분할기(220, 221, 2211)는 바람직하게 3dB 윌킨슨 결합기를 포함한다. 분할기(220, 221, 2211)들 중 일부 혹은 모두는 방향성 결합기 또는 하이브리드 결합기이거나, 그렇지 않으면 단일 신호로부터 두 개 이상의 신호를 발생시킬 수 있는 임의의 다른 장치가 되는 본 발명의 실시예를 구성하고 이용하는 방법은 당 분야에 숙련된 기술인에게 명백하다.
분할기(223, 228, 2212)는 바람직하게 30dB 방향성 결합기를 구비하지만, 분할기(223, 228, 2212)들중 일부 혹은 모두는 윌킨슨 결합기 또는 하이브리드 결합기이거나, 그렇지 않으면 단일 신호로부터 두 개 이상의 신호를 발생시킬 수 있는 임의의 다른 장치가 되는 본 발명의 실시예를 구성하고 이용하는 방법은 당 분야에 숙련된 기술인에게 명백하다.
본 실시예에서 결합기(237, 2311, 2316)는 양호하게 그들 각각의 입력을 위상이 갖게 결합하는 3dB 윌킨슨 결합기를 포함하지만, 결합기(237, 2311, 2316)들중 일부 혹은 모두는 방향성 결합기 또는 하이브리드 결합기이거나, 그렇지 않으면 두 개 이상의 입력 신호의 합 신호를 기초로 단일 신호를 발생할 수 있는 임의의 다른 장치가 되는 본 발명의 실시예를 구성하고 이용하는 방법은 당 분야에 숙련된 기술인에게 명백하다.
결합기(238, 2312, 2317)는 바람직하게 10dB 방향성 결합기를 포함하지만, 결합기(238, 2312, 2317)들중 일부 혹은 모두는 하이브리드 결합기, 윌킨슨 결합기이거나, 그렇지 않으면 합 신호 혹은 두 개 이상의 입력 신호를 기초로 단일 신호를 발생시킬 수 있는 임의의 다른 장치가 되는 본 발명의 실시예를 구성하고 이용하는 방법은 당 분야에 숙련된 기술인에게 명백하다.
증폭기(243)는 적어도 30dB 의 이득을 갖는 A급 혹은 A/B급 증폭기가 바람직하다. 증폭기(243)는 상업적으로 유용한 선형 증폭기로부터 구성될 수 있음은 당분야에 숙련된 기술인에게는 명백하다. 증폭기(247, 2412, 2416)는 적어도 40dB의 이득을 갖는 A급 증폭기 혹은 A/B급 증폭기가 바람직하다.
위상 시프터(251, 253, 257, 2511, 2512, 2516) 각각은, 제 3 도에 도시한 바와 같이, 3dB 결합기 및 백-바이어스된 버랙터 다이오드를 양호하게 포함한다. 위상 시프터(251, 253, 257, 2511, 2512, 2516)는 쉽게 또는 간단히 구입될 수 있는 규격품(off-the-shelf)으로 구성될 수 있다.
감쇠기(261, 263, 267, 2611, 2612, 2616)는 동일하며(즉, 모든 세팅상의 양 포트상에서의 비-반사 매칭된 임피던스), 또한 이들 각각의 입력에 있는 신호를 바람직하게 감쇠시키거나(즉, 네거티브 이득), 또는 통과시킨다(즉, 제로 이득). 감쇠기들의 위상은 동일한 것이 바람직하지만, 그렇지 않은 본 발명의 실시예를 구성하고 이용하는 방법은 당 분야에 익숙한 기술인에게는 명백할 것이다. 감쇠기 각각의 이득은 이득 제어 신호에 응답하여 연속으로 가변되는 것이 바람직하다. 각각의 감쇠기가 상업적으로 유용한 부품(예컨대, 전압 제어 증폭기, 전압 제어 감쇠기, 전류 제어 증폭기, 전류 제어 감쇠기 등)을 사용하여 다양한 방법으로 제조될 수 있다는 것은 당 분야에 익숙한 기술인에게는 분명하다. R. Waugh, "A Low Cost Surface Mount PIN DiodeπAttenuator", Microwave Journal, 280-284 (May, 1992)를 참조하라.
지연 라인(272, 274, 276, 2710, 2713, 2715)을 동축 케이블 길이로부터 바람직하게 제조된다. 다음의 설명에서, 적절한 지연 라인을 제조하는 방법은 당 분야에 익숙한 기술인에게는 명백할 것이다.
제 2 도에 도시된 실시예는 다음과 같이 작용한다. 분할기(220)는 신호 경로(200)상에서, 다중 사인곡선의 성분(즉, 멀티-톤 신호), RMS 진폭과 0 으로 정해진 위상을 갖는 합성 신호를 적절히 수신한다. 분할기(220)는 입력 신호에 기초하여 신호 경로(201)상에 제 1 신호를, 신호 경로(202)상에 제 2 신호를 발생시키며, 제 1 신호 및 제 2 신호는 입력 신호의 아날로그 표현이 된다. 제 1 신호 및 제 2 신호는 진폭 및 위상이 동일하게 부여되는 것이 바람직하지만, 제 1 신호 및 제 2 신호가 동일한 진폭으로 발생되지 않는 본 발명의 실시예를 구성하는 방법과 이용하는 방법은 당 분야에 익숙한 기술인에게는 분명하다.
감쇠기(261)는 신호 경로(201) 내에 놓여 있으며, 제 1 신호의 진폭을 적절히 변경함으로써, 신호 경로(202)상의 제 2 신호의 진폭과 신호 경로(209)상의 제 9 신호의 진폭이 동일하게 결합기(2311)에서 가산되게 한다. 감쇠기(261)는 분할기(220)에 포함될 수 있다는 것은 당분야의 숙련된 기술인에게는 명백할 것이다.
위상-시프터(251)는 또한 신호 경로(201) 내에 놓여 있으며, 제 1 신호의 위상을 적절히 변경함으로써, 신호 경로(202)의 제 2 신호의 위상과 신호 경로(209)의 제 9 신호의 위상이 반대가 되게 하여 결합기(2311)에서 가산되게 한다. 감쇠기(261) 및 위상 시프터(251)는 임의의 순서로 신호 경로(201)에 놓일 수 있다는 것을 당업자들은 분명하게 인식할 것이다. 또한, 감쇠기(261) 및 위상 시프터(251)는 신호 경로(201) 대신에 신호 경로(202) 내에 놓일 수 있음을 당업자들은 분명하게 인식할 것이다.
분할기(221)는 신호 경로(201)로부터 제 1 신호를 바람직하게 수신하여, 신호 경로(203)상에 제 3 신호를 발생하고 신호 경로(204)상에 제 4 신호를 발생하며, 제 3 신호 및 제 4 신호는 입력 신호에 대해 아날로그로서 나타난다. 제 3 신호 및 제 4 신호가 분할기(221)에 의해 동일한 진폭 및 동일한 위상을 가지는 것이 적합하지만, 제 1 신호 및 제 2 신호가 동일한 진폭 혹은 위상으로 발생되지 않는 본 발명의 실시예를 구성 및 이용하는 방법을 당업자들은 분명하게 인식하고 있을 것이다.
감쇠기(263)는 신호 경로(203) 내에 놓여 있으며, 제 3 신호의 진폭을 적절히 변경함으로써, 신호 경로(204)상의 제 4 신호의 진폭 및 신호 경로(205)상의 제 5 신호의 진폭이 동일하게 결합기(237)에서 가산되게 한다. 당업자들은 감쇠기(263)가 분할기(221)에 포함될 수 있음을 분명하게 인식할 것이다.
위상 시프터(253)는 또한 신호 경로(203) 내에 놓여 있으며, 제 3 신호의 위상을 변경함으로써, 신호 경로(204)상의 제 4 신호의 위상과 신호 경로(205)상의 제 5 신호의 위상이 반대가 되게 하여 결합기(237)에서 가산되게 한다. 당업자들은 감쇠기(263) 및 위상 시프터(253)가 신호 경로(203) 대신에 신호 경로(204) 내에 놓일 수 있음을 분명하게 인식할 것이다.
증폭기(243)는 신호 경로(203) 내에 놓여 있으며, 적어도 30dB 에서 제 3 신호를 증폭한다. 증폭기(243)는 불완전해서 왜곡 결과를 출력에 유입하는 것으로 이해된다. 당업자들은 증폭기(243), 감쇠기(263), 및 위상 시프터(253)가 임의의 순서로 신호 경로(203)에 놓일 수 있음을 분명히 인식할 것이다.
분할기(223)는 신호 경로(203)로부터 제 3 신호를 수신하여, 신호 경로(205)상에 제 5 신호를 발생하고 신호 경로(206)상에 제 6 신호를 발생하며, 이 두 신호들이 제 3 신호의 아날로그 표현이 된다. 제 5 신호가 제 6 신호와 동일한 위상을 가지고, 제 6 신호의 진폭 보다 30dB 이하로 낮은 진폭을 가지는 것이 바람직하지만, 제 5 신호가 제 6 신호 보다 30dB 이하로 작지 않은 진폭을 가지는 본 발명의 실시예를 구성 및 이용하는 방법을 당업자들은 분명하게 인식할 것이다.
지연 라인(274)은 신호 경로(204) 내에 놓여 있으며, 제 3 신호가 신호 경로(204)상에서 지연되고 제 5 신호가 신호 경로(205)상에서 지연되는 것과 동일한 기간 동안 제 4 신호를 지연시킴으로써, 신호 경로(204)상의 제 4 신호와 신호 경로(205)상의 제 5 신호는 정확히 동일한 시간에 결합기(237)에 도달하게 된다.
결합기(237)는 신호 경로(204)로부터 제 4 신호를 수신하고 신호 경로(205)로부터 제 5 신호를 수신하여, 이들을 서로 반대의 위상으로 적절히 가산하고, 그 합을 신호 경로(207)상에 제 7 신호로서 출력한다. 감쇠기(264), 위상 시프터(254) 및 지연 라인(274)은 바람직하게 동조됨으로써, 제 7 신호는 증폭기(241)에 의해 제 3 신호에 유입된 왜곡 성분의 아날로그 표현이 되며, 신호 경로(200)상의 입력 신호에 대한 어떠한 표현도 포함하지 않는다.
감쇠기(267)는 신호 경로(207) 내에 놓여 있으며, 제 7 신호의 진폭을 적절히 변경시킴으로써, 신호 경로(206)상의 제 6 신호의 진폭과 신호 경로(207)상의 제 7 신호의 진폭이 동일하게 결합기(238)에서 가산되게 한다. 당 분야의 기술인에게는 감쇠기(263)가 결합기(237)에 포함될 수 있다는 것이 자명할 것이다.
위상 시프터(257)는 또한 신호 경로(207) 내에 놓여 있으며, 제 7 신호의 위상을 적절히 변경시킴으로써, 신호 경로(207)상의 제 6 신호의 위상 및 신호 경로(207)상의 제 7 신호의 위상이 반대가 되게 하여 결합기(238)에서 가산되게 한다. 당 분야의 기술인에게는 감쇠기(263) 및 위상 시프터(257)가 신호 경로(207) 대신에 신호 경로(206) 내에 놓일 수 있다는 것이 자명할 것이다.
증폭기(247)는 신호 경로(207) 내에 놓여 있으며, 제 3 신호를 적어도 10dB에서 적절히 증폭시킨다. 당 분야의 기술인에게는 증폭기(247), 감쇠기(267) 및 위상 시프터(257)가 신호 경로(207)에서 임의의 순서로 놓일 수 있다는 것이 자명할 것이다.
지연 라인(276)은 신호 경로(206) 내에 놓여 있으며, 제 5 신호가 신호 경로(205)상에서 지연되고 제 7 신호가 신호 경로(207)상에서 지연되는 것과 동일한 기간 동안 제 6 신호를 적절히 지연시킴으로써, 신호 경로(206)상의 제 6 신호와 신호 경로(207)상의 제 7 신호는 정확히 동일한 시간에 결합기(238)에 도달하게 된다.
결합기(238)는 신호 경로(206)로부터 제 6 신호를 수신하고, 신호 경로(207)에서는 제 7 신호를 수신하며, 이들을 서로 반대의 위상으로 가산하고, 그 합을 신호 경로(208)상의 제 8 신호로서 출력한다. 감쇠기(267), 위상 시프터(257) 및 지연 라인(276)은 적절히 동조됨으로써, 제 8 신호는 증폭기(243)에 의해 유입된 왜곡 신호의 대부분이 제 7 신호에 의해 제거된 입력 신호의 아날로그 표현이 된다.
분할기(228)는 신호 경로(208)로부터 제 8신호를 적절히 수신하여, 신호 경로(209)상에 제 9 신호를 발생시키고 신호 경로(210)상에 제 10 신호를 발생시키며, 제 9 신호와 제 10 신호의 양자가 제 8 신호의 아날로그 표현이 된다. 제 9 신호의 진폭이 제 10 신호의 진폭 보다 30dB 이하로 낮게 되는 것이 바람직하지만, 제 9 신호가 제 10 신호 보다 30dB 이하로 낮지 않은 본 발명의 실시예를 구성 및 이용하는 방법은 당업자에게는 명백할 것이다.
지연 라인(272)은 신호 경로(202) 내에 놓여 있으며, 신호 경로(201)상의 제 1 신호의 지연과 신호 경로(203)상의 제 3 신호의 지연과 신호 경로(206)상의 제 6 신호의 지연과 신호 경로(208)상의 제 8 신호의 지연 및 신호 경로(209)상의 제 9 신호의 지연을 더한 것과 동일한 기간 동안 제 2 신호를 지연시키므로써, 신호 경로(202)상의 제 2 신호와 신호 경로(209)상의 제 9 신호가 정확히 동일한 시간에 결합기(2311)에 도달하게 된다.
결합기(2311)는 신호 경로(202)로부터 제 2 신호를 수신하고 신호 경로(209)로부터 제 9 신호를 수신하며, 이들 신호를 적절히 반대 위상으로 가산하고, 그 합을 신호 경로(211)상의 제 11 신호로서 출력한다. 감쇠기(261), 위상 시프터(251) 및 지연 라인(272)이 동조됨으로써, 제 11 신호는 제 10 신호에 남아있는 왜곡 성분의 아날로그 표현이 되며, 신호 경로(200)상의 입력 신호의 어떠한 표현도 포함하지 않게 된다.
감쇠기(2611)는 신호 경로(211) 내에 놓여 있으며, 제 11 신호의 진폭을 적절히 변경함으로써, 신호 경로(210)상의 제 10 신호의 진폭과 신호 경로(217)상의 제 17 신호의 진폭이 동일하게 결합기(2318)에서 가산되게 한다. 감쇠기(2611)는결합기(2311)에 포함될 수 있다는 것은 당업자에게는 명백할 것이다.
위상 시프터(2511)도 신호 경로(211) 내에 놓여 있으며, 제 11 신호의 위상을 적절히 변경시킴으로써, 신호 경로(211)상의 제 10 신호의 위상과 신호 경로(217)상의 제 17 신호의 위상이 반대가 되게 하여 결합기(2318)에서 가산되게 한다. 감쇠기(2611)와 위상 시프터(2511)가 신호 경로(211) 대신에 신호 경로(210)내에 놓일 수 있음은 당업자의 숙련자들에게는 명백할 것이다.
분할기(2211)는 신호 경로(211)로부터 제 11 신호를 수신하고, 제 11 신호에 기초하여 신호 경로(212)상에 제 12 신호를 발생시키고 신호 경로(213)상에 제 13 신호를 발생시키며, 제 12 신호와 제 13 신호 모두는 제 11 신호의 아날로그 표현이 된다. 제 12 신호와 제 13 신호는 동일한 진폭 및 동일한 위상을 가지는 것이 적합하지만, 제 12 신호와 제 13 신호가 동일한 진폭으로 발생되지 않는 본 발명의 실시예를 구성하고 이용하는 방법은 당업자에게는 명백할 것이다.
감쇠기(2612)는 신호 경로(212) 내에 놓여 있으며, 제 12 신호의 증폭을 양호하게 변경함으로써, 신호 경로(213)상에 제 13 신호의 증폭 및 신호 경로(214)상의 제 14 신호의 증폭이 동일하게 결합기(2316)에서 가산되게 한다. 감쇠기(2612)가 분할기(2211)에 포함될 수 있다는 것은 당업자에게는 명백할 것이다.
위상 시프터(2512)는 또한 신호 경로(212) 내에 놓여 있으며, 제 12 신호의 위상을 양호하게 변경함으로써, 신호 경로(213)상의 제 13 신호의 위상 및 신호 경로(214)상의 제 14 신호의 위상이 반대가 되게 하여 결합기(2316)에서 가산되게 한다. 감쇠기(2612)와 위상 시프터(2512)는 임의의 순서로 신호 경로(212) 내에 놓일수 있다는 것은 당업자에게는 명백할 것이다. 또한, 감쇠기(2612)와 위상 시프터(2512)가 신호 경로(212) 대신에 신호 경로(213) 또는 신호 경로(214)내에 놓일 수 있다는 것도 당업자에게는 명백할 것이다.
증폭기(2412)는 신호 경로(212) 내에 놓여 있으며, 적어도 40dB 에서 제 12 신호를 양호하게 증폭한다. 증폭기(2412), 감쇠기(2612) 및 위상 시프터(2512)는 임의의 순서로 신호 경로(212)에 놓일 수 있다는 것은 당업자에게는 명백할 것이다.
분할기(2212)는 신호 경로(212)로부터 제 12 신호를 수신하여 신호 경로(214)상에서 제 14 신호를 발생시키고 신호 경로(215)상에서 제 15 신호를 발생시키며, 제 14 신호 및 제 15 신호는 제 12 신호의 아날로그 표현이 된다. 제 14 신호의 진폭이 제 15 신호의 진폭 보다 30dB 이하로 낮은 것이 바람직하지만, 제 14 신호가 제 15 신호 보다 30dB 이하로 낮지 않은 본 발명의 실시예를 구성 및 이용하는 방법은 당업자에게는 명백할 것이다.
지연 라인(2713)은 신호 경로(213) 내에 놓여 있으며, 제 12 신호가 신호 경로(212)상에서 지연되고 제 14 신호가 신호 경로(214)상에서 지연되는 것과 동일한 기간 동안 13 신호를 적절히 지연시킴으로써, 신호 경로(213)상의 제 13 신호 및 신호 경로(214)상의 제 14 신호는 정확하게 동일한 시간에 결합기(2316)에 도달하게 된다.
결합기(2316)는 신호 경로(213)로부터 제 13 신호를 수신하고 신호 경로(214)로부터 제 14 신호를 수신하여, 이들을 반대 위상으로 적절히 가산하고,그 합을 신호 경로(216)상의 제 16 신호로서 출력한다. 감쇠기(2612), 위상 시프터(2512) 및 지연 라인(2713)이 양호하게 동조됨으로써, 제 16 신호는 증폭기(2412)에 의해 제 12 신호에 유입된 왜곡 성분의 아날로그 표현이 된다.
감쇠기(2616)는 신호 경로(216) 내에 놓여 있으며, 제 16 신호의 진폭을 적절히 변경함으로써, 신호 경로(215)상의 제 15 신호의 왜곡의 진폭과 신호 경로(216)상의 제 16 신호의 왜곡의 진폭이 동일하게 결합기(2317)에서 가산되게 한다. 감쇠기(2616)가 결합기(2316)나 결합기(2317)에 포함될 수 있다는 것은 당 분야에 숙련된 기술인에게는 명백한 것이다.
위상-시프터(2516)는 또한 신호 경로(216) 내에 놓여 있으며, 제 16 신호의 위상을 양호하게 변경함으로써, 신호 경로(215)상의 제 15 신호의 위상과 신호 경로(216)상의 제 16 신호의 위상이 반대가 되게 하여 결합기(2317)에서 가산되게 한다. 당 분야에 숙달된 기술인에게는 감쇠기(2616)과 위상-시프터(2516)가 신호 경로(216) 대신에 신호 경로(215) 내에 놓일 수 있다는 것 또한 명백하다.
증폭기(2416)는 신호 경로(216) 내에 놓여 있으며, 제 16 신호를 적어도 50dB 에서 증폭한다. 증폭기(2416), 감쇠기(2616) 및 위상-시프터(2516)가 신호 경로(216)에 임의의 순서로 놓일될 수 있다는 것은 당 분야에 숙련된 기술인에게는 명백한 것이다.
지연라인(2715)는 신호 경로(215) 내에 놓여 있으며, 제 14 신호가 신호 경로(214)상에서 지연되고, 제 16 신호가 신호 경로(216)상에서 지연된 시간과 동일한 시간 동안 제 15 신호를 지연시킴으로써, 신호 경로(215)상의 제 15 신호와 신호 경로(216) 상의 제 16 신호가 정확히 동일한 시간에 결합기(2317)에 도달하게 한다.
결합기(2317)는 신호 경로(215)로부터 제 15 신호를 수신하고 신호 경로(216)로부터 제 16 신호를 수신하여, 이들을 반대 위상으로 가산하고, 그 합을 신호 결로(217)상의 제 17 신호로서 출력한다. 감쇠기(2616), 위상-시프터(2516) 및 지연라인(2715)는 동조됨으로써, 제 17 신호는 제 10 신호에 남아있는 왜곡 성분의 아날로그 표현이 된다.
지연라인(2710)은 신호 경로(210) 내에 놓여 있으며, 제 9 신호, 제 11 신호, 제 12 신호, 제 15 신호 및 제 17 신호에서의 지연과 동일한 기간 동안 제 10 신호를 지연시킴으로써, 신호 경로(210)상의 제 10 신호와 신호 경로(217)상의 제 17 신호가 정확히 동일한 시간에 결합기(2318)에 도달하게 된다.
결합기(2318)는 신호 경로(210)로부터 제 10 신호를 수신하고 신호 경로(217)로부터 제 17 신호를 수신하여, 이들을 반대 위상으로 가산하고, 그 합을 신호 경로(218)상의 출력 신호로서 출력한다. 감쇠기(2611), 위상-시프터(2511) 및 지연라인(2710)이 동조됨으로써, 출력 신호는 증폭기(243)에 의해 유입되는 왜곡 성분이 없는 입력 신호의 아날로그 표현이 된다.
제 1 도는 본 발명에 따른 실시예를 도시하는 블럭도.
제 2 도는 본 발명에 따른 다른 실시예를 도시하는 블럭도.
제 3 도는 제 1 도 및 제 2 도에 도시된 바와 같이 위상 시프터의 개략적인 도시도.
* 도면의 주요부분에 대한 부호의 설명 *
120, 121, 123, 128 : 분할기
137, 138, 1311, 1312 : 결합기
143, 147, 1411 : 증폭기
151, 153, 157, 1511 : 위상 시프터
161, 163, 167, 1611 : 감쇠기
172, 174, 176, 1710 : 지연 라인
Claims (8)
- 입력 신호에 기초해서 제 1 신호를 생성하고, 상기 제 1 신호를 제 1 신호 경로(101) 상에 입력하며, 상기 입력 신호에 기초해서 제 2 신호를 생성하고, 상기 제 2 신호를 제 2 신호 경로(102) 상에 입력하는 제 1 분할기(120)와,상기 제 1 신호 경로(101)로부터 상기 제 1 신호를 수신하고, 상기 제 1 신호에 기초해서 제 3 신호를 생성하고, 상기 제 3 신호를 제 3 신호 경로(103) 상에 입력하며, 상기 제 1 신호에 기초해서 제 4 신호를 생성하고, 상기 제 4 신호를 제 4 신호 경로(104) 상에 입력하는 제 2 분할기(121)와,상기 제 3 신호를 증폭하는 상기 제 3 신호 경로(103) 내의 제 1 증폭기(143)와,상기 제 3 신호 경로(103)로부터 상기 제 3 신호를 수신하고, 상기 제 3 신호에 기초해서 제 5 신호를 생성하고, 상기 제 5 신호를 제 5 신호 경로(105) 상에 입력하며, 상기 제 3 신호에 기초해서 제 6 신호를 생성하고, 상기 제 6 신호를 제 6 신호 경로(106) 상에 입력하는 제 3 분할기(123)와,상기 제 4 신호 경로(104)로부터 상기 제 4 신호를 수신하고 상기 제 5 신호 경로(105)로부터 상기 제 5 신호를 수신하며, 상기 제 4 신호 및 상기 제 5 신호에 기초해서 제 7 신호를 생성하며, 상기 제 7 신호를 제 7 신호 경로(107) 상에 입력하는 제 1 결합기(137)와,상기 제 7 신호를 증폭하는 상기 제 7 경로(107) 내의 제 2 증폭기(147)와,상기 제 6 신호 경로(106)로부터 상기 제 6 신호를 수신하고 상기 제 7 신호 경로(107)로부터 상기 제 7 신호를 수신하며, 상기 제 6 신호 및 상기 제 7 신호에 기초해서 제 8 신호를 생성하고, 상기 제 8 신호를 제 8 신호 경로(108) 상으로 입력하는 제 2 결합기(138)와,상기 제 8 신호 경로(108)로부터 상기 제 8 신호를 수신하고, 상기 제 8 신호에 기초해서 제 9 신호를 생성하며, 상기 제 9 신호를 제 9 신호 경로(109) 상에 입력하며, 상기 제 8 신호에 기초해서 제 10 신호를 생성하고, 상기 제 10 신호를 제 10 신호 경로(110) 상에 입력하는 제 4 분할기(128)와,상기 제 2 신호 경로(102)로부터 상기 제 2 신호를 수신하고 상기 제 9 신호 경로(109)로부터 상기 제 9 신호를 수신하며, 상기 제 2 신호 및 상기 제 9 신호에 기초해서 제 11 신호를 생성하며, 상기 제 11 신호를 제 11 신호 경로(111) 상에 입력하는 제 3 결합기(1311)와,상기 제 11 신호를 증폭하는 상기 제 11 경로(111) 내의 제 3 증폭기(1411)와,상기 제 10 신호 경로(110)로부터 상기 제 10 신호를 수신하고 상기 제 11 신호 경로(111)로부터 상기 제 11 신호를 수신하며, 상기 제 10 신호 및 상기 제 11 신호에 기초해서 출력 신호를 생성하는 제 4 결합기(1312)를 구비하는 증폭기.
- 제 1 항에 있어서,상기 제 11 경로(111) 내와 제 1 위상 시프터(1511)와,상기 제 1 신호 경로(101) 내의 제 2 위상 시프터(151)를 더 구비하는 증폭기.
- 제 2 항에 있어서,상기 제 11 신호 경로(111) 내의 제 1 감쇠기(1611)와,상기 제 1 신호 경로(101) 내의 제 2 감쇠기(161)를 더 구비하는 증폭기.
- 제 3 항에 있어서,상기 제 10 신호 경로(110) 내의 제 1 지연 라인(1710)과,상기 제 2 신호 경로(101) 내의 제 2 지연 라인(172)을 더 구비하는 증폭기.
- 입력 신호에 기초해서 제 1 신호를 생성하고, 상기 제 1 신호를 제 1 신호 경로(201) 상에 입력하며, 상기 입력 신호에 기초해서 제 2 신호를 생성하고, 상기 제 2 신호를 제 2 신호 경로(202) 상에 입력하는 제 1 분할기(220)와,상기 제 1 신호 경로(201)로부터 제 1 신호를 수신하고, 상기 제 1 신호에 기초해서 제 3 신호를 생성하며, 상기 제 3 신호를 제 3 신호 경로(203) 상에 입력하며, 상기 제 1 신호에 기초해서 제 4 신호를 생성하고, 상기 제 4 신호를 제 4 신호 경로(204) 상에 입력하는 제 2 분할기(221)와,상기 제 3 신호를 증폭하는 상기 제 3 신호 경로(203) 내의 제 1 증폭기(243)와,상기 제 3 신호 경로(203)로부터 상기 제 3 신호를 수신하고, 상기 제 3 신호에 기초해서 제 5 신호를 생성하며, 상기 제 5 신호를 제 5 신호 경로(205) 상에 입력하며, 상기 제 3 신호에 기초해서 제 6 신호를 생성하고, 상기 제 6 신호를 제 6 신호 경로(206) 상에 입력하는 제 3 분할기(223)와,상기 제 4 신호 경로(204)로부터 상기 제 4 신호를 수신하고 상기 제 5 신호 경로(205)로부터 상기 제 5 신호를 수신하며, 상기 제 4 신호 및 제 5 신호에 기초해서 제 7 신호를 생성하고, 상기 제 7 신호를 제 7 신호 경로(207) 상에 입력하는 제 1 결합기(237)와,상기 제 7 신호를 증폭하는 상기 제 7 신호 경로(207) 내의 제 2 증폭기(247)와,상기 제 6 신호 경로(206)로부터 상기 제 6 신호를 수신하고 상기 제 7 신호 경로(207)로부터 상기 제 7 신호를 수신하며, 상기 제 6 신호 및 상기 제 7 신호에 기초해서 제 8 신호를 생성하며, 상기 제 8 신호를 제 8 신호 경로(208) 상에 입력하는 제 2 결합기(238)와,상기 제 8 신호 경로(208)로부터 상기 제 8 신호를 수신하고, 상기 제 8 신호에 기초해서 제 9 신호를 생성하며, 상기 제 9 신호를 제 9 신호 경로(209) 상에 입력하며, 상기 제 8 신호에 기초해서 제 10 신호를 생성하고, 상기 제 10신호를 제 10 신호 경로(210) 상에 입력하는 제 4 분할기(228)와,상기 제 2 신호 경로(202)로부터 상기 제 2 신호를 수신하고 상기 제 9 신호 경로(209)로부터 상기 제 9 신호를 수신하며, 상기 제 2 신호 및 상기 제 9 신호에기초해서 제 11 신호를 생성하며, 상기 제 11 신호를 제 11 신호 경로(211) 상에 입력하는 제 3 결합기(2311)와,상기 제 11 신호 경로(211)로부터 상기 제 11 신호를 수신하고, 상기 제 11 신호에 기초해서 제 12 신호를 생성하며, 상기 제 12 신호를 제 12 신호 경로(212)상에 입력하며, 상기 제 11 신호에 기초해서 제 13 신호를 생성하고, 상기 제 13 신호를 제 13 신호 경로(213) 상에 입력하는 제 5분할기(2211)와,상기 제 12 신호를 증폭하는 제 12 신호 경로(212) 내의 제 3 증폭기(2412)와,상기 제 12 신호 경로(212)로부터 상기 제 12 신호를 수신하고, 상기 제 12 신호에 기초해서 제 14 신호를 생성하며, 상기 제 14 신호를 제 14 신호 경로(214)상에 입력하며, 상기 제 12 신호에 기초해서 제 15 신호를 생성하고, 상기 제 15 신호를 제 15 신호 경로(215) 상에 입력하는 제 6 분할기(2212)와,상기 제 14 신호 경로(214)로부터 제 14 신호를 수신하고 상기 제 13 신호 경로(213)로부터 상기 제 13 신호를 수신하며, 상기 제 13 신호 및 상기 제 14 신호에 기초해서 제 16 신호를 생성하며, 상기 제 16 신호를 제 16 신호 경로(216)상에 입력하는 제 4 결합기(2316)와,상기 제 16 신호를 증폭하는 제 16 신호 경로(216) 내의 제 4 증폭기(2416)와,상기 제 15 신호 경로(215)로부터 제 15 신호를 수신하고 상기 제 16 신호 경로(216)로부터 상기 제 16 신호를 수신하며, 상기 제 15 신호 및 제 16 신호에기초해서 제 17 신호를 생성하고, 상기 제 17 신호를 제 17 신호 경로(217) 상에 입력하는 제 5 결합기(2317)와,상기 제 10 신호 경로(210)로부터 상기 제 10 신호를 수신하고 상기 제 17 신호 경로(217)로부터 상기 제 17 신호를 수신하며, 상기 제 10 신호 및 상기 제 17 신호에 기초해서 출력 신호를 생성하는 제 6 결합기(2318)를 구비하는 증폭기.
- 제 5 항에 있어서,상기 제 1 신호 경로(201) 내의 제 2 위상 시프터(251)와,상기 제 11 신호 경로(211) 내의 제 1 위상 시프터(2511)를 더 구비하는 증폭기.
- 제 6 항에 있어서,상기 제 1 신호 경로(201) 내의 제 2 감쇠기(261)와,상기 제 11 신호 경로(211) 내의 제 1 감쇠기(2611)를 더 구비하는 증폭기.
- 상기 제 2 신호 경로(202) 내의 제 2 지연 라인(272)과,상기 제 10 신호 경로(210) 내의 제 1 지연 라인(2710)을 더 구비하는 증폭기.
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