KR100312451B1 - 다중섹터 기지국에서 디지털 유니트내 스위칭 장치 - Google Patents

다중섹터 기지국에서 디지털 유니트내 스위칭 장치 Download PDF

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Abstract

본 발명은 디지털 유니트에 3섹터를 다중섹터로 스위칭해주는 스위칭 엘리먼트(SE : Switching Element)를 적용한 기지국 장치를 설계하여 모든 섹터간 소프터 핸드오프가 가능한 다중섹터 기지국 장치를 제공토록 한 다중섹터 기지국에서 디지털 유니트내 스위칭 장치에 관한 것으로서, 이러한 본 발명은, 기존 3섹터 기지국의 디지털 유니트부의 채널 엘리먼트의 다음단에 스위칭을 지원해 주는 스위칭 엘리먼트(SE)를 설계하여 기지국 시스템을 구성함으로써, 섹터내의 모든 핸드오프가 소프터 핸드오프로 동작할 수 있으며, 트래픽 채널 설정시에도 모든 채널 엘리먼트를 기지국이 담당하는 모든 섹터로 설정해 줄 수 있으므로 채널 엘리먼트의 효율적 할당이 이루어지도록 한다. 또한, SE의 추가를 지원할 수 있는 타이밍 설정, 파일롯 채널, 동기 채널, 액세스 채널의 설정시 SE의 운용, 핸드오프 및 호설정시의 SE의 운용을 통해 효율적으로 6섹터 기지국 시스템을 구현한다. 또한, SE를 통해 CE의 데이터를 6섹터 중 어떠한 섹터로도 연결할 수 있으므로 트래픽이 많은 섹터에 더 많은 CE를 할당하고, 트래픽이 적은 섹터에는 더 적은 CE를 할당할 수 있어, 채널 자원의 활용성이 높아진다.

Description

다중섹터 기지국에서 디지털 유니트내 스위칭 장치{Switching device in digital unit of multi-sector base station}
본 발명은 CDMA 이동통신 시스템의 다중섹터 기지국에서 디지털 유니트내 스위칭 장치에 관한 것으로, 특히 디지털 유니트에 3섹터를 다중섹터로 스위칭해주는 스위칭 엘리먼트(SE : Switching Element)를 적용한 기지국 장치를 설계하여 모든 섹터간 소프터 핸드오프가 가능한 다중섹터 기지국 장치를 제공토록 한 다중섹터 기지국에서 디지털 유니트내 스위칭 장치에 관한 것이다.
미래의 무선통신 시스템은 음성 뿐만 아니라 고속 데이터, 화상 등을 포함한 고속 멀티미디어 서비스를 지원해야할 것으로 예상된다. 무선통신 시스템의 주파수 자원은 한정되어 있으므로 고속 멀티미디어 서비스의 수용을 위해서는 우선적으로 무선채널의 대용량화가 요구된다. 따라서 한정된 주파수 자원을 효율적으로 재이용할 수 있는 마이크로셀(셀반경 : 수백미터), 피코셀(셀반경 : 수십미터) 개념의 도입은 불가피한 사안으로 대두되고 있다.
마이크로셀 시스템의 셀크기는 기존의 매크로셀 시스템의 셀크기보다 현저히 작으므로 기지국간 빈번한 핸드오프가 발생하여 통화의 품질을 저하시키는 문제가 있다. 셀룰러 시스템에서 기지국간에 발생하는 핸드오프를 소프트 핸드오프라 하는데, 이는 두 기지국 모두에 채널자원을 할당받아 행해지므로 채널자원의 낭비가 초래되며, 새로운 기지국과 채널을 설정해야 하므로 핸드오프 처리 시간이 많이 걸리게 된다. 이에 반해 소프터 핸드오프는 기존 3섹터 기지국의 각 섹터간에서 일어나는 핸드오프로 별도의 채널요소의 할당을 필요로하지 않으며, 핸드오프 시간도 소프트 핸드오프에 비해 적게 소요된다. 그러므로 많은 수의 작은 셀들이 필요한 마이크로셀 시스템을 실용화하기 위해서는 각 셀간의 핸드오프가 소프터 핸드오프로 진행되도록 시스템을 설계해야하며 다수의 셀들을 집중 관리할 수 있는 시스템 개발기술이 필요하다.
이러한 요구를 충족시킬 수 있는 기지국 시스템이 멀티섹터 기지국 시스템이다.
종래의 기지국 시스템은 최대 3섹터까지만 설치가 가능하도록 구현되어 있어서, 다중섹터를 구축하기 위해서는 다수의 1FA 3섹터 기지국 시스템들의 FA를 동일하게 하여 다중 섹터 기지국 장치를 구현하였다.
첨부한 도면 도1은 종래 1FA 3섹터 기지국 시스템 2개를 이용하여 6섹터 기지국 장치를 구현한 경우의 시스템 개략 구성도이다.
도시된 바와 같이, 기지국 제어기(BSC : Base Station Controller)(10)와, 상기 기지국 제어기(10)와 데이터 인터페이스를 위한 기지국 접속 네트워크(BIN : BTS Interconnection Network)(20)와, 상기 기지국을 전반적으로 제어하는 기지국 제어 프로세서(BCP : Base station Control Processor)(30)와, 상기 기지국 제어기(10)와 다수개의 섹터(81 ~ 86)간의 데이터를 처리 및 인터페이스해주는 3섹터용 제1 및 제2 디지털 유니트(DU : Digital Unit)(40)(50)와, 상기 제1 및 제2 디지털 유니트(40)(50)와 연결되며 송,수신되는 고주파를 처리하는 고주파 유니트(RU : RF Unit)(60)와, 상기 고주파 유니트(60)와 다수개의 섹터(81 ~ 86)사이에 구비되어 상호 신호를 접속해주는 전송단(TM : Transmit Mideum)(70)으로 구성된다.
상기에서, 제1디지털 유니트(40)는, 상기 기지국 접속 네트워크(20)와 인터페이스하며 디지털 유니트의 패킷 데이터를 송/수신하고, 디지털 유니트의 상태 정보들을 취합하는 셀프 컨트롤 및 라우팅 카드 어셈블리(SRCA : Shelf control & Routing Card Assembly)(41)와, CDMA 디지털 신호를 처리하는 CDMA 채널 카드(CDCA : CDMA Digital Channel card Assembly)(42)와, 상기 CDMA 채널 카드(42)와 고주파 유니트(60)사이에 위치하여 상기 CDMA 채널 카드(42)와는 디지털 인터페이스를 수행하고, 상기 고주파 유니트(60)와는 4.95Mhz 중간주파수 인터페이스를 제공해주는 베이스밴드 및 중간주파수 변환 카드 어셈블리(BICA : Baseband & IF Conversion Card Assembly)(43)로 구성된다.
또한, 제2디지털 유니트(50)도 전술한 제1 디지털 유니트(40)와 동일하게, 셀프 컨트롤 및 라우팅 카드 어셈블리(51)와, CDMA 채널 카드(52)와, 베이스밴드 및 중간주파수 변환 카드 어셈블리(53)로 구성된다.
또한, 상기 CDMA 채널 카드(41)(52)는 각각 제어와 입/출력을 담당하는 콘트롤러 및 입출력기와, 12개의 셀 사이트 모뎀(CSM : Cell Site Modem)이 구비된다.
그리고 전술한 셀프 컨트롤 및 라우팅 카드 어셈블리(51)는 하나의 디지털유니트내에 다수개 구비되며, 마찬가지로 CDMA 채널 카드(52)도 하나의 디지털 유니트당 10개의 CDMA 채널 카드가 구비되며, 베이스밴드 및 중간주파수 변환 카드 어셈블리(53)도 하나의 디지털 유니트 당 3개의 베이스밴드 및 중간주파수 변환 카드 어셈블리가 존재한다.
이와 같이 구성된 종래 다중섹터 기지국 장치는, 동일한 FA를 갖는 3섹터 기지국 시스템을 단순히 2개 결합하여 다중 섹터 기지국, 즉 6섹터 기지국 장치를 구현한다.
즉, 제1디지털 유니트(40)는 섹터(81 ~ 83)를 담당하며, 제2디지털 유니트(50)는 섹터(84 ~ 86)를 담당하므로, 이동국이 섹터(81 ~ 83)의 지역내에서 이동했을 때 또는 섹터(84 ~ 86)의 지역내에서 이동했을 때에는 소프터 핸드오프가 발생한다. 그러나 이동국이 섹터(81 ~ 83)중의 어느 한 지역에서 섹터(84 ~ 86)중의 어느 한 지역으로 이동했을 때에는 소프트 핸드오프가 일어나게 된다. 여기서 소프트 핸드오프는 현재의 기지국과의 연결이 해제되기 전에 새로운 기지국의 채널 요소를 할당받아 동시에 통화가 이루어지므로 통화 단절 현상을 방지할 수 있지만, 핸드오프 처리시간이 길어지고 두개의 채널 엘리먼트가 소요되므로 채널자원의 이용효율이 저하되는 단점이 있다.
또한, 제1디지털 유니트(40)에 있는 유휴 채널 엘리먼트를 제2디지털 유니트(50)가 담당하는 섹터(84 ~ 86)에 할당할 수 없으며, 마찬가지로 제2디지털 유니트(50)의 채널 엘리먼트를 제1디지털 유니트(40)가 담당하는 섹터(81 ~ 83)에 할당할 수 없게되므로, 트래픽 채널 설정시에도 채널 엘리먼트의 유동적 할당에 문제가 발생 하였다.
또한, 주지한 바와 같이 종래의 다중섹터 기지국 시스템은 2개의 1FA 3섹터 시스템의 FA를 동일하게 하여 다중섹터 기지국 장치를 구현한 경우, 하드웨어 및 소프트웨어의 변경 사항이 거의 없으므로 다중섹터 기지국 장치의 구현이 가능하다는 이점이 있다.
반면에, 다수의 시스템 유닛이 사용되므로 시스템 구축시 많은 비용이 소요되는 단점이 있으며, 3섹터 디지털 유니트 간의 소프트 핸드오프로 인해 핸드오프 처리 시간이 길어지고 채널 자원의 이용 효율이 저하되는 단점이 있다. 또한, 3섹터 1FA 디지털 유니트 셀프 2기를 가지고 6섹터 BTS 시스템을 구성할 경우 항상 3섹터 1FA 디지털 유니트 셀프 2기가 소요되므로 하나의 기지국 장치가 차지하는 면적 및 비용이 증가하는 단점이 있다.
이에 본 발명은 상기와 같은 종래 1FA 3섹터 기지국 시스템 2기를 이용하여 멀티섹터(6섹터) 기지국 시스템을 구현할 경우 발생하는 제반 문제점을 해결하기 위해서 제안된 것으로서,
본 발명의 목적은, 디지털 유니트에 3섹터를 다중섹터로 스위칭해주는 스위칭 엘리먼트(SE : Switching Element)를 적용한 기지국 장치를 설계하여 모든 섹터간 소프터 핸드오프가 가능토록 한 다중섹터 기지국에서 디지털 유니트내 스위칭 장치를 제공하는 데 있다.
이러한 목적을 달성하기 위한 본 발명은,
기존 3섹터 기지국의 디지털 유니트부의 채널 엘리먼트의 다음단에 스위칭을 지원해 주는 스위칭 엘리먼트(SE)를 설계하여 기지국 시스템을 구성함으로써, 섹터내의 모든 핸드오프가 소프터 핸드오프로 동작할 수 있으며, 트래픽 채널 설정시에도 모든 채널 엘리먼트를 기지국이 담당하는 모든 섹터로 설정해 줄 수 있으므로 채널 엘리먼트의 효율적 할당이 이루어지도록 한다.
또한, SE의 추가를 지원할 수 있는 타이밍 설정, 파일롯 채널, 동기 채널, 액세스 채널의 설정시 SE의 운용, 핸드오프 및 호설정시의 SE의 운용을 통해 효율적으로 6섹터 기지국 시스템을 구현한다.
즉, 섹터간 소프터 핸드오프를 지원하는 다중섹터 시스템을 구현하는 데 있어서의 근원적인 어려움은 채널요소가 3섹터까지만 지원하도록 설계되어 있다는 점이므로, 본 발명은 기존 α,β,γ섹터만을 지원하는 채널요소(CE : Channel Element)의 데이터를 그 이상의 섹터로 스위칭해 주고, 다중섹터로부터의 데이터를 3섹터로 스위칭해줄 수 있는 SE를 설계하여 멀티섹터 기지국 시스템을 구현한다. 이와 같은 방법으로 다중섹터 기지국 시스템을 구현하면, 각 섹터간의 핸드오프는 모두 소프터 핸드오프로 처리할 수 있으며, 기존의 시스템을 그대로 적용하는 경우보다 간단하게 다중섹터 기지국을 구성할 수 있다.
또한, SE를 통해 CE의 데이터를 6섹터 중 어떠한 섹터로도 연결할 수 있으므로 트래픽이 많은 섹터에 더 많은 CE를 할당하고, 트래픽이 적은 섹터에는 더 적은 CE를 할당할 수 있으므로, 채널 자원의 활용성이 높아진다.
도1은 종래 1FA 3섹터 기지국 시스템을 이용한 6섹터 기지국 장치의 구성도이고,
도2는 본 발명에 의한 스위칭 엘리먼트(SE)를 적용한 6섹터 기지국 장치의 구성도이고,
도3은 본 발명에 의한 다중섹터 기지국에서 디지털 유니트내 스위칭 장치의 구성을 보인 블록도이고,
도4는 도3에 적용된 스위칭 엘리먼트와 파일롯 채널, 동기 채널, 액세스 채널, 페이징 채널간의 연결 구성도이고,
도5는 도3의 제1 및 제2 스위치 컨트롤러의 일 실시예를 보인 구성도이고,
도6은 도3의 제1 및 제2 순방향 스위칭부의 일 실시예를 보인 구성도이고,
도7은 도3의 제1 및 제2 역방향 스위칭부의 일 실시예를 보인 구성도이고,
도8은 도3의 제1 및 제2 디지털 조합부의 일 실시예를 보인 구성도이고,
도9는 도3의 제1 및 제2 패리티 발생부의 일 실시예를 보인 구성도이고,
도10은 도3의 제1 및 제2 패리티 검에러 검출부 및 이전 SE 데이터 입력 차단부의 일 실시예를 보인 구성도이고,
도11은 도3의 인터럽트 발생부의 일 실시예를 보인 구성도이고,
도12는 도3에 적용된 각부 기능 레지스터의 파라미터를 보인 도면으로서,
도12a는 스위칭 엘리먼트의 내부 기능 레지스터의 파라미터이고,
도12b는 제1 스위치 컨트롤러내 레지스터의 동작 파라미터이고,
도12c는 제2 스위치 컨트롤러내 레지스터의 동작 파라미터이고,
도12d는 모드 수행 제어 레지스터의 파라미터이고,
도12e는 I채널 블럭 상태 레지스터의 파라미터이고,
도12f는 Q채널 블럭 상태 레지스터의 파라미터이고,
도12g는 I채널 블럭 상태 레지스터의 파라미터이며,
도12h는 Q채널 블럭 상태 레지스터의 파라미터이다.
<도면의 주요 부분에 대한 부호의 설명>
201 : 기능 디코더 202,203 : 제1 및 제2 스위치 컨트롤러
204,205 : 제1 및 제2 순방향 스위치부
206,207 : 제1 및 제2 역방향 스위치부
208,209 : 제1 및 제2 디지털 조합부
210,211 : 제1 및 제2 패리티 발생부
212 : 타이밍 발생부
213,214 : 제1 및 제2 패리티 에러 검출부
215,216 : 제1 및 제2 인터럽트 발생부
217,218 : 제1 및 제2 이전 SE 데이터 입력 차단부
219,220 : 제1 및 제2 멀티플렉서
이하, 상기와 같은 기술적 사상에 따른 본 발명의 바람직한 실시예를 첨부한 도면에 의거 상세히 설명한다.
도2는 본 발명에 의한 스위칭 엘리먼트(SE)를 구비한 멀티섹터 기지국 시스템의 구성을 보인 도면이다.
도시된 바와 같이, 기지국을 제어하는 기지국 제어기(BSC)(110)와, 상기 기지국 제어기(110)와 기지국간의 인터페이스를 제공하는 기지국 접속네트(BIN)(120)와, 기지국 장치 전체 동작을 제어하는 기지국 제어 프로세서(BCP)(130)와, 상기 기지국 제어기(110)에서 얻어지는 순방향 링크 신호와 역방향 링크 신호를 처리하는 디지털 유니트(140)와, 상기 디지털 유니트(140)와 연결되는 고주파 유니트(150)와, 상기 고주파 유니트(150)와 6섹터(171 ~ 176)간의 신호를 인터페이스해주는 트랜스미트 미디움(160)으로 구성된다.
여기서 디지털 유니트(140)는, CDMA 디지털 신호를 처리하는 CDMA 채널 카드(CDCA-SE)(142)와, 상기 CDMA 채널카드(142)와 고주파 유니트 사이에 위치하며 CDCA-SE(142)와는 디지털 인터페이스를 수행하고 고주파 유니트와는 4.95Mhz 중간주파수 인터페이스를 제공하는 베이스밴드 및 중간주파수 변환 카드 어셈블리(143)와, 기지국 접속 네트워크(BIN)와 인터페이스하며 패킷 데이터를 송,수신하고 디지털 유니트의 상태 정보들을 취합하는 셀프 컨트롤 및 라우팅 카드 어셈블리(141)로 구성된다.
이와 같이 구성된 디지털 유니트는, 순방향 링크시 기지국 접속 네트워크(BIN)에서 들어오는 제어 및 트래픽 HDLC 패킷을 셀프 컨트롤 및 라우팅 카드 어셈블리(141)에서 수신하여 디지털 유니트에 해당하는 패킷만을 필터링하여 멀티-드롭(MULTI-DROP)버스에 실는다. 그러면 CDMA 채널 카드(142)는 이 멀티-드롭 버스로부터 자기 패킷만을 받아 들인다. 그리고 CDMA 채널 카드(142)내에 구비된 셀 사이트 모뎀(CSM)은 트래픽 및 제어 데이터를 J-STD-008의 기지국 순방향 채널 구조대로 처리하여 디지털 변조 데이터를 상기 베이스밴드 및 중간주파수 변환 카드 어셈블리(143)에 전달한다(Tx Data Stream). 그러면 각 베이스밴드 및 중간주파수 변환카드 어셈블리(143)는 각 섹터에 해당하는 순방향 디지털 신호들을 디지털 가산하고, 아날로그 신호로 변환한 후 QPSK변조하여 4.95Mhz 중간주파 신호를 출력하게 된다.
다음으로, 역방향 링크시 고주파 유니트(150)로부터 4.95Mhz 중간주파 신호를 수신한 베이스밴드 및 중간주파수 변환카드 어셈블리(143)는 자동 이득 제어(AGC) 및 QPSK 복조를 수행하고, 기저대역 신호로 변환을 한 후 디지털 신호로 변환을 한다. 그리고 디지털 신호로 변환한 디지털 샘플 데이터를 멀티-드롭으로 상기 CDMA 채널카드(142)에 전달한다. 이를 수신한 CDMA 채널카드(142)내 셀 사이트 모뎀은 이 디지털 샘플들을 CDMA 디지털 복조하여 해당 사용자의 정보 데이터를 만들어서 i960에 알려주고, 내부의 HDLC 제어기는 이 데이터를 읽어서 HDLC 패킷을 만들어 송신 멀티-드롭 버스에 실어준다. 이 송신 버스는 셀프 컨트롤 및 라우팅 카드 어셈블리(141)를 경유하여 기지국 접속 네트워크(120)에 접속된다. 이때 제어및 상태 패킷들도 상기 셀프 컨트롤 및 라우팅 카드 어셈블리(141)를 경유하여 송수신된다.
한편, 상기와 같이 스위칭 엘리먼트를 이용하여 6섹터 기지국 시스템을 구현한 경우, 6섹터 기지국의 운용을 위한 요구 사항이 필요하다.
기존의 시스템에서는 Omni, Omni-Outdoor, Sector, Sector-Outdoor로 기지국 형상을 정의하여 사용하였다. 6섹터 기지국 시스템은 6섹터를 위한 새로운 형상이므로 이러한 형상정보의 추가가 필요하다. 따라서 본 발명에서는 형상정보에 Sector6_BTS라는 이름의 새로운 형상 정보를 추가하며, 섹터 ID를 0 ~ 5로 확장한다.
또한, IS-95 규격을 만족하기 위해서 기지국은 UT(Universal Time)에 정렬하여 순방향 데이터 스트림을 전달하여야 한다. 순방향 채널에는 다음과 같은 지연이 존재한다.
Tpp2s_dly: UT와 CSM1.0칩의 PP2S 핀에 입력되는 짝수 초 클럭과의 지연,
Tmod_dly: CSM1.0 칩의 프로세싱 지연,
Tdist_dly: CSM1.0출력이 안테나에서의 실제 브로딩캐스팅 되는 발생하는 지연이 그것이다.
따라서 순방향 채널에서 일어나는 총 지연은 Tpp2s_dly+ Tmod_dly+ Tdist_dly가 된다.
이러한 지연을 보상해 주기 위해 셀 사이트 모뎀은 순방향 입력 데이터를 총지연 시간 만큼 시간적으로 앞당겨 전달한다. 지연 보상을 위한 셀 사이트 모뎀 칩은 다음과 같은 레지스터를 구비하고 있다.
TX_PCG_ADV(6bit) : 파워 컨트롤 그룹(1.25ms)단위로 인코더의 타이밍을 앞당겨 시켜준다. 최대 80ms ~ 8PN 칩 만큼의 시간을 앞당길 수 있다.
TX_8CHIP_ADV(8bit) : 8핀 칩(6.51μs)단위로 인코더의 타이밍을 앞당겨 준다. 최대 1PCG ~ 8PN 칩 만큼의 시간을 앞당길 수 있다.
Sn_CHIPX2_ADV910bit) : 셀 사이트 모뎀내의 α,β,γ의 3 섹터의 타이밍을 1/2PN칩(4.07μs) 단위로 타이밍을 앞당길 수 있다.
TX_PHASE(2bit) : 1/8PN칩(0.10μ)단위로 전송 조합기의 타이밍을 앞당겨 준다. 최대 3/8PN칩 만큼의 시간을 앞당길 수 있다.
상기 타이밍 당김을 위한 지연 측정 및 타이밍 레지스터의 셋팅은 다음과 같이 한다.
1) BICA와 연결되는 최종 SE 블럭으로부터 안테나 까지의 BICA와 연결되는 최종 SE의 출력으로부터 안테나까지의 Tdist_dly를 1/8PN 칩 단위로 측정한다.
2) 셀 사이트 모뎀 칩의 프로세싱 지연과 SE 칩의 프로세싱 지연을 1/8칩 단위로 구하고 이를 더하여 Tmod_dly로 놓는다. 만약, 셀 사이트 모뎀 및 SE가 n번째 단에 있다면 프로세싱 지연은 Tmod_dly= n * Tmod_dly1가 된다.
3) Tpp2s_dly를 1/8칩 단위로 구하고 측정한다.
4) 각가의 지연값을 더하여 총 지연값(Tpp2s_dly+ Tmod_dly+ Tdist_dly)을 구한다(1/8칩 단위).
5) 총 지연값을 PCG(Power Control Group : 1.25ms)단위로 구하여 TX_PCG_ADV에 셋팅하고, PCG 이하의 나머지 값은 TX_8CHIP_ADV에 셋팅한다.
6) 총 지연값의 하위 10비트를 취하고, 이를 1/2PN 칩 단위로 구하여 SN_CHIP_ADV에 셋팅한다.
7) 총 지연값의 하위 2비트를 TX_PHASE에 셋팅한다.
각 6섹터의 순방향 전송 경로가 같은 경우 초기화 시에만 상기 1) 내지 7)까지의 과정을 행하며, 각 6섹터간 순방향 전송 경로가 다른 경우, 예를 들어 안테나까지의 거리가 각 섹터마다 다른 경우 초기화 뿐만 아니라 호설정 및 핸드오프 Add 및 Swap 때마다 SE제어 명령을 내리기 전에 상기 1) 내지 7)의 과정을 수행한다.
다음으로, 셀 사이트 모뎀의 전송 모드의 변경이 요구된다.
기존 3섹터용 채널카드의 경우 순방향 데이터에 대해 CE를 캐스케이드(Cascade)형으로 연결하고, 이전 CE에서 온 순방향 데이터와 자체의 데이터를 CE 내부에서 디지털 컴바인하여 출력하는 노말(Normal) 모드를 순방향 전송모드로 세팅하였다.
그러나 본 발명에서는, 채널카드에서는 CE 다음에 SE를 연결하여 3섹터용 신호를 6섹터용으로 스위칭한 후, 이 신호와 이전 SE에서 들어오는 6섹터용 신호를 SE내부에 있는 디지털 조합기에서 조합하여 출력하므로 CSM 내부의 조합기를 사용하지 않게 되었다. 이러한 구조를 지원하기 위해 CE는 중앙처리장치(CPU)로부터 자신에게 들어온 데이터만을 전송하도록 설정해야 한다. 즉, 셀 사이트 모뎀 칩의 어드레스 68h에 위치한 SUMMER_CTL 레지스터의 3번째 비트인 TX_SUM_NORMAL 비트를 '0'으로 설정한다.
또한, 오버헤드 채널 설정, 발신/착신호, 핸드오프 시의 SE 운용 방법이 요구된다.
호설정, 핸드오프, 위치등록 등을 위한 시그널링을 위해 각 다중섹터마다 적어도 1개씩의 파일럿, 동기, 액세스 및 페이징 채널을 할당해야 한다. 파일럿/동기/액세스 채널은 1개의 CE로 할당가능하고, 페이징 채널은 별도의 CE로 할당 가능하다. 이러한 채널들은 각각의 다중섹터마다 적어도 1개씩 고정되어 필요하므로 시스템 초기화시 SE에는 고정된 스위치값을 세팅하면 된다. 이 고정값은 시스템 운용중에 바꿀 필요가 없다. 멀티섹터 기지국 시스템이 도2와 같은 구성일 경우, 6개의 섹터가 존재하므로 각각의 섹터마다 파일럿/동기/액세스용으로 1개, 페이징용으로 적어도 1개의 CE를 할당하고, 각 CE의 데이터를 스위칭해주는 SE를 도4와 같이 세팅한다.
파일럿 채널, 동기 채널, 액세스 채널 및 페이징 채널을 통해 전달되는 시그널의 처리는 기존 3섹터 기지국 시스템에서 수행하는 방식을 그대로 적용하되, 0 ~ 2의 값을 가지는 기존 3섹터의 섹터_고유번호(sector_id)를 본 발명에서는 0 내지 5의 값을 가지도록 확장한다.
그리고 트래픽 채널 관련 처리 역시 섹터_고유번호를 0 내지 5로 확장하고다음과 같이 처리한다.
발신호 처리시 기지국 제어 프로세서(BCP)는 호시도가 들어온 액세스 채널의 ID를 통해 이동국이 어느 섹터에 위치해 있는가를 알 수 있으므로, tc_mob_assign_msg의 sector_id 필드를 해당 섹터로 설정하여 CDCA-SE에 보내준다. CDCA-SE에서는 tc_mob_assign_msg를 이용하여 트래픽 채널을 설정하고, 설정된 CE를 해당 섹터에 연결할 수 있도록 SE에 스위치 제어 명령을 내린다.
착신호 처리시 BCP가 pc_page_mob_msg를 보내오면, CDCA-SE는 psge_msg를 이동국에 보내고, 이동국이 액세스 채널을 통해 Page_response_msg를 CDCA-SE에 보내면, CDCA-SE는 cc_cai_page_resp를 BCP에 보낸다. BCP는 cc_cai_page_resp 응답이 온 액세스 채널의 ID를 통해 이동국이 위치한 섹터를 알 수 있으므로 tc_mob_assign_msg의 sector_id 필드를 해당 섹터로 설정하여 CDCA-SE에 보내준다.
CDCA-SE에서는 tc_mob_assign_msg를 이용하여 트래픽 채널을 설정하고, 설정된 CE를 해당 섹터에 연결할 수 있도록 SE에 스위치 제어 명령을 내린다.
소프터, 소프트, 하드 핸드오프의 Add동작 흐름 및 Swap 동작 흐름중 BCP는 CDCA-SE에 tc_mob_assign message를 통해 트래픽 채널을 설정하라는 명령을 내린다. 이 메시지를 이용하여 CDCA-SE에서는 트래픽 채널을 설정하고 SE를 가산되는 섹터로 연결한다.
상기에서는 본 발명에 의한 6섹터 기지국 설계시 기지국 형상정보 변경에 대해 살펴 보았으며, 이하에서는 실제 본 발명에서 제안한 스위칭 엘리먼트(SE)의 구성 및 작용을 설명한다.
상기 SE는 3섹터용으로 구성된 CE 2개로부터 순방향 데이터를 입력받아 CDCA 컨트롤러의 제어 명령에 따라 6개 섹터용 신호로 스위칭한 후 이를 이전 SE의 순방향 신호와 조합하여 출력하고, 6섹터로부터 들어오는 역방향 데이터를 CDCA-SE 컨트롤러의 제어 명령에 따라 3섹터로 스위칭한 후 이를 2개의 CE로 출력하는 기능을 한다.
제어 명령은 SE내부의 Sw-Con 레지스터의 설정에 의하며, 이러한 레지스터의 설정은 도12에 도시된다.
여기서, 도12a는 스위칭 엘리먼트의 내부 기능 레지스터의 파라미터이다. 도12a중 Parity_Int_Clr(Write Only, Address : 03H)는 패리티 에러가 발생하면, 그 값은 패리티 상태 레지스터에 저장되고,패리티 인터럽트가 발생하여 프로세서에 이를 알린다. 패리티 인터럽트는 한번 발생하면 중앙처리장치(CDCA-SE 컨트롤러)에서 이를 인지하고 클리어될 때까지 그 값을 계속 유지하고 있으므로, 프로세서에서는 패리티 인터럽트를 클리어해 주어야 한다. 이는 SE의 03h 번지에 D'ont care 데이터를 써넣어 줌으로써 가능하다.
도12b는 제1 스위치 컨트롤러내 레지스터의 동작 파라미터이고, 도12c는 제2 스위치 컨트롤러내 레지스터의 동작 파라미터이며, 도12d는 모드 수행 제어 레지스터의 파라미터이고, 도12e는 I채널 블럭 상태 레지스터의 파라미터이며, 도12f는 Q채널 블럭 상태 레지스터의 파라미터이고, 도12g는 I채널 블럭 상태 레지스터의 파라미터이며, 도12h는 Q채널 블럭 상태 레지스터의 파라미터이다.
한편, 상기 SE의 입출력 및 레지스터 구조를 살펴보면 다음과 같다.
SE의 총 입출력핀은 187개로 기능에 따라 다음과 같이 나뉜다.
a. 제어용 핀 : address0 ~ address3, /CS, /RD, /WR, Data0 ~ Data7, P_int0, Pint1.
b. 클럭 : Sys-clk, Even-clk
C. 순방향 데이터 핀 :
1) 2개의 셀 사이트 모뎀으로부터의 순바향 데이터 입력핀(3섹터 마다 I,Q,Even, Odd)
AIFw[1..0][1..0], AQFw[1..0][1..0]
BIFw[1..0][1..0], BQFw[1..0][1..0]
GIFw[1..0][1..0], GQFw[1..0][1..0]
2) 이전단 SE로부터의 순방향 입력핀(6섹터 마다 I,Q, Even, Odd)
S0IPr[1..0], S0QPr[1..0]
S1IPr[1..0], S1QPr[1..0]
S2IPr[1..0], S2QPr[1..0]
S3IPr[1..0], S3QPr[1..0]
S4IPr[1..0], S4QPr[1..0]
S5IPr[1..0], S05Pr[1..0]
3) 순방향 데이터 출력핀
S0IFw[1..0], S0QFw[1..0]
S1IFw[1..0], S1QFw[1..0]
S2IFw[1..0], S2QFw[1..0]
S3IFw[1..0], S3QFw[1..0]
S4IFw[1..0], S4QFw[1..0]
S5IFw[1..0], S5QFw[1..0]
d. 역방향 데이터핀
1) BICA로부터의 역방향 입력핀(6섹터 마다 I,Q)
S0IRv[3..0], S0QRv[3..0]
S1IRv[3..0], S1QRv[3..0]
S2IRv[3..0], S2QRv[3..0]
S3IRv[3..0], S3QRv[3..0]
S4IRv[3..0], S4QRv[3..0]
S5IRv[3..0], S5QRv[3..0]
2) 2개의 셀 사이트 모뎀으로 부터의 역방향 출력핀(3섹터 마다 I,Q)
AIRv[1..0][3..0], AQRv[1..0][3..0]
BIRv[1..0][3..0], BQRv[1..0][3..0]
GIRv[1..0][3..0], GQRv[1..0][3..0]
상기와 같은 입출력 핀 구조를 갖는 SE는 다음과 같다.
첨부한 도면 도3은 본 발명에 의한 멀티섹터 기지국 시스템에서 디지털 유니트내 스위칭 장치의 일 실시예를 보인 블록 구성도이다.
여기서, 참조부호 201은 CDCA-SE 컨트롤러에서 얻어지는 어드레스와 기록/판독 신호를 받아 이를 디코딩하고, 그 디코딩 결과치로 스위칭 엘리먼트내의 각 블럭에 인에이블 신호를 전달하는 기능 디코더이며, 참조부호 202,203은 상기 기능 디코더(201)를 통해 얻어지는 상기 CDCA-SE 컨트롤러의 스위치 제어명령을 저장하고, 그 저장한 스위치 제어명령을 디코딩하여 스위치 제어 신호를 만든 후 순방향 스위치와 역방향 스위치를 제어하는 제1 및 제2 스위치 컨트롤러이다.
또한, 참조부호 204, 205는 상기 제1 및 제2 스위치 컨트롤러에서 각각 얻어지는 스위치 제어 신호에 따라 두개의 셀 사이트 모뎀에서 얻어지는 3섹터 순방향 신호를 6섹터 신호로 분배해주는 제1 및 제2 순방향 스위치부이고, 참조부호 206,207은 상기 제1 및 제2 스위치 컨트롤러에서 각각 얻어지는 스위치 제어 신호에 따라 BICA로부터 들어온 6섹터 역방향 신호를 상기 셀 사이트 모뎀의 3섹터에 연결해주는 제1 및 제2 역방향 스위치부이다.
또한, 참조부호 208,209는 상기 제1 및 제2 순방향 스위치부에서 얻어지는 6섹터용 데이터와 이전 SE단에서 들어오는 6섹터용 데이터를 각각 가산하는 제1 및 제2 디지털 조합부이고, 참조부호 210,211은 상기 제1 및 제2 디지털 조합부에서 각각 얻어지는 순방향 데이터의 패리티를 검사하고, 각 데이터 단위의 마지막 비트에 홀수 패리티를 삽입해주는 제1 및 제2 패리티 발생부이다.
또한, 참조부호 212는 입력되는 짝수 초 클럭에 동기되어 매 시스템 클럭마다 타이밍 클럭을 발생하여 각 블록에 전달해주는 타이밍 발생부이고, 참조부호 213,214는 이전 SE로부터 전달되는 디지털 조합 데이터의 패리티가 홀수 패리티인지 검사하고, 패리티 에러가 발생한 경우 패리티 에러 신호를 활성화시키는 제1 및제2 패리티 에러 검출부이고, 참조부호 215,216은 상기 제1 및 제2 패리티 에러 검출에 의해 패리티 에러가 검출된 경우 상기 CDCA-SE 컨트롤러에 인터럽트를 발생해주는 제1 및 제2 인터럽트 발생부이다.
또한, 참조부호 217,218은 상기 패리티 에러가 발생한 경우 이전 SE의 데이터가 상기 제1 및 제2 디지털 조합부에 입력되는 것을 차단하는 제1 및 제2 이전 SE 데이터 입력 차단부이고, 참조부호 219,220은 상기 제1 및 제2 패리티 발생부에서 각각 얻어지는 순방향 데이터와 상기 이전 SE에서 얻어지는 순방향 데이터를 멀티플렉싱하여 출력하는 제1 및 제2 멀티플렉서이다.
또한, 참조부호 221,222는 상기 제1 및 제2 이전 SE 데이터 입력 차단부에서 각각 얻어지는 데이터 입력 차단 상태값을 저장하는 제1 및 제2 블록킹 상태 레지스터이고, 참조부호 223, 224는 상기 제1 및 제2 인터럽트 발생부에서 각각 얻어지는 인터럽트 발생 상태값을 저장하는 제1 및 제2 인터럽트 상태 레지스터이며, 참조부호 226,226은 수행 제어 선택신호를 저장하는 제1 및 제2 수행 제어 레지스터이다.
여기서 상기와 같이 구현된 SE는 두개의 셀 사이트 모뎀(CSM1.0)으로부터의 순방향 및 역방향 데이터를 스위칭하고, 디지털 조합하는 기능을 수행하기 때문에, SE 전체의 타이밍 및 제어를 담당하는 타이밍 발생부(212) 및 기능 디코더(201)를 제외한 나머지 블록들은 모두 2개로 이루어져 각각의 셀 사이트 모뎀에서 오는 입력을 처리한다.
한편, 주지한 바와 같이 구성된 본 발명에 의한 디지털 유니트내 스위칭 장치는, 기능 디코더(201)에서 CDCA-SE 컨트롤러(i960)로부터 얻어지는 어드레스와 기록/판독 신호를 받아 이를 디코딩하여 스위칭 장치(SE)내의 각 블럭에 인에이블 시그널을 전달한다.
여기서 기능 디코더(201)에서 출력되어 각 블럭에 전달되는 인에이블 신호는 Sw_Reg_Sel_Sigs, Blk_Sts_Sel, Int_Sts_Sel, Op_Con_Sel 및 Int_Clr_Sig가 있다.
그 중 Sw_Reg_Sel_Sigs는 컨트롤러가 스위칭 장치(SE)에 스위치 제어 정보를 기록할 때 활성화되는 시그널이며, Blk_Sts_Sel은 상기 컨트롤러가 제1 및 제2 블록킹 상태(Block Status) 레지스터(221)(222)를 읽을 때 활성화되는 시그널이며, Int_Sts_Sel은 상기 컨트롤러가 제1 및 제2 인터럽트 상태 레지스터(223)(224)를 읽을 때 활성화되는 시그널이며, Op_Con_Sel은 상기 컨트롤러가 스위칭 장치(SE)의모드를 설정하기 위해 제1 및 제2 수행 제어 레지스터(225)(226)에 모드 설정 데이터를 기록할 때 활성화되는 시그널이며, Int_Clr_Sig는 상기 컨트롤러가 발생된 인터럽트를 클리어(Clear)할 때 활성화되는 시그널이다.
또한, 타이밍 발생부(210)는 입력되는 짝수 초 클럭을 기준으로 매 8 시스템 클럭마다 타이밍 신호(Time_Cnt)를 발생하고, 상기 타이밍 신호가 필요한 블록에 이를 전달해준다. 즉, 스위칭 장치의 모든 블록의 동작은 짝수 초를 기준으로 이루어진다. 왜냐하면 들어오는 데이터 패킷이 짝수 초 클럭에 기준하여 정렬되는 구조를 가지기 때문이다. 따라서 짝수 초 클럭이 어서트(Assert)되는 것을 기준으로 매 8 시스템 클럭마다 하나의 데이터 단위가 전달되므로, 현재 전달되는 비트가 데이터 패킷의 몇번째 비트인가를 알아낼 수 있는 기준을 제공하는 기능이 필요하며,이러한 기능을 수행하는 부분이 타이밍 발생부(212)이다. 상기 타이밍 발생부(212)는 짝수 초 클럭에 동기되어 매 시스템 클럭마다 증가하는 모듈로-8 카운터를 이용함으로써 간단하게 구현할 수 있다.
한편, 상기 기능 디코더(201)로부터 출력되는 스위치 제어 정보다 제1 및 제2 스위치 컨트롤러(202)(203)에 입력되면, 상기 제1 및 제2 스위치 컨트롤러(202)(203)는 각각 입력된 스위칭 정보를 저장하고, 저장한 값을 디코딩하여 스위치 제어 신호(Sw_Con_Sig)를 만들어 제1 및 제2 순방향 스위치(204)(205)와 제1 및 제2 역방향 스위치부(206)(207)를 제어하게 된다.
여기서, 제1 및 제2 스위치 컨트롤러(202)(203)는, 도5에 도시된 바와 같이, 상기 기능 디코더(201)로부터 얻어지는 기록 신호(WR), 판독 신호(RD) 및 칩 선택 신호(CS)에 따라 입력되는 스위치 제어정보(Sw_Con_Data)를 래치하는 래치(301), 상기 래치(301)의 출력 신호에 따라 미리 저장된 제1 내지 제3 스위치 제어신호(Sw_Con_Sigs_A, Sw_Con_Sigs_B, Sw_Con_Sigs_G)를 발생하는 제1 내지 제3 디코더(302 ~ 304)로 각각 구성된다.
이렇게 구성된 제1 및 제2 스위치 컨트롤러(202)(203)는, 래치(301)에서 상기 기능 디코더(201)로부터 입력되는 스위치 제어정보를 래치하게 되고, 제1 내지 제3 디코더(302 ~ 304)는, 상기 래치(301)에서 출력되는 신호중 3비트를 입력으로 받고, 그 입력 신호에 따라 미리 저장된 8개의 스위치 제어 신호중 하나를 출력한다. 여기서 제1 내지 제3 디코더(302 ~ 304)는 3:8 디코더로 구현되며, 그 출력은 각 섹터별 스위치 제어신호가 된다.
다음으로, 상기 제1 및 제2 순방향 스위치부(204)(205)는, 상기 제1 및 제2 스위치 컨트롤러(202)(203)에서 얻어지는 스위치 제어신호에 따라 셀 사이트 모뎀(CSM)에서 들어온 3섹터 순방향 신호를 6섹터 신호로 분배하여 후단의 제1 및 제2 디지털 조합부(208)(209)에 각각 전달한다.
여기서, 제1 및 제2 순방향 스위치부(204)(205)는, 도6에 도시된 바와 같이, 입력되는 시스템 클럭에 동기하여 셀 사이트 모뎀에서 얻어지는 3섹터 순방향 데이터(각 섹터당 4비트)를 래치하는 래치(410)와, 상기 제1 및 제2 스위치 컨트롤러(202)(203)에서 각각 얻어지는 스위치 제어신호중 알파 섹터 스위치 제어신호(Sw_Con_Siga_A)에 따라 상기 래치(410)에서 출력되는 데이터중 4비트 알파 섹터 데이터를 버퍼링하여 6섹터 신호(s0 ~ s5)로 출력하는 제1버퍼부(420)와, 상기 제1 및 제2 스위치 컨트롤러(202)(203)에서 각각 얻어지는 스위치 제어신호중 베타 섹터 스위치 제어신호(Sw_Con_Siga_B)에 따라 상기 래치(410)에서 출력되는 데이터중 4비트 베타 섹터 데이터를 버퍼링하여 6섹터 신호(s0 ~ s5)로 출력하는 제2버퍼부(430)와, 상기 제1 및 제2 스위치 컨트롤러(202)(203)에서 각각 얻어지는 스위치 제어신호중 감마 섹터 스위치 제어신호(Sw_Con_Siga_G)에 따라 상기 래치(410)에서 출력되는 데이터중 4비트 감마 섹터 데이터를 버퍼링하여 6섹터 신호(s0 ~ s5)로 출력하는 제3버퍼부(440)로 각각 구성된다.
그리고 제1버퍼부(420)는 입력되는 4비트 알파 섹터 신호를 6섹터 신호로 분배해주는 제1 내지 제6 삼상태 버퍼(421 ~ 426)를 구비하며, 제2버퍼부(430)는 입력되는 4비트 베타 섹터 신호를 6섹터 신호로 분배해주는 제1 내지 제6 삼상태 버퍼(431 ~ 436)를 구비하며, 또한 제3버퍼부(440)도 입력되는 4비트 감마 섹터 신호를 6섹터 신호로 분배해주는 제1 내지 제6 삼상태 버퍼(441 ~ 446)를 구비한다.
이와 같이 구성된 제1 및 제2 순방향 스위치부(204)(205)는, 먼저 래치(410)에서 클럭단으로 입력되는 시스템 클럭에 동기하여 각 섹터당 4비트로 입력되는 3섹터 순방향 데이터를 래치한다.
이렇게 래치된 3섹터 신호중 알파 섹터에 해당하는 4비트 데이터는 제1버퍼부(420)에 입력되며, 베타 섹터에 해당하는 4비트 데이터는 제2버퍼부(430)에 입력되고, 감마 섹터에 해당하는 4비트 데이터는 제3버퍼부(440)에 입력된다.
그러면 제1버퍼부(420)는 상기 제1 및 제2 스위치 컨트롤러(202)(203)에서 얻어지는 스위치 제어신호중 알파 섹터 스위치 제어신호에 따라 제1 내지 제6 삼상태 버퍼(421 ~ 426)로 각각 버퍼링하여 6개의 신호(s0 ~ s5)로 출력한다.
마찬가지로 제2버퍼부(430)도 상기 제1 및 제2 스위치 컨트롤러(202)(203)에서 얻어지는 스위치 제어신호중 베타 섹터 스위치 제어신호에 따라 제1 내지 제6 삼상태 버퍼(431 ~ 436)로 각각 버퍼링하여 6개의 신호(s0 ~ s5)로 출력한다.
또한, 제3버퍼부(440)도 상기 제1 및 제2 스위치 컨트롤러(202)(203)에서 얻어지는 스위치 제어신호중 감마 섹터 스위치 제어신호에 따라 제1 내지 제6 삼상태 버퍼(441 ~ 446)로 각각 버퍼링하여 6개의 신호(s0 ~ s5)로 출력한다.
다음으로, 제1 및 제2 디지털 조합부(208)(209)는, 상기 제1 및 제2 순방향 스위치부(204)(205)에서 각각 얻어지는 6섹터 순방향 데이터와 이전 스위칭 엘리먼트(SE)에서 얻어지는 6섹터 순방향 데이터를 각각 가산하여 출력한다.
여기서 제1 및 제2 디지털 조합부(208)(209)는 도8에 도시된 바와 같이, 각각 1섹터용 조합기 6개(510,520,530,540,550,560)로 구성되며, 하나의 섹터용 조합기(예를 들어, 510으로서 첫번째 섹터용 조합기를 뜻함)는, I채널 블록킹 신호(/Blk_Sig_I0)와 다른 SE의 섹터1 I채널 짝수 데이터(PS0_I_even)를 논리곱하는 제1논리곱소자(511)와, 상기 I채널 블록킹 신호(/Blk_Sig_I0)와 다른 SE의 섹터1 I채널 홀수 데이터(PS0_I_odd)를 논리곱하는 제2논리곱소자(512)와, 입력되는 타이밍 신호와 자신의 캐리 아웃 신호(carry_o)를 논리곱하는 제3논리곱소자(513)와, 상기 제3논리곱소자(513)의 출력 신호를 캐리 인(carry_i)신호로 입력받고, 상기 제1논리곱소자(511)의 출력신호와 입력되는 6섹터 순방향 데이터중 첫번째 섹터의 I채널 짝수 데이터를 가산하여 출력하고, 상기 제2논리곱소자(512)의 출력신호와 입력되는 6섹터 순방향 데이터중 첫번째 섹터의 I채널 홀수 데이터를 가산하여 출력하는 제1전가산기(514)와, Q채널 블록킹 신호(/Blk_Sig_Q0)와 다른 SE의 섹터1 Q채널 짝수 데이터(PS0_Q_even)를 논리곱하는 제4논리곱소자(515)와, 상기 Q채널 블록킹 신호(/Blk_Sig_Q0)와 다른 SE의 섹터1 Q채널 홀수 데이터(PS0_Q_odd)를 논리곱하는 제5논리곱소자(516)와, 입력되는 타이밍 신호와 자신의 캐리 아웃 신호(carry_o)를 논리곱하는 제6논리곱소자(517)와, 상기 제6논리곱소자(517)의 출력 신호를 캐리 인(carry_i)신호로 입력받고, 상기 제4논리곱소자(515)의 출력신호와 입력되는 6섹터 순방향 데이터중 첫번째 섹터의 Q채널 짝수 데이터를 가산하여 출력하고, 상기 제5논리곱소자(516)의 출력신호와 입력되는 6섹터 순방향 데이터중 첫번째 섹터의 Q채널 홀수 데이터를 가산하여 출력하는 제2전가산기(518)로 구성된다.
이와 같이 구성된 제1 및 제2 디지털 조합부(208)(209)는, 이전의 SE단에서 들어오는 6섹터용 데이터를 자신의 데이터와 가산해주는 역할을 하며, 상기 두 데이터는 모두 2's 컴플리먼트(Complement) 형식으로 한 데이터 단위가 16비트의 길이를 가지며, 각 섹터마다 짝수 및 홀수의 2비트가 한번의 시스템 클럭 Tick에 출력되므로 총 8번의 시스템 클럭 Tick 마다 하나의 데이터 단위가 전송된다. 데이터가 2비트 단위로 시리얼하게 전송되므로, 6섹터 각각에 대해 2비트의 전 가산기를 이용하여 가산을 수행한다. 제어 신호에 따라 전 가산기의 동작은 다음과 같다.
1) 16비트들 중 16번째 비트는 패리티 비트이므로 가산시 이를 '0'으로 대치하여 가산한다.
2) 데이터 단위 중 첫번째 값을 가산할 경우에는 캐리 입력값을 '0'으로 리세트한 후 덧셈을 한다.
3) 패리티 에러 검출부에서 에러가 발생하여 블로킹 조건이 되면, 이전의 SE단에서 들어온 6섹터용 신호를 '0'으로 하여 가산을 한다.
다음으로, 제1 및 제2 패리티 발생부(210)(211)는, 상기 제1 및 제2 디지털 조합부(208)(209)에서 각각 얻어지는 6섹터 순방향 데이터의 패리티를 검사하여, 각 데이터 단위의 16번째 비트에 홀수 패리티를 삽입해주는 역할을 한다. 이때 검사될 패리티를 삽입할 시점을 정확하기 찾기 위해 상기 타이밍 발생부(212)에서 발생된 타이밍 신호를 이용한다.
도9는 상기 제1 및 제2 패리티 발생부(210)(211)의 일 실시예를 보인 구성도로서, 6섹터 I,Q 채널 패리티 발생기(610)(621 ~ 631)로 구성되며, 각각의 패리티 발생기(예를 들어, 610으로서 첫번째 섹터의 I채널 패리티 발생기를 뜻함)는, 타이밍 발생부에서 얻어지는 첫번째 비트 타이밍 신호(/1st bit)와 후단 플립플롭의 출력신호를 논리곱하는 제1논리곱소자(611)와, 디지털 조합부에서 얻어지는 첫번째 섹터 홀수 데이터(S0_sum_odd)와 패리티 검출 타이밍 신호(/Parity_Gen)를 논리곱하는 제2논리곱소자(612)와, 상기 제1 및 제2 논리곱소자(611)(612)의 각 출력 신호와 상기 디지털 조합부에서 얻어지는 첫번째 섹터 짝수 데이터(S0_sum_even)를 배타적 논리합하는 배타적 논리합소자(613)와, 시스템 클럭에 동기하여 상기 배타적 논리합소자(613)의 출력신호를 래치시키는 제1플립플롭(614)과, 상기 패리티 검출 타이밍 신호를 위상 반전시키는 인버터(615)와, 상기 인버터(615)의 출력 신호 및 상기 배타적 논리합소자(613)의 출력 신호를 선택신호(S1,S0)로 입력받고, 그 선택신호에 따라 상기 제2논리곱소자(612)의 출력을 분기시킨 2개의 입력 데이터(IN0,IN1)와 VCC 입력 신호(IN2) 및 그라운드 신호(IN3)중 하나를 선택하여 출력하는 4:1 선택기(616)와, 상기 시스템 클럭에 동기하여 상기 4:1 선택기(616) 및 상기 첫번째 섹터 짝수 데이터(S0_sum_even)를 래치하는 제2플립플롭(617)으로 구성된다.
이와 같이 구성되는 패리티 발생기가 실제로는 12개로 이루어져 패리티 발생부를 구현한다.
한편, 주지한 제1 및 제2 패리티 발생부(210)(211)에 의해 발생되는 패리티가 삽입된 6섹터 순방향 데이터는 제1 및 제2 멀티플렉서(219)(220)를 통해 각각BICA로 출력된다. 여기서 제1 및 제2 멀티플렉서(219)(220)는 각각 제1 및 제2 수행 제어 레지스터(225)(226)에서 세팅되는 출력 수행 모드에 따라 그 출력을 결정하게 되는데, 상기 출력 수행 모드가 노말 모드인 경우에는 제1 및 제2 패리티 발생부(210)(211)에서 출력되는 데이터를 선택하여 상기 BICA에 전달해준다. 상기 노말 모드 이외에도 여러 가지 모드가 있으며, 이러한 다수의 모드는 패리티 에러가 발생한 경우에 사용되는 모드로서, 그 예로 이전 SE에서 얻어지는 6섹터 순방향 데이터의 출력을 억제한다든지 아니면 모든 출력을 '0'로 만들어 출력하는 방법 등이 있다.
다음으로, 제1 및 제2 패리티 에러 검출부(213)(214)는, 이전 SE에서 입력되는 조합 데이터의 패리티가 홀수 패리티인지 검사하여, 패리티 에러가 발생했으면, 패리티 에러 신호(/Parity_Err_Sig)를 활성화시킨다. 상기 패리티 에러 신호는 각 데이터 단위 마다, 즉 매 8 시스템 클럭마다 업데이트되어 제1 및 제2 인터럽트 발생부(215)(216) 및 제1 및 제2 이전 SE 데이터 입력 차단부(217)(218)에 각각 전달된다.
여기서, 제1 및 제2 패리티 에러 검출부(213)(214)는, 도10에 도시된 바와 같이, 6섹터 I,Q 채널 패리티 에러 검출기(710)(730 ~ 741)로 구성되며, 하나의 패리티 에러 검출기(예를 들어, 710으로서 이는 6섹터중 첫번째 섹터의 I채널 패리티 에러 검출기를 나타낸다)는, 이전 SE에서 전달된 순방향 데이터중 섹터1의 I채널 패리티(S0IPr0, S0IPr1)와 후단 제1플립플립(712)의 출력신호를 배타적 논리합하는 배타적 논리합소자(711)와, 입력되는 시스템 클럭에 동기하여 상기 배타적 논리합소자(711)의 출력신호를 래치하는 제1플립플롭(712)과, 상기 제1플립플롭(712)의 출력 신호의 위상을 반전시키는 인버터(713)와, 상기 인버터(713)의 출력신호와 외부에서 입력되는 패리티 검색 인에이블 신호(/P_Chk_En_Sig)를 논리합하는 논리합소자(714)와, 상기 시스템 클럭에 동기하여 상기 논리합소자(714)의 출력신호를 래치하는 제2플립플롭(715)과, 상기 제2플립플롭(715)의 출력신호를 클럭으로 그라운드 신호를 래치하여 출력하는 제3플립플롭(716)과, 상기 제3플립플롭(716)의 출력신호를 래치하는 제4플립플롭(717)과, 상기 제4플립플롭(717)의 출력신호를 래치하여 상기 제3플립플롭(716)의 PRN단자에 입력시키는 제5플립플롭(718)과, 입력되는 타이밍 제어신호(Timing_Control1)에 따라 인에이블되고, 상기 제3플립플롭(716)의 출력신호를 시작 신호로 입력받아 카운팅 동작을 수행하는 7비트 카운터(719)와, 상기 7비트 카운터(719)의 출력신호와 상기 제2플립플롭(715)의 출력신호를 논리곱하여 그 결과치를 패리티 에러 검출신호로 출력하는 논리곱소자(720)로 구성된다.
이와 같이 구성된 하나의 패리티 에러 검출기(710)는, 배타적 논리합소자(711)에서 이전 SE에서 전달된 순방향 데이터중 섹터1의 I채널 패리티(S0IPr0, S0IPr1)와 후단 제1플립플립(712)의 출력신호를 배타적 논리합한다. 제1플립플롭(712)은 입력되는 시스템 클럭(Sys_Clk)에 동기하여 상기 배타적 논리합소자(711)의 출력신호를 래치하게 되며, 인버터(713)는 제1플립플롭(712)의 출력 신호의 위상을 반전시킨다. 논리합소자(714)는 인버터(713)의 출력신호와 외부에서 입력되는 패리티 검색 인에이블 신호(/P_Chk_En_Sig)를 논리합하게 되고, 제2플립플롭(715)은 상기 시스템 클럭에 동기하여 상기 논리합소자(714)의 출력신호를 래치하여 패리티 에러 검출신호(/Parity_Err_Sig)를 출력시키게 된다. 아울러 제3플립플롭(716)은 상기 제2플립플롭(715)의 출력신호를 클럭으로 그라운드 신호(GND)를 래치하여 출력하여 출력하게 되며, 제4플립플롭(717)은 상기 제3플립플롭(716)의 출력신호를 래치하고, 또한 제5플립플롭(718)은 제4플립플롭(717)의 출력신호를 래치하여 상기 제3플립플롭(716)의 PRN단자에 입력시킨다. 아울러 7비트 카운터(719)는 외부에서 입력되는 타이밍 제어신호(Timing_Control1)에 따라 인에이블되고, 상기 제3플립플롭(716)의 출력신호를 시작 신호로 입력받아 카운팅 동작을 수행하게 되며, 그 7비트 카운터(719)의 출력신호와 상기 제2플립플롭(715)의 출력신호는 논리곱소자(720)에서 논리곱되어 그 결과치가 패리티 에러 검출신호로 출력된다.
그리고 제1 및 제2 인터럽트 발생부(215)(216)는, 상기 제1 및 제2 패리티 에러 검출부(213)(214)에서 패리티 에러가 검출된 경우, 임의의 핀(P_int 핀)을 통해 CDCA-SE 컨트롤러에 이를 알려주는 역할을 한다. 상기 CDCA-SE 컨트롤러에서 이러한 인터럽트를 인지하면 제1 및 제2 인터럽트 발생부(215)(216)에 인터럽트 클리어 신호(/P_Int_Clr)를 보내어 다음 인터럽트가 발생될 수 있도록 한다.
도11은 주지한 제1 및 제2 인터럽트 발생부(215)(216)의 일 실시예를 보인 구성도로서, 도시된 바와 같이 6섹터 I,Q채널 인터럽트 발생기(810)(820 ~ 831)로 구성되며, 각 인터럽트 발생기(예를 들어, 810으로서 이는 6섹터중 섹터1의 I채널 인터럽트 발생기를 나타낸다)는, 외부에서 입력되는 타이밍 제어신호(Timing_Control1)에 따라 인에이블이 제어되고, 패리티 인터럽트 클리어신호(/P_Int_Clr)에 따라 입력되는 시스템 클럭을 카운팅하는 7비트 카운터(817)와, 패리티 체크 신호(/Prty_Chk)의 위상을 반전시키는 제1인버터(814)와, 상기 제1인버터(814)의 출력 신호와 상기 7비트 카운터(817)의 출력 신호를 논리곱하는 제1논리곱소자(815)와, 상기 패리티 에러 검출기(710)에서 발생된 패리티 에러 검출신호(/Parity_Err)의 위상을 반전시키는 제2인버터(812)와, 상기 제2인버터(812)의 출력신호와 외부에서 입력되는 타이밍 제어신호(Timing_Control0)를 논리곱하는 제2논리곱소자(813)와, 상기 제2논리곱소자(813)의 출력신호를 인에이블 신호로 입력받고, 상기 제1논리곱소자(815)의 출력신호를 PR단자로 입력받은 후 시스템 클럭에 동기하여 상기 패리티 에러 검출신호를 래치하는 플립플롭(811)과, 상기 플립플롭(811)의 출력신호와 외부에서 입력되는 패리티 인터럽트 인에이블 신호(/P_Int_En)를 논리합하여 그 결과치를 패리티 에러 인터럽트 신호(/P_Err_Int)로 출력하는 논리합소자(816)로 구성된다.
상기와 같이 구성되는 인터럽트 발생기는, 먼저 7비트 카운터(817)에서 외부에서 입력되는 타이밍 제어신호(Timing_Control1)에 따라 인에이블되고, 패리티 인터럽트 클리어 신호(/P_Int_Clr)에 따라 입력되는 시스템 클럭을 카운팅한다. 제1인버터(814)는 패리티 체크 신호(/Prty_Chk)의 위상을 반전시키게 되며, 제1논리곱소자(815)는 상기 제1인버터(814)의 출력 신호와 상기 7비트 카운터(817)의 출력 신호를 논리곱하여 그 결과치를 플립플롭(811)의 PR단자에 인가한다. 아울러 제2인버터(812)는 패리티 에러 검출기(710)에서 발생된 패리티 에러 검출 신호(/Parity_Err)의 위상을 반전시키게 되며, 제2논리곱소자(813)는 상기 제2인버터(812)의 출력신호와 외부에서 입력되는 타이밍 제어신호(Timing_Control0)를 논리곱하여 그 결과치를 플립플롭(811)의 인에이블 단자(EN)에 입력시킨다. 그러면 플립플롭(811)은, 제2논리곱소자(813)의 출력신호를 인에이블 신호로 입력받고, 상기 제1논리곱소자(815)의 출력신호를 PR단자로 입력받은 후 시스템 클럭에 동기하여 상기 패리티 에러 검출신호를 래치한다. 그리고 논리합소자(816)는 상기 플립플롭(811)의 출력신호와 외부에서 입력되는 패리티 인터럽트 인에이블 신호(/P_Int_En)를 논리합하여 그 결과치를 패리티 에러 인터럽트 신호(/P_Err_Int)로 출력한다.
이와 같이 각 패리티 인터럽트 발생기에서 출력되는 패리티 에러 인터럽트 신호는 후단의 논리곱소자(840)에 입력되며, 상기 논리곱소자(840)는 제1 인터럽트 발생부(215)내의 12개의 인터럽트 발생기(810)(820 ~ 831)의 모든 출력 신호를 논리곱하여 그 결과치를 패리티 인터럽트 신호(/P_int)로 상기 CDCA-SE 컨트롤러에 전달하게 된다. 즉, 인터럽트 발생부는, 다수의 패리티 인터럽트 발생기중 어느 하나의 패리티 인터럽트 발생기로부터 패리티 인터럽트가 발생한 경우에는 무조건적으로 패리티 인터럽트를 발생하여 상기 CDCA-SE 컨트롤러에 전달하며, 모든 패리티 인터럽트 발생기에서 패리티 인터럽트가 발생하지 않는 경우에만 패리티 인터럽트를 발생하지 않게 된다.
다음으로, 제1 및 제2 이전 SE 데이터 입력 차단부(217)(218)는, 패리티 에러가 발생한 경우에는, 블로킹 신호(Blk_Sig)를 발생하여 제1 및 제2 디지털 조합부(208)(209)에 전달한다. 그러면 제1 및 제2 디지털 조합부(208)(209)는 이전 SE의 입력을 차단하게 된다. 여기서 패리티 에러가 발생하면 연속된 64개의 데이터 단위는 패리티 에러가 검출되지 않을 때까지 제1 및 제2 디지털 조합부(208)(209)에 입력되는 것이 차단된다.
도10에 상기 제1 이전 SE 데이터 입력 차단부(217)의 일 실시예 회로가 도시된다. 도시된 바와 같이, 크로스 체커(217a)에 의해 패리티 에러 검출부(213)내의 모든 패리티 에러 검출기(710)(730 ~ 741)의 출력을 체크하여 패리티 에러 여부를 판별하고, 패리티 에러 발생시에는 상기 제1 디지털 조합부(208)에 블록킹 신호를 전달해주어, 이전 SE 데이터가 입력되는 것을 차단하도록 한다. 여기서 제2 이전 SE 데이터 입력 차단부(218)도, 제1 이전 SE 데이터 입력 차단부(217)와 동일하게 구현되며, 작용 역시 유사하므로 중복 설명을 회피하기 위해서 자세한 설명은 생략한다.
다음으로, 제1 및 제2 역방향 스위치부(206)(207)는 상기 제1 및 제2 스위치 컨트롤러(202)(203)에서 출력된 스위칭 제어명령(Sw_Con_Sig)에 따라 BICA로부터 들어온 6섹터 신호를 셀 사이트 모뎀의 3섹터에 연결시켜주는 기능을 한다.
도7은 상기 제1 및 제2 역방향 스위치부(206)(207)의 일 실시예를 보인 도면이다.
실제로 도7과 같은 회로가 제1 및 제2 역방향 스위치부(206)(207)에 각각 구현되며, 그의 작용이 상호 동일하므로, 이하에서는 하나의 역방향 스위치부(예를 들어, 제1역방향 스위치부(206))에 대해서만 설명한다.
도시된 바와 같이 제1 역방향 스위치부(206)는, 입력되는 시스템 클럭에 동기하여 BICA에서 얻어지는 6섹터 역방향 데이터(각 섹터당 8비트)를 래치하는 입력 래치(910)와, 상기 제1스위치 컨트롤러(202)에서 출력되는 역방향 3섹터 스위칭 제어신호(Sw_Con_Sigs_A, Sw_Con_Sigs_B, Sw_Con_Sigs_G)에 따라 상기 입력 래치(910)에서 출력되는 6섹터 신호중 섹터1(sector0)의 신호를 버퍼링하여 3섹터 신호(a0, b0, g0)로 출력하는 제1버퍼부(920)와, 상기 제1스위치 컨트롤러(202)에서 출력되는 역방향 3섹터 스위칭 제어신호(Sw_Con_Sigs_A, Sw_Con_Sigs_B, Sw_Con_Sigs_G)에 따라 상기 입력 래치(910)에서 출력되는 6섹터 신호중 섹터2(sector1)의 신호를 버퍼링하여 3섹터 신호(a1, b1, g1)로 출력하는 제2버퍼부(930)와, 상기 제1스위치 컨트롤러(202)에서 출력되는 역방향 3섹터 스위칭 제어신호(Sw_Con_Sigs_A, Sw_Con_Sigs_B, Sw_Con_Sigs_G)에 따라 상기 입력 래치(910)에서 출력되는 6섹터 신호중 섹터3(sector2)의 신호를 버퍼링하여 3섹터 신호(a2, b2, g2)로 출력하는 제3버퍼부(940)와, 상기 제1스위치 컨트롤러(202)에서 출력되는 역방향 3섹터 스위칭 제어신호(Sw_Con_Sigs_A, Sw_Con_Sigs_B, Sw_Con_Sigs_G)에 따라 상기 입력 래치(910)에서 출력되는 6섹터 신호중 섹터4(sector3)의 신호를 버퍼링하여 3섹터 신호(a3, b3, g3)로 출력하는 제4버퍼부(950)와, 상기 제1스위치 컨트롤러(202)에서 출력되는 역방향 3섹터 스위칭 제어신호(Sw_Con_Sigs_A, Sw_Con_Sigs_B, Sw_Con_Sigs_G)에 따라 상기 입력 래치(910)에서 출력되는 6섹터 신호중 섹터5(sector4)의 신호를 버퍼링하여 3섹터 신호(a4, b4, g4)로 출력하는 제5버퍼부(950)와, 상기 제1스위치 컨트롤러(202)에서 출력되는 역방향 3섹터 스위칭 제어신호(Sw_Con_Sigs_A, Sw_Con_Sigs_B, Sw_Con_Sigs_G)에 따라 상기 입력 래치(910)에서 출력되는 6섹터 신호중 섹터6(sector5)의 신호를 버퍼링하여 3섹터 신호(a5, b5, g5)로 출력하는 제6버퍼부(960)와, 상기 제1 내지 제6 버퍼부(920 ~ 970)에서 각각 버퍼링된 3섹터 신호를 각 섹터별로 래치하여 출력하는 출력 래치(980)로 구성된다.
여기서, 제1버퍼부(920)는 입력되는 섹터1의 8비트 신호를 각각 버퍼링하여 3섹터 신호로 만드는 제1 내지 제3 삼상태 버퍼(921 ~ 923)를 구비하며, 제2버퍼부(930)는 입력되는 섹터2의 8비트 신호를 각각 버퍼링하여 3섹터 신호로 만드는 제1 내지 제3 삼상태 버퍼(931 ~ 933)를 구비하며, 제3버퍼부(940)는 입력되는 섹터3의 8비트 신호를 각각 버퍼링하여 3섹터 신호로 만드는 제1 내지 제3 삼상태 버퍼(941 ~ 943)를 구비하며, 제4버퍼부(950)는 입력되는 섹터4의 8비트 신호를 각각 버퍼링하여 3섹터 신호로 만드는 제1 내지 제3 삼상태 버퍼(951 ~ 953)를 구비하며, 제5버퍼부(960)는 입력되는 섹터5의 8비트 신호를 각각 버퍼링하여 3섹터 신호로 만드는 제1 내지 제3 삼상태 버퍼(961 ~ 963)를 구비하며, 제6버퍼부(970)는 입력되는 섹터1 8비트 신호를 각각 버퍼링하여 3섹터 신호로 만드는 제1 내지 제3 삼상태 버퍼(971 ~ 973)를 구비한다.
이와 같이 구성된 제1역방향 스위치부(206)는, 입력 래치(910)에서 입력되는 시스템 클럭에 동기하여 BICA에서 얻어지는 6섹터 역방향 데이터(각 섹터당 8비트)를 래치한다.
아울러 제1버퍼부(920)는 상기 제1스위치 컨트롤러(202)에서 출력되는 역방향 3섹터 스위칭 제어신호(Sw_Con_Sigs_A, Sw_Con_Sigs_B, Sw_Con_Sigs_G)에 따라상기 입력 래치(910)에서 출력되는 6섹터 신호중 섹터1(sector0)의 신호를 제1 내지 제3 삼상태 버퍼(921 ~ 923)로 각각 버퍼링하여 3섹터 신호(a0, b0, g0)를 출력한다.
또한, 제2버퍼부(930)는 상기 제1스위치 컨트롤러(202)에서 출력되는 역방향 3섹터 스위칭 제어신호(Sw_Con_Sigs_A, Sw_Con_Sigs_B, Sw_Con_Sigs_G)에 따라 상기 입력 래치(910)에서 출력되는 6섹터 신호중 섹터2(sector1)의 신호를 제1 내지 제3 삼상태 버퍼(931 ~ 933)로 각각 버퍼링하여 3섹터 신호(a1, b1, g1)로 출력한다.
마찬가지로, 제3버퍼부(940)도 상기 제1스위치 컨트롤러(202)에서 출력되는 역방향 3섹터 스위칭 제어신호(Sw_Con_Sigs_A, Sw_Con_Sigs_B, Sw_Con_Sigs_G)에 따라 상기 입력 래치(910)에서 출력되는 6섹터 신호중 섹터3(sector2)의 신호를 제1 내지 제3 삼상태 버퍼(941 ~ 943)로 각각 버퍼링하여 3섹터 신호(a2, b2, g2)로 출력한다.
아울러 제4버퍼부(950)도 상기 제1스위치 컨트롤러(202)에서 출력되는 역방향 3섹터 스위칭 제어신호(Sw_Con_Sigs_A, Sw_Con_Sigs_B, Sw_Con_Sigs_G)에 따라 상기 입력 래치(910)에서 출력되는 6섹터 신호중 섹터4(sector3)의 신호를 제1 내지 제3 삼상태 버퍼(951 ~ 953)로 각각 버퍼링하여 3섹터 신호(a3, b3, g3)로 출력한다.
또한, 제5버퍼부(960)도 상기 제1스위치 컨트롤러(202)에서 출력되는 역방향 3섹터 스위칭 제어신호(Sw_Con_Sigs_A, Sw_Con_Sigs_B, Sw_Con_Sigs_G)에 따라 상기 입력 래치(910)에서 출력되는 6섹터 신호중 섹터5(sector4)의 신호를 제1 내지 제3 삼상태 버퍼(961 ~ 963)로 각각 버퍼링하여 3섹터 신호(a4, b4, g4)로 출력한다.
또한, 제6버퍼부(970)도 상기 제1스위치 컨트롤러(202)에서 출력되는 역방향 3섹터 스위칭 제어신호(Sw_Con_Sigs_A, Sw_Con_Sigs_B, Sw_Con_Sigs_G)에 따라 상기 입력 래치(910)에서 출력되는 6섹터 신호중 섹터6(sector5)의 신호를 제1 내지 제3 삼상태 버퍼(971 ~ 973)로 각각 버퍼링하여 3섹터 신호(a5, b5, g5)로 출력한다.
그러면 출력 래치(980)는 상기 제1 내지 제6 버퍼부(920 ~ 970)에서 각각 버퍼링한 섹터별 역방향 데이터를 섹터별로 래치하여 3섹터 역방향 데이터를 셀 사이트 모뎀측으로 전달하게 된다.
이상에서 상술한 바와 같이 본 발명은, 다중섹터 기지국 설계시 스위칭 엘리먼트(SE)를 이용하여 디지털 유니트를 구현함으로써, 각 다중 섹터간 소프터 핸드오프가 가능한 효과가 있다.
또한, 상기와 같은 다중 섹터간 소프터 핸드오프 가능으로 인해 채널 자원의 효율적인 사용이 가능해지는 이점도 있다.
또한, 하나의 디지털 유니트에서 6섹터를 지원할 수 있으므로, 전체적인 다중섹터 기지국 시스템의 구성이 간단해지고, 용이한 이점도 있다.

Claims (13)

  1. CDCA-SE를 컨트롤하는 CDCA-SE 컨트롤러를 구비한 CDMA 채널 카드 어셈블리와 베이스밴드 인터페이스 카드 어셈블리 및 셀프 컨트롤 및 라우팅 카드 어셈블리로 이루어진 디지털 유니트를 구비한 멀티섹터 기지국 시스템에 있어서,
    상기 CDMA 채널 카드 어셈블리내 스위칭 장치(SE)는,
    상기 CDCA-SE 컨트롤러에서 얻어지는 어드레스와 기록/판독 신호를 받아 이를 디코딩하고, 스위칭 장치내의 각 블럭에 인에이블 신호를 전달하는 기능 디코더와; 상기 기능 디코더를 통해 얻어지는 상기 CDCA-SE 컨트롤러의 스위치 제어명령을 디코딩하여 스위치 제어 신호를 만든 후 순방향 스위치와 역방향 스위치를 제어하는 제1 및 제2 스위치 컨트롤러와; 상기 제1 및 제2 스위치 컨트롤러에서 각각 얻어지는 스위치 제어 신호에 따라 두개의 셀 사이트 모뎀에서 얻어지는 3섹터 순방향 신호를 6섹터 신호로 분배해주는 제1 및 제2 순방향 스위치부와; 상기 제1 및 제2 스위치 컨트롤러에서 각각 얻어지는 스위치 제어 신호에 따라 BICA로부터 들어온 6섹터 역방향 신호를 상기 셀 사이트 모뎀의 3섹터에 연결해주는 제1 및 제2 역방향 스위치부와; 상기 제1 및 제2 순방향 스위치부에서 얻어지는 6섹터용 데이터와 이전 SE단에서 들어오는 6섹터용 데이터를 각각 가산하는 제1 및 제2 디지털 조합부와; 상기 제1 및 제2 디지털 조합부에서 각각 얻어지는 순방향 데이터의 패리티를 검사하고, 각 데이터 단위의 마지막 비트에 홀수 패리티를 삽입해주는 제1 및 제2 패리티 발생부와; 입력되는 짝수 초 클럭에 동기되어 매 시스템 클럭마다 타이밍 클럭을 발생하여 각 블록에 전달해주는 타이밍 발생부와; 이전 SE로부터 전달되는 디지털 조합 데이터의 패리티가 홀수 패리티인지 검사하고, 패리티 에러가 발생한 경우 패리티 에러 신호를 활성화시키는 제1 및 제2 패리티 에러 검출부와; 상기 제1 및 제2 패리티 에러 검출에 의해 패리티 에러가 검출된 경우 상기 CDCA-SE 컨트롤러에 인터럽트를 발생해주는 제1 및 제2 인터럽트 발생부와; 상기 패리티 에러가 발생한 경우 이전 SE의 데이터가 상기 제1 및 제2 디지털 조합부에 입력되는 것을 차단하는 제1 및 제2 이전 SE 데이터 입력 차단부를 포함하여 구성된 것을 특징으로 하는 다중섹터 기지국에서 디지털 유니트내 스위칭 장치.
  2. 제1항에 있어서, 상기 스위칭 장치는,
    상기 제1 및 제2 패리티 발생부에서 각각 얻어지는 순방향 데이터와 상기 이전 SE에서 얻어지는 순방향 데이터를 멀티플렉싱하여 출력하는 제1 및 제2 멀티플렉서와; 상기 제1 및 제2 이전 SE 데이터 입력 차단부에서 각각 얻어지는 데이터 입력 차단 상태값을 저장하는 제1 및 제2 블록킹 상태 레지스터와; 상기 제1 및 제2 인터럽트 발생부에서 각각 얻어지는 인터럽트 발생 상태값을 저장하는 제1 및 제2 인터럽트 상태 레지스터와; 동작 모드 제어 선택신호를 저장하는 제1 및 제2 수행 제어 레지스터를 더 포함하여 구성된 것을 특징으로 하는 다중섹터 기지국에서 디지털 유니트내 스위칭 장치.
  3. 제1항에 있어서, 상기 기능 디코더는,
    상기 컨트롤러가 스위칭 장치(SE)에 스위치 제어 정보를 기록할 때 활성화되는 시그널인 Sw_Reg_Sel_Sigs신호와, 상기 컨트롤러가 제1 및 제2 블록킹 상태(Block Status) 레지스터를 읽을 때 활성화되는 시그널인 Blk_Sts_Sel신호와, 상기 컨트롤러가 제1 및 제2 인터럽트 상태 레지스터를 읽을 때 활성화되는 시그널인 Int_Sts_Sel신호와, 상기 컨트롤러가 스위칭 장치(SE)의 모드를 설정하기 위해 제1 및 제2 수행 제어 레지스터에 모드 설정 데이터를 기록할 때 활성화되는 시그널인 Op_Con_Sel신호와, 상기 컨트롤러가 발생된 인터럽트를 클리어(Clear)할 때 활성화되는 시그널인 Int_Clr_Sig신호를 발생하는 것을 특징으로 하는 다중섹터 기지국에서 디지털 유니트내 스위칭 장치.
  4. 제1항에 있어서, 상기 제1 및 제2 스위치 컨트롤러는, 상기 기능 디코더로부터 얻어지는 기록 신호(WR), 판독 신호(RD) 및 칩 선택 신호(CS)에 따라 입력되는 스위치 제어정보(Sw_Con_Data)를 래치하는 래치와, 상기 래치의 출력 신호에 따라 미리 저장된 제1 내지 제3 스위치 제어신호(Sw_Con_Sigs_A, Sw_Con_Sigs_B, Sw_Con_Sigs_G)를 발생하는 제1 내지 제3 디코더로 각각 구성된 것을 특징으로 하는 다중섹터 기지국에서 디지털 유니트내 스위칭 장치.
  5. 제1항에 있어서, 상기 제1 및 제2 순방향 스위치부는,
    입력되는 시스템 클럭에 동기하여 셀 사이트 모뎀에서 얻어지는 3섹터 순방향 데이터(각 섹터당 4비트)를 래치하는 래치와, 상기 제1 및 제2 스위치 컨트롤러에서 각각 얻어지는 스위치 제어신호중 알파 섹터 스위치 제어신호(Sw_Con_Siga_A)에 따라 상기 래치에서 출력되는 데이터중 4비트 알파 섹터 데이터를 버퍼링하여 6섹터 신호(s0 ~ s5)로 출력하는 제1버퍼부와, 상기 제1 및 제2 스위치 컨트롤러에서 각각 얻어지는 스위치 제어신호중 베타 섹터 스위치 제어신호(Sw_Con_Siga_B)에 따라 상기 래치에서 출력되는 데이터중 4비트 베타 섹터 데이터를 버퍼링하여 6섹터 신호(s0 ~ s5)로 출력하는 제2버퍼부와, 상기 제1 및 제2 스위치 컨트롤러에서 각각 얻어지는 스위치 제어신호중 감마 섹터 스위치 제어신호(Sw_Con_Siga_G)에 따라 상기 래치에서 출력되는 데이터중 4비트 감마 섹터 데이터를 버퍼링하여 6섹터 신호(s0 ~ s5)로 출력하는 제3버퍼부로 각각 구성된 것을 특징으로 하는 다중섹터 기지국에서 디지털 유니트내 스위칭 장치.
  6. 제5항에 있어서, 상기 제1버퍼부 내지 제3버퍼부는, 입력되는 4비트의 3섹터 신호를 6섹터 신호로 분배해주는 제1 내지 제6 삼상태 버퍼를 각각 구비한 것을 특징으로 하는 다중섹터 기지국에서 디지털 유니트내 스위칭 장치.
  7. 제1항에 있어서, 상기 제1 및 제2 디지털 조합부는,
    1섹터용 디지털 신호를 조합하는 6개의 디지털 조합기로 각각 구성되며, 상기 6개의 디지털 조합기중 하나의 섹터용 디지털 조합기는, I채널 블록킹 신호(/Blk_Sig_I0)와 다른 SE의 섹터1 I채널 짝수 데이터(PS0_I_even)를 논리곱하는 제1논리곱소자와, 상기 I채널 블록킹 신호(/Blk_Sig_I0)와 다른 SE의 섹터1 I채널 홀수 데이터(PS0_I_odd)를 논리곱하는 제2논리곱소자와, 입력되는 타이밍 신호와 자신의 캐리 아웃 신호(carry_o)를 논리곱하는 제3논리곱소자와, 상기 제3논리곱소자의 출력 신호를 캐리 인(carry_i)신호로 입력받고, 상기 제1논리곱소자의 출력신호와 입력되는 6섹터 순방향 데이터중 첫번째 섹터의 I채널 짝수 데이터를 가산하여 출력하고, 상기 제2논리곱소자의 출력신호와 입력되는 6섹터 순방향 데이터중 첫번째 섹터의 I채널 홀수 데이터를 가산하여 출력하는 제1전가산기와, Q채널 블록킹 신호(/Blk_Sig_Q0)와 다른 SE의 섹터1 Q채널 짝수 데이터(PS0_Q_even)를 논리곱하는 제4논리곱소자와, 상기 Q채널 블록킹 신호(/Blk_Sig_Q0)와 다른 SE의 섹터1 Q채널 홀수 데이터(PS0_Q_odd)를 논리곱하는 제5논리곱소자와, 입력되는 타이밍 신호와 자신의 캐리 아웃 신호(carry_o)를 논리곱하는 제6논리곱소자와, 상기 제6논리곱소자의 출력 신호를 캐리 인(carry_i)신호로 입력받고, 상기 제4논리곱소자의 출력신호와 입력되는 6섹터 순방향 데이터중 첫번째 섹터의 Q채널 짝수 데이터를 가산하여 출력하고, 상기 제5논리곱소자의 출력신호와 입력되는 6섹터 순방향 데이터중 첫번째 섹터의 Q채널 홀수 데이터를 가산하여 출력하는 제2전가산기로 구성된 것을 특징으로 하는 다중섹터 기지국에서 디지털 유니트내 스위칭 장치.
  8. 제1항에 있어서, 상기 제1 및 제2 패리티 발생부는,
    6섹터 I,Q 채널의 패리티를 발생하는 12개의 패리티 발생기로 각각 구성되며, 상기 12개의 패리티 발생기중 하나의 패리티 발생기는, 상기 타이밍 발생부에서 얻어지는 첫번째 비트 타이밍 신호(/1st bit)와 후단 플립플롭의 출력신호를 논리곱하는 제1논리곱소자와, 디지털 조합부에서 얻어지는 첫번째 섹터 홀수 데이터(S0_sum_odd)와 패리티 검출 타이밍 신호(/Parity_Gen)를 논리곱하는 제2논리곱소자와, 상기 제1 및 제2 논리곱소자의 각 출력 신호와 상기 디지털 조합부에서 얻어지는 첫번째 섹터 짝수 데이터(S0_sum_even)를 배타적 논리합하는 배타적 논리합소자와, 시스템 클럭에 동기하여 상기 배타적 논리합소자의 출력신호를 래치시키는 제1플립플롭과, 상기 패리티 검출 타이밍 신호를 위상 반전시키는 인버터와, 상기 인버터의 출력 신호 및 상기 배타적 논리합소자의 출력 신호를 선택신호(S1,S0)로 입력받고, 그 선택신호에 따라 상기 제2논리곱소자의 출력을 분기시킨 2개의 입력 데이터(IN0,IN1)와 VCC 입력 신호(IN2) 및 그라운드 신호(IN3)중 하나를 선택하여 출력하는 4:1 선택기와, 상기 시스템 클럭에 동기하여 상기 4:1 선택기 및 상기 첫번째 섹터 짝수 데이터(S0_sum_even)를 래치하는 제2플립플롭으로 구성된 것을 특징으로 하는 다중섹터 기지국에서 디지털 유니트내 스위칭 장치.
  9. 제1항에 있어서, 상기 제1 및 제2 패리티 에러 검출부는,
    6섹터 I,Q 채널의 패리티 에러를 검출하는 12개의 패리티 에러 검출기로 각각 구성되며, 상기 12개의 패리티 에러 검출기중 하나의 패리티 에러 검출기는, 이전 SE에서 전달된 순방향 데이터중 섹터1의 I채널 패리티(S0IPr0, S0IPr1)와 후단 제1플립플립의 출력신호를 배타적 논리합하는 배타적 논리합소자와, 입력되는 시스템 클럭에 동기하여 상기 배타적 논리합소자의 출력신호를 래치하는 제1플립플롭과, 상기 제1플립플롭의 출력 신호의 위상을 반전시키는 인버터와, 상기 인버터의 출력신호와 외부에서 입력되는 패리티 검색 인에이블 신호(/P_Chk_En_Sig)를 논리합하는 논리합소자와, 상기 시스템 클럭에 동기하여 상기 논리합소자의 출력신호를 래치하는 제2플립플롭과, 상기 제2플립플롭의 출력신호를 클럭으로 그라운드 신호를 래치하여 출력하는 제3플립플롭과, 상기 제3플립플롭의 출력신호를 래치하는 제4플립플롭과, 상기 제4플립플롭의 출력신호를 래치하여 상기 제3플립플롭의 PRN단자에 입력시키는 제5플립플롭과, 입력되는 타이밍 제어신호(Timing_Control1)에 따라 인에이블되고, 상기 제3플립플롭의 출력신호를 시작 신호로 입력받아 카운팅 동작을 수행하는 7비트 카운터와, 상기 7비트 카운터의 출력신호와 상기 제2플립플롭의 출력신호를 논리곱하여 그 결과치를 패리티 에러 검출신호로 출력하는 논리곱소자로 구성된 것을 특징으로 하는 다중섹터 기지국에서 디지털 유니트내 스위칭 장치.
  10. 제1항에 있어서, 상기 제1 및 제2 인터럽트 발생부는,
    6섹터 I,Q채널의 인터럽트를 발생하는 12개의 인터럽트 발생기로 각각 구성되며, 상기 12개의 인터럽트 발생기중 하나의 인터럽트 발생기는, 외부에서 입력되는 타이밍 제어신호(Timing_Control1)에 따라 인에이블이 제어되고, 패리티 인터럽트 클리어 신호(/P_Int_Clr)에 따라 입력되는 시스템 클럭을 카운팅하는 7비트 카운터와, 패리티 체크 신호(/Prty_Chk)의 위상을 반전시키는 제1인버터와, 상기 제1인버터의 출력 신호와 상기 7비트 카운터의 출력 신호를 논리곱하는 제1논리곱소자와, 상기 패리티 에러 검출기에서 발생된 패리티 에러 검출신호(/Parity_Err)의 위상을 반전시키는 제2인버터와, 상기 제2인버터의 출력신호와 외부에서 입력되는 타이밍 제어신호(Timing_Control0)를 논리곱하는 제2논리곱소자와, 상기 제2논리곱소자의 출력신호를 인에이블 신호로 입력받고, 상기 제1논리곱소자의 출력신호를 PR단자로 입력받은 후 시스템 클럭에 동기하여 상기 패리티 에러 검출신호를 래치하는 플립플롭과, 상기 플립플롭의 출력신호와 외부에서 입력되는 패리티 인터럽트 인에이블 신호(/P_Int_En)를 논리합하여 그 결과치를 패리티 에러 인터럽트 신호(/P_Err_Int)로 출력하는 논리합소자로 구성된 것을 특징으로 하는 다중섹터 기지국에서 디지털 유니트내 스위칭 장치.
  11. 제1항에 있어서, 상기 제1 및 제2 이전 SE 데이터 입력 차단부는, 상기 패리티 에러 검출부내의 모든 패리티 에러 검출기의 출력을 크로스 체크하여 패리티 에러 여부를 판별하고, 패리티 에러 발생시에는 상기 제1 및 제2 디지털 조합부에 블록킹 신호를 전달해주어 이전 SE 데이터가 입력되는 것을 차단하도록 하는 크로스 체커로 각각 구성된 것을 특징으로 하는 다중섹터 기지국에서 디지털 유니트내 스위칭 장치.
  12. 제1항에 있어서, 상기 제1 및 제2 역방향 스위치부는,
    입력되는 시스템 클럭에 동기하여 BICA에서 얻어지는 6섹터 역방향 데이터(각 섹터당 8비트)를 래치하는 입력 래치와, 상기 제1스위치 컨트롤러에서 출력되는 역방향 3섹터 스위칭 제어신호(Sw_Con_Sigs_A, Sw_Con_Sigs_B, Sw_Con_Sigs_G)에 따라 상기 입력 래치에서 출력되는 6섹터 신호중 섹터1(sector0)의 신호를 버퍼링하여 3섹터 신호(a0, b0, g0)로 출력하는 제1버퍼부와, 상기 제1스위치 컨트롤러에서 출력되는 역방향 3섹터 스위칭 제어신호(Sw_Con_Sigs_A, Sw_Con_Sigs_B, Sw_Con_Sigs_G)에 따라 상기 입력 래치에서 출력되는 6섹터 신호중 섹터2(sector1)의 신호를 버퍼링하여 3섹터 신호(a1, b1, g1)로 출력하는 제2버퍼부와, 상기 제1스위치 컨트롤러에서 출력되는 역방향 3섹터 스위칭 제어신호(Sw_Con_Sigs_A, Sw_Con_Sigs_B, Sw_Con_Sigs_G)에 따라 상기 입력 래치에서 출력되는 6섹터 신호중 섹터3(sector2)의 신호를 버퍼링하여 3섹터 신호(a2, b2, g2)로 출력하는 제3버퍼부와, 상기 제1스위치 컨트롤러에서 출력되는 역방향 3섹터 스위칭 제어신호(Sw_Con_Sigs_A, Sw_Con_Sigs_B, Sw_Con_Sigs_G)에 따라 상기 입력 래치에서 출력되는 6섹터 신호중 섹터4(sector3)의 신호를 버퍼링하여 3섹터 신호(a3, b3, g3)로 출력하는 제4버퍼부와, 상기 제1스위치 컨트롤러에서 출력되는 역방향 3섹터 스위칭 제어신호(Sw_Con_Sigs_A, Sw_Con_Sigs_B, Sw_Con_Sigs_G)에 따라 상기 입력 래치에서 출력되는 6섹터 신호중 섹터5(sector4)의 신호를 버퍼링하여 3섹터 신호(a4, b4, g4)로 출력하는 제5버퍼부와, 상기 제1스위치 컨트롤러에서 출력되는 역방향 3섹터 스위칭 제어신호(Sw_Con_Sigs_A, Sw_Con_Sigs_B, Sw_Con_Sigs_G)에 따라 상기 입력 래치에서 출력되는 6섹터 신호중 섹터6(sector5)의 신호를 버퍼링하여 3섹터 신호(a5, b5, g5)로 출력하는 제6버퍼부와, 상기 제1 내지 제6 버퍼부에서 각각 버퍼링된 3섹터 신호를 각 섹터별로 래치하여 출력하는 출력 래치로 각각 구성된 것을 특징으로 하는 다중섹터 기지국에서 디지털 유니트내 스위칭 장치.
  13. 제12항에 있어서, 상기 제1버퍼부 내지 제6버퍼부는, 입력되는 섹터1 내지 섹터6의 8비트 신호를 각각 버퍼링하여 3섹터 신호로 만드는 제1 내지 제3 삼상태 버퍼로 각각 구성된 것을 특징으로 하는 다중섹터 기지국에서 디지털 유니트내 스위칭 장치.
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