KR100309938B1 - 비동기 제어 신호 발생장치 - Google Patents

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요셉 쿠리아코세
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Abstract

비동기적으로 제어 신호(CONTROL)를 발생하기 위한 장치는 비동기적인 데이터 신호의 복수의 소스(5)와 복수의 데이터 처리 채널(10, 14)을 포함하고, 상기 처리 채널은 각각 제어 신호(CONTROL)에 응답하여 상기 데이터 신호중 한 신호를 처리한다. 각각의 복수의 파라미터 결정 회로(10, 16)는 상기 데이터 신호중 한 신호의 파라미터를 나타내는 신호(COMPLEXITY)를 생산한다. 데이터 샘플러(30)는 선결된 샘플링 시간 간격에서 실질적으로 동시에 모든 파라미터 결정 회로(10, 16)로부터 상기 신호(COMPLEXITY)를 샘플링한다. 제어 신호 발생기(30)는 상기 샘플링된 파라미터 대표 신호(COMPLEXITY)와 상기 선행 샘플링 시간 간격에 근거한 값을 가지는 상기 데이터 처리 채널(10, 14)을 위한 제어 신호(CONTROL)를 발생한다.

Description

비동기 제어 신호 발생 장치
상기 위성 링크에 의해 운반된 멀티플렉스된 신호에서 총 비트율이 상기 채널에 의해 운반된 이미지의 현 코딩 복잡성에 기초된 상이한 채널에 능동적으로 할당되도록 제안되었다. 모든 채널에 대하여 현재 전송되는 이미지의 코딩 복잡성은 GOP 베이시스상에서 계산되고, 픽처대 픽처로 슬라이딩 윈도우 베이시스상에서 이용가능하도록 만들어졌다. 모든 채널로부터 나온 상기 코딩 복잡성은 실질적으로 동시에 샘플링된다. 상기 전송 링크의 총 비트율의 비는 모든 채널의 전체적인 코딩 복잡성에 대한 상기 채널의 현 코딩 복잡성의 관계에 기초된 다음 할당 주기 동안 각각의 채널에 할당된다.
본 발명가는 비록 각각의 채널에 대한 GOP가 상이한 시간 존속을 가질 수도 있지만, GOP의 코딩 복잡성을 시간 정규화하고 비교적 시간 정규화된 코딩 복잡성에 대한 할당에 기초함으로써, 상기 상이한 채널 사이에 비트율을 정확히 할당할 수 있음을 알 수 있었다. 본 발명가는 또한 단지 한 개의 제어 신호가 상기 어떤 채널을 위한 단일 픽처 혹은 프레임 간격내에서 나온다면, 현재 이용가능한 시간 정규화된 코딩 복잡성에 기초된 제어 신호는 임의의 제어 시간에 상기 채널에 공급될 수 있음을 알았다. 특히, 제어 신호는 각각의 채널이 각각의 GOP내의 일정한 정수의 제어 신호 갱신을 수신하도록 선택된 일정 간격에서 제공될 수 있다. 이 경우, 각각의 제어 신호 세트는 상기 일정한 간격동안 이용할 수 있는 비트 수를 상기 각각의 채널로 할당한다. 또한, 제어 신호는 매 시간마다 새로운 GOP를 시작하는 모든 채널로 제공될 수 있다. 이 경우, 각각의 제어 신호 세트는 마지막 제어 신호 세트가 상기 채널로 공급된 후 상기 (가변)시간 주기에 이용가능하게 만들어진 비트수를 할당한다. 임의의 갱신 시간은 상기 채널중 어떠한 채널내의 단일 픽처 혹은 프레임에서 한 번 이상 일어나지 않는다고 가정하면, 제어 신호는 또한 임의의 시간에 외부 할당 갱신 신호에 응답하여 모든 채널에 제공될 수 있다.
본 발명의 원리에 따르면, 비동기적으로 제어 신호를 발생하기위한 장치는 비동기적인 데이터 신호의 복수의 소스와 제어 신호에 응답하는 데이터 신호중 한 신호를 각각 처리하는 복수의 데이터 처리 채널을 포함한다. 각각의 복수 파라미터 결정 회로는 상기 데이터 신호중 한 신호의 파라미터를 나타내는 신호를 생산한다. 데이터 샘플러는 선결된 샘플링 시간 간격에서 실질적으로 동시에 모든 파라미터 결정 회로로부터 상기 신호를 샘플링한다. 제어 신호 발생기는 상기 샘플링된 파라미터 대표 신호와 상기 선행 샘플링 시간 간격에 기초된 값을 가지는 데이터 처리 채널을 위한 제어 신호를 발생한다.
본 발명은 비동기적으로 동작하는 복수의 조합 신호 처리기에 제어 신호를 공급하기 위한 장치에 관한 것이다.
간혹 제어 신호를 각각의 복수의 조합 신호 처리기에 공급할 필요가 있다. 만약 모든 신호 처리기가 동기적으로 동작하면, 이것은 상기 처리기로부터 파라미터 값을 샘플링하고, 상기 파라미터 값의 상대 값에 기초된 값을 가지는 제어 신호를 발생하고, 상기 제어 신호를 처리 채널에 공급하기 위하여, 측정장치를 제공하며, 모든 제어 신호는 상기 처리된 신호와 동기한다. 그러나, 데이터 신호가 서로 동기되지 않고, 각각의 신호 파라미터의 각각의 값에 기초된 모든 상기 데이터 신호의 처리를 제어하는 것이 여전히 요구되는 경우, 상기 신호 파라미터는 모든 데이터 신호에서 실질적으로 동시에 샘플링될 필요가 있고, 상기 제어 신호는 상기 신호 처리기의 동기 성질을 보상하도록 적절히 평가되고 적절한 시간에 신호 처리기에 공급될 필요가 있다.
실시예의 시스템에서, 텔레비젼 네트워크 피드, 텔레비젼 스테이션, 혹은 비디오 소스일 수 있는 각 채널로부터 나온 복수의 비디오 신호는 방송용 위성 링크를 통하여 소비자의 가정에 있는 각각의 텔레비젼 수신기로 전송된다. 각각의 비디오 신호는 일련의 데이터 그룹으로 이루어지는 신호로 코드화될 수 있고, 각각의 그룹은 고정된 수의 연속적인 비디오 픽처 혹은 프레임을 나타내고 픽처 그룹(GOP으로 표시되는 데이터를 포함한다. 그러나, 상기 채널에 의해 공급된 상기 비디오 신호는 반드시 동기될 필요는 없다. 예를 들면, (미합중국에서) 표준 비디오 전송 채널은 초당 약 30 프레임으로 동작하고, 필름 이미지 전송 채널은 초당 24 프레임으로 동작하고, 카툰(cartoon) 전송 채널은 초당 15 프레임으로 동작한다. 또한 상이한 채널은 GOP내에 상이한 갯수의 픽처 혹은 프레임을 가질 수 있다. 결국, 상이한 채널은 상이한 시간동안 존속된다. 즉, 이들은 비동기이다.
상기 시스템에서, 상이한 채널로부터 나온 데이터는 헤드 말단 스테이션에서 단일 데이터 스트림으로 결합되거나, 혹은 멀티플렉스된다. 상기 멀티플렉스된 데이터 스트림은 그 다음에 와이어 광섬유 혹은(위성 링크와 같은)라디오 링크와 같은 전송 링크를 통하여 후방 말단 스테이션으로 전송되고, 여기서 상기 멀티플렉스된 데이터 스트림으로 부터 나온 데이터 채널은 분리되거나 혹은 디멀티플렉스되어 의도하는 수용자에게 공급된다. 실시예의 위성 링크는 초당 24메가비트(Mbps)를 전송할 수 있는 디지털 전송 경로를 포함한다. 상기 링크의 효과와 이용을 최대화하기 위하여, 몇몇 비디오 신호는 상기 링크를 공유할 수도 있다. 예를 들면, 적어도 6 개의 비디오 신호 채널 사이에 상기 위성 전송 링크를 공유할 수도 있다.
제1도는 본 발명에 따른 멀티플렉서의 블록 다이어그램.
제2도는 제1도에 도시된 멀티 플렉서에 사용될 수 있는 채널 처리기의 블록 다이어그램.
제3도는 제2도에 도시된 채널 처리기에 사용될 수 있는 MPEG 엔코드의 부분적인 블록 다이어그램.
제4도는 제1도에 도시된 멀티플랙서에 사용될 수 있는 비트율 할당기의 블록 다이어그램.
제5도는 제2도에 도시된 채널 처리기에 사용될 수 있는 복잡성 분석기의 보다 더 상세한 블록 다이어그램.
제6도, 제7도, 제8도 및 제9도는 복잡성 정보의 샘플링을 도시하는 타이밍 다이어그램.
도 1은 본 발명을 구현한 멀티플렉서의 블록 다이어그램이다. 도 1에서, 모든 신호 경로는 단일 신호선으로 도시된다. 그러나, 본 기술에 숙련된 사람은 상기 도시된 신호 경로가 멀티비트 디지털 신호를 상기 신호 경로가 복수의 신호 선을 포함하는 병렬로, 혹은 상기 신호 경로가 단일 데이터 선일 수 있거나 데이터와 클락 신호 선을 포함하는 직렬로, 운반할 수 있음을 이해할 것이다. 다른 제어 및 클락 신호 경로는 본 발명의 이해에 밀접한 관련은 없기 때문에, 도면을 단순화하기 위하여 상기 도면에서 생략했다.
도 1에서, 복수의 입력 터미널(5)은 데이터 링크를 통하여 함께 전송되는 비디오 신호(채널 1 내지 채널 K)의 소스(도시되지 않음)에 결합된다. 복수의 입력 터미널(5)은 대응하는 복수의 채널 처리기(10)의 각각의 데이터 입력 터미널에 결합된다. 상기 복수의 채널 처리기(10)의 각각의 데이터 출력 터미널은 멀티플렉서(MUX)(20)의 대응하는 데이터 입력 터미널(1-K)에 결합된다. 멀티플렉서(20)의 데이터 출력 터미널은 상기 멀티 플렉서 시스템의 출력 터미널(15)에 결합된다. 출력 터미널(15)은 전송 링크를 통하여 상기 다중화 데이터 스트림(MUX'ED DATA)을 전송하기 위하여 이용 회로(도시되지 않음)에 결합된다.
복수의 채널 처리기(10)는 또한 각각 복잡성 출력 터미널과제어 입력 터미널을 포함한다. 각각의 상기 복수의 채널 처리기의 복잡성 출력 터미널은 각각 비트율 할당기(30)의 대응하는 복잡성 입력 터미널에 결합되고, 상기 비트율 할당기(30)의 할당 출력 터미널은 각각 상기 복수의 채널 처리기(10)의 대응하는 제어 입력 터미널에 결합된다. 상기 멀티플렉서(20)는 또한 도 1에 블록으로 도시된 비트율 할당기(30)의 대응하는 할당 갱신 제어 입력 터미널에 결합된 할당 갱신 제어 출력 터미널을 포함할 수 있다.
동작하는 동안, 각각의 채널 처리기는 다음 할당 주기 동안 할당된 비트율을 나타내는 제어 입력 터미널에서 신호를 수신한다. 그 다음에 상기 채널 처리기는 데이터 입력 터미널에서 다음 할당 주기 동안 할당된 비트율로 상기 신호를 디지털 방식으로 코드화된 신호로 코드화한다. 상기 코드화된 데이터 신호는 멀티플렉서(20)의 대응 입력 터미널에 공급된다. 멀티플렉서(20)는 상기 신호를 모든 채널 처리기로 부터 다중화 데이터 스트림에 결합하는 공지된 방식으로 동작한다. 그 다음에 상기 다중화 데이터 스트림은 또한 공지된 방식으로, 전송을 위하여 상기 데이터 링크를 포함하는 회로에 공급된다.
상기 코드화 처리 과정 동안, 상기 채널 처리기(10)는 코드화될 상기 신호의 코딩 복잡성을 나타내는 복잡성 출력 터미널에서 신호를 발생한다. 비트율 할당기(30)는 상기 채널 처리기(10)의 복잡성 출력 터미널로부터 상기 신호를 수신하고, 모든 상기 복잡성 신호에 기초하여 다음 할당 주기 동안 복수의 채널 처리기(10) 사이에서 상기 비트율 할당을 능동적으로 조정한다. 양호한 실시예에서, 더 복잡한 신호는 덜 복잡한 신호보다 비교적 더 높은 비트율로 할당된다. 상기 비디오 신호의 복잡성을 결정하고 상기 복잡성에 기초된 비트율을 할당하기 위한 다른 방법이 하기에 기술된다.
도 2는 도 1에 도시된 멀티 플렉서 시스템에 사용될 수 있는 채널 처리기의 블록 다이어그램이다. 도 2에서, 도 1의 엘리먼트와 유사한 엘리먼트는 동일한 참조 번호로 표시되고, 하기에 상세히 상술되지 않는다. 도 2에서 데이터 입력 터미널(5)은 비디오 신호 소스(도시되지 않음)에 결합된다. 데이터 입력 터미널(5)은 일정 비트율 엔코더(CBR)(14)의 데이터 입력 터미널과, 복잡성 분석기(16)에 결합된다. 상기 CBR 엔코더(14)의 데이터 출력 터미널은 (도 1의)멀티플렉서(MUX)(20)의 입력 터미널에 결합된다. 상기 채널 처리기(10)의 제어 입력 터미널(CONTROL)은 상기 CBR 엔코더(10)의 할당 입력 터미널(Q)에 결합된다. 상기 복잡성 분석기(16)의 출력 터미널은 상기 채널 처리기(10)의 복잡성 출력 터미널(COMPLEXITY)에 결합된다.
동작중에, 상기 복잡성 분석기(16)는 데이터 입력 터미널(5)에서 비디오 신호의 복잡성을 분석한다. 신호는 상기 입력 신호를 대표하여 상기 복잡성 분석기(16)의 출력 터미널에서 생성된다. 상기 복잡성 대표 신호는 (도 1의)상기 비트율 할당기(30)에 공급된다. 상기 복잡성 신호(와 다른 채널 처리기(10))의 복잡성 신호)에 응답하여, 비트율 할당기(30)는 상기 채널 처리기(10)에 할당된 비트율을 대표하여 상기 채널 처리기(10)(와 상기 다른 채널 처리기(10)의 제어 입력 터미널(CONTROL)에 신호를 공급한다. 상기 CBR 엔코더(14)는 일정 비트율로 코드화된 출력 신호를 생성하기 위하여 데이터 입력과 데이터 출력 터미널 사이에 데이터 경로를 제공한다. 상기 일정 비트율은 상기 비트율 할당기(30)로부터 나와서 다시 상기 채널 처리기(10)의 제어 입력 터미널(CONTROL)로부터 나온 상기 할당 입력 터미널(Q)에서 상기 신호에 응답하여 설정된다.
상기 CBR 엔코더(14)내의 회로는 또한 분석을 수행하는데 있어서 복잡성 분석기(16)에 이용될 수 있다. 이런 경우, 데이터는 도 2에서 팬텀으로 도시한 것과 같이, 상기 CBR 엔코더(14)로부터 직접 상기 복잡성 분석기(16)로 공급된다. 상기 CBR 엔코더(14)로부터 나온 데이터는 상기 입력 터미널(5)로부터 데이터를 보충하거나, 혹은 그것을 전체적으로 교체하며, 이 경우 상기 복잡성 분석기와 상기 데이터 입력 터미널(5)의 직접적인 접속은 없다.
양호한 실시예에서, 각각의 CBR 엔코더(14)는 MPEG 엔코더라 불리는 동화상 전문가 그룹(MPEG)에 의해 보급된 표준에 따라서 비디오 신호를 압축하고 코드화하는 엔코더이다. 도 3은 MPEG 엔코더(14)의 일부를 도시한 블록 다이어그램이다. 상기 MPEG 엔코더(14)의 공지된 구성요소는 하기에 상세히 기술하지 않을 것이다. MPEG 엔코더는 본 발명을 이해하는데 밀접한 관련이 없는 다른 엘리먼트를 포함하며, 상기 엘리먼트는 도면을 간단히 하기 위하여 도면에서 생략하였다.
도 3에서, MPEG 엔코더(14)의 데이터 입력 터미널(5)(데이터 입력)은 압축되고 코드화된 비디오 신호의 소스(도시되지 않음)에 결합된다. 입력 터미널(5)은 프레임 버퍼(41)의 입력 터미널에 결합된다. 프레임 버퍼(41)는 복수의 프레임 주기 버퍼 혹은 지연 라인 및 상이하지만 시간적으로 가까운 프레임 혹은 픽처의 일부를 나타내는 각각의 신호를 생성하는 복수의 출력 터미널을 포함한다. 상기 프레임 버퍼(41)의 복수의 출력 터미널은 모션 추정기(motion estimator)(42)의 대응하는 입력 터미널에 결합된다. 상기 모션 추정기의 출력 터미널은 불연속적인 코사인 전송(DCT) 회로(43)에 결합된다. DCT회로(43)의 출력 터미널은 가변 양자화기 회로(46)의 데이터 입력 터미널에 결합된다. 가변 양자화기 회로(46)의 출력 터미널은 가변 길이 코더(VLC)(47)의 입력 터미널에 결합된다. VLC(47)의 출력 터미널은 출력 버퍼(48)의 입력 터미널에 결합된다. 출력 버퍼(48)의 데이터 출력 터미널은 MPEG 엔코더(14)의 데이터 출력 터미널(데이터 출력)에 결합된다. MPEG 엔코더(14)의 데이터 출력 터미널(데이터 출력)은 (도 1의)멀티플렉서(20)의 대응하는 입력 터미널에 결합된다.
출력 버퍼(48)의 상태 출력 터미널은 비트율 조절기(49)의 상태 입력 터미널에 결합된다. 비트율 조절기(49)의 네어 출력 터미널은 가변 양자화기(46)의 제어 입력 터미널에 결합된다. MPEG 엔코더(14)의 할당 입력 터미널(Q)은 비트율 할당기(30)의 대응 할당 출력 터미널에 결합된다. 상기 MPEG 엔코더(14)의 상기 할당 입력 터미널은 조절기(49)의 제어 입력 터미널에 결합된다.
동작중에, MPEG 엔코더(14)는 Q 입력 터미널에서 상기 신호에 의해 결정된 비트율로 다음 할당 주기동안 입력 터미널에서 상기 비디오 신호를 압축하고 코드화하는 공지된 방식으로 동작한다. 다음의 예에서, 열 두 개의 픽처 혹은 프레임으로 이루어진 그룹(GOPs)으로 분할된 비디오 신호를 코드화 하는 MPEG 엔코더가 기술된다. 그러나, GOP에서 픽처 혹은 프레임의 수는 변할 수 있음을 주지한다. 또한 다음의 예에서, 각각의 MPEG 엔코더에 대한 비트율 할당은 일단 각각의 GOP로 갱신된다고 가정한다. 즉, 상기 할당 주기는 상기 GOP 주기로 가정한다. 그러나, 또한 상기 할당 주기는 하기에 더욱 상세히 설명하겠지만, 다를 수도 있고, 시간에 대하여 변할 수도 있음을 주지 한다.
프레임 버퍼(41)는 하기에 기술되는 방식으로, 모션 평가를 수행하는데 필요한 현재 코드화될 상기 실시예의 GOP에 열 두 개의 프레임의 일부를 나타내는 데이터를 수신하고 저장한다. 상기 데이터는 모션 추정기(42)에 공급된다. 양호한 실시예에서, 상기 열 두 개의 프레임 혹은 픽처중 제 1 프레임은 참조 프레임(I 프레임)으로 사용되고, 상기 모션 추정기를 통하여 DCT 회로(43)로 전송된다. 상기 프레임의 나머지를 위하여, 모션 벡터가 선행 프레임 단독(P 프레임)으로부터 나오거나 혹은 선행 및 후행 프레임 모두(B 프레임)로부터 삽입된, MPEG 표준 기록에서 매크로블록이라 불리는, 각각의 픽처 혹은 프레임에서 복수의 16픽셀 16라인 블록중 각각의 한 픽셀에 대하여 모션 추정기(42)에서 발생된다. 상기 상술한 바와 같이, 프레임 버퍼(41)는 상기 모션 추정기가 선행 프레임으로부터 평가에 필요한 데이터를 수용하거나 혹은 선행 및 후행 프레임으로부터 삽입되는 데이터를 수용한다. 특정 프레임을 위하여 발생된 모션 벡터는 그 다음에 평가된 프레임에서 실제 데이터와 비교되고 모션 차이 신호가 발생되어, DCT 회로(43)에 공급된다.
상기 DCT 회로(43)에서, I 프레임으로부터 나온 공간 데이터의 16픽셀 16라인 메크로블록과 상기 P 프레임과 B 프레임으로부터 나온 모션 차이 신호는 상기 MPEG 표준 기록에 따라서, 본 출원의 나머지에서 마이크로 블록이라 불리는 6 개의 8픽셀 8라인 블록(4개의 휘도 블록과, 두 개의 부표본 색차 블록)으로 나누어진다. 분리된 코사인 전송은 각각의 마이크로블록에서 수행된다. DCT 계수의 8픽셀 8라인 블록의 결과는 가변 양자화기(46)로 공급된다. 상기 8픽셀 8라인 블록의 계수는 양자화되고, 지그재그 순서로 주사되어 VLC(47)에 공급된다. 상기 양자화된 DCT 계수와, 상기 GOP를 나타내는 (상기 코드화된 GOP의 변수와 관련된)다른 측정보는 상기 VLC(47)에서 실행 길이를 이용하여 코드화되고, 출력 버퍼(48)에 공급된다.
VLC(47)의 출력 비트율을 제어하고, 따라서 상기 MPEG 엔코더(14)를 위하여 할당된 일정 비트율을 유지하는 가장 직접적인 방법은 상기 가변 양자화기(46)에서 DCT 계수의 각 블록을 양자화하기 위해 사용되는 양자화 레벨의 수를 제어하는 것(혹은, 다른 방법으로, 양자화 스텝 사이즈를 두는 것)이다. 상기 비트율 조절기(49)로부터 가변 양자화기(46)에 공급된 상기 할당 갱신 제어 신호(Q)는 상기 제어 기능을 수행한다. 할당 주기 내에서, 상기 주기는 (도 1의)비트율 할당기(30)로부터 나온 연속적인 비트율 할당 갱신 신호 사이의 주기이고, 상기 비트율 할당기(49)는 공지된 방법으로, 제어 신호를 상기 GOP내의 각각의 16픽셀 16라인 매크로블록이 상기 할당 주기 동안 할당된 비트율을 유지하기 위하여 양자화되는 레벨의 수를 변화시키는 상기 가변 양자화기(46)에 공급한다.
본 실시예에서 상기 비트율 조절기(49)를 위한 상기 비트율 할당은 하기에서 상술하는 방식으로, 각각의 복수의 채널에서 상기 비디오 신호의 코딩 복잡성 값에 응답하여 각각의 GOP 주기동안 변한다. 그러나, 비트율 조절기(49)는 어떤 단일 픽처 혹은 프레임을 코드화하는 동안 일정하게 할당된 비트율에 기초한 제어 방법을 이용한다. 따라서, 단지 단일 할당 갱신 신호(Q)는 단일 픽처 혹은 프레임을 코드화하는 동안 상기 비트율 조절기(49)에 의해 수신될 수 있고, 픽처 혹은 프레임 코드화 동안 수신된 어떤 할당 갱신 신호(Q)는 다음 픽처 혹은 프레임의 시작에서 유효하다.
양호한 실시예에서, (도 1의)비트율 할당기(30)는 복수의 채널 처리기(10)에서 다양한 회로 구성요소에 결합된 접속부를 가지는 컴퓨터 시스템이다. 도 4는 비트율 할당기(30)를 형성하는 하드웨어의 블록 다이어그램이다. 도 4에서, 마이크로프로세서(μP)(31)는 컴퓨터 시스템 버스(35)를 통하여 판독/기록 메모리(RAM)(32), 판독 전용 메모리(ROM)(33)과, 입력/출력(I/O) 제어기(34)에 결합된다. 대용량 저장 장치와 사용자 터미널과 같은 상기 컴퓨터의 다른 구성요소가 있는데, 이것은 도면을 간단히 하기 위하여 도시하지 않았다. 상기 I/O 제어기(34)는 (도 1의)복수의 채널 처리기의 대응하는 복잡성 출력 터미널에 결합된 복수의 입력 터미널(COMPLEXITY)과 복수의 채널 처리기(10)의 대응하는 할당 입력 터미널에 결합된 복수의 출력 터미널(QUOTA)을 가진다. I/O 제어기(34)는 또한 도 4에 팬텀으로 도시된 것과 같이, 할당 갱신 제어 신호를 수용하기 위하여 (도 1의)멀티플렉서(20)에 결합된 입력 터미널을 포함할 수 있다.
상기 마이크로프로세서(31), RAM(32), ROM(33)과 I/O 제어기(34)는 상기 ROM(33)에 저장된 프로그램을 실행하는 공지된 방식으로 컴퓨터 시스템과 같이 동작하고, 상기 RAM(32)에 데이터를 저장하고 검색하며 상기 I/O 제어기(34)에 부착된 상기 장치로부터 데이터를 수신하고 상기 장치로 데이터를 전송한다. (도 1의)복수의 채널 처리기(10)에서 코드화된 상기 비디오 신호의 현 코딩 복잡성을 나타내는 데이터는 하기에서 기술하는 방식으로 상기 I/O 제어기(34)에서 상기 COMPLEXITY 입력 터미널을 통하여 상기 채널 처리기의 대응하는 출력 터미널로부터 수신된다. 상기 마이크로프로세서(31)는 예를 들면 폴링, 인터럽트 등과 같은 공지된 방식으로 상기 데이터의 수신을 통보받는다. 상기 마이크로프로세서(31)는 상기 컴퓨터 시스템 버스(35)를 통하여 I/O 제어기(34)로부터 상기 신호를 검색하고, 각각의 엔코더의 그 다음 할당 주기동안 비트의 할당을 결정하고, 상기 할당을 나타내는 신호를 다음 할당 주기에서 상기 QUOTA 출력 터미널을 통하여 복수의 채널 처리기(10)에 공급한다. 할당 갱신 신호를 상기 복수의 채널 처리기(10)에 전송하는 타이밍은 하기에 더욱 상세히 상술되겠지만, 상기 마이크로프로세서(31)에 의해 내부적으로 제어될 수 있고, 복잡성 분석기(16)로부터 나온 복잡성 신호의 타이밍에 응답하여 제어될 수 있거나, 혹은 상기 멀티플렉서(20)로부터 나온 할당 갱신 신호에 응답하여 제어될 수 있다.
(도 3의)MPEG 엔코더(14)에 의해 코드화될 비디오 신호의 코딩 복잡성을 결정하기 위한 양호한 방법은 각각의 16 16 매크로블록에 대하여 양자화 스케일 요소(QMB로 표시됨)를 이용하고 상기 GOP의 각각의 픽처 혹은 프레임내의 모든 매크로블록에 대하여 상기 16 16 매크로블록을 코드화하는데 사용된 비트의 수(TMB로 표시됨)를 이용하는 것이다. 도 5는 (도 3의) MPEG 엔코드(14)의 비트율 조절기(49)와 상기 방법에 따른 코딩 복잡성 대표 신호를 발생하는 (도 2의)복잡성 분석기(16)의 블록 다이어그램이다. 다양한 클록과 제어 신호는 도면을 단순하게 하기 위하여 도 5에서 생략되었다. 그러나, 요구되는 신호와, 상기 신호의 필요한 타이밍과 전압 특성은 쉽게 이해된다.
도 5에 도시된 복잡성 분석기(16)는 도 2에서 팬텀으로 도시된 것과 같이, 단지 CBR 엔코더(14)로부터 정보를 이용하는 복잡성 분석기의 예이다. 도 5에서, 비트율 조절기(49)는 (도 3의)출력 버퍼(48)의 상태 출력 터미널에 결합된 상태 입력 터미널(TMB)을 가진다. 비트율 조절기(49)의 제어 출력 터미널(QMB)은 (도 3의)가변 양자화기(46)의 제어 입력 터미널에 결합된다. 조절기(49)는 또한 (도 1의)비트율 할당기(30)의 대응하는 할당 출력 터미널에 결합된 제어 입력 터미널(Q)을 가진다.
상기 비트율 조절기(49)의 상태 입력 터미널(TMB)은 또한 제 1 가산기(92)의 제 1 입력 터미널에 결합된다. 상기 제 1 가산기(92)의 출력 터미널은 제 1 래치(93)의 입력 터미널에 결합된다. 상기 제 1 래치(93)의 출력 터미널은 승산기(94)의 제 1 입력 터미널과 상기 제 1 가산기(92)의 제 2 입력 터미널에 결합된다. 상기 승산기(94)의 출력 터미널은 제 2 래치(95)의 입력 터미널에 결합된다. 상기 제 2 래치(95)의 출력 터미널은 코딩 복잡성 출력 터미널(XPIC)에 결합된다. 복잡성 출력 터미널(XPIC)은 (도 1의)비트율 할당기(30)의 대응하는 복잡성 입력 터미널에 결합된다.
비트율 조절기(49)의 제어 출력 터미널(QMB)은 또한 제 2 가산기(96)의 제 1 입력 터미널에 결합된다. 상기 제 2 가산기(96)의 출력 터미널은 제 3 래치(97)의 입력 터미널에 결합된다. 상기 제 3 래치(97)의 출력 터미널은 분할기(98)의 분자 입력 터미널(N)에 결합되고 상기 제 2 가산기(96)의 제 2 입력 터미널에 결합된다. 분할기(98)의 출력 터미널은 상기 승산기(94)의 제 2 입력 터미널에 결합된다. 레지스터(99)는 상기 분할기(98)의 분모 입력 터미널(D)에 결합된다.
동작중에, 각각의 매크로블록에 대하여, 비트율 조절기(49)는 공지된 발식으로, 커런트 비트율 할당과 선행 픽처를 코드화하는데 사용된 비트수에 기초된 가변 양자화기(46)를 위한 양자화 스케일 요소 신호(QMB)를 발생하고, 그 다음에 상기 매크로블록을 코드화하는데 사용된 비트(TMB)의 수를 나타내는 상기 출력 버퍼(48)로부터 신호를 수신한다. (도 3의)상기 가변 양자화기(46)는 상기 양자화 스케일 요소(QMB)에 따른 각각의 매크로블록에 상기 DCT 계수를 양자화한다. 상기 양자화 스케일 요소(QMB)는 상기 양자화 스텝 크기, 혹은 각각의 양자화 레벨에서 상기 DCT 계수의 전체적인 동적 범위의 백분율을 나타낸다. QMB에 대한 높은 값은 양자화 스텝 크기가 더 크고, 결국 양자화 레벨이 더 적다는 것을 의미한다. 역으로, QMB에 대한 낮은 값은 양자화 스텝 크기가 더 작고, 결국 양자화 레벨이 더 많다는 것을 의미한다. 양호한 실시예에서, QMB는 (1과 31 사이의 값을 가지는)5 비트 정수이다.
(Qpic로 나타낸)완전한 픽처 혹은 프레임내의 모든 매크로블록에 대한 평균적인 양자화 스케일 요소는 다음과 같이 계산된다. 각각의 프레임 혹은 픽처의 시작에서, 래치(93과 97)는 소거 신호(도시되지 않음)에 응답하여 0으로 소거된다. 상기 제 2 가산기(96)와 상기 제 3 래치(97)의 결합은 상기 비트율 조절기(49)로부터 매크로블록 양자화 크기 요소(QMB)를 계속적으로 합산하는 누산기로 동작한다. 동시에, 상기 제 1 가산기(92)와 상기 제 1 래치(93)의 결합은 상기 프레임 혹은 픽처를 코드화하는데 사용되는 비트의 수를 계속적으로 합산하는 누산기로 동작한다.
프레임 혹은 픽처(NMB로 표시된 번호)에서 모든 매크로블록이 처리된 후, 래치(97)는 비트율 조절기(49)에 의해 생성된 스케일 팩터(QMB)를 양자화하는 모든 매크로블록의 합을 포함하고, 래치(93)는 상기 픽처 혹은 프레임(Tpic)을 코드화하는데 사용된 모든 비트의 합을 포함한다. 상기 분할기(98)는 상기 픽처 혹은 프레임에서 스케일 요소(QMB)를 양자화하는 모든 매크로블록의 합의 몫을 생성하는데, 이것은 상기 픽처 혹은 프레임(NMB)에서 매크로블록의 수로 나누어진다. 상기 몫은 상기 프레임 혹은 픽처를 위한 평균 양자화 스케일 요소(Qpic)이다. 상기 승산기(94)는 상기 픽처(Xpic로 표시됨)에 대하여 코딩 복잡성, 즉 Xpic= Tpic·Qpic인 Qpic및 Tpic의 곱을 만들어낸다. 상기 픽처 혹은 프레임의 말단에서, 상기 코딩 복잡성 신호 Xpic는 클록 신호(도시되지 않음)에 응답하여 제 2 래치(95)로 래치된다. 상기 상술된 사이클은 그다음에 코드화될 비디오 신호내의 각각의 프레임 혹은 픽처에 대하여 반복된다.
상기 코딩 복잡성(Xpic)은 그 다음에 래치(95)로부터 상기 GOP에 대한 코딩 복잡성을 얻기 위하여 나머지 처리를 수행하는 (도 4의) 비트율 할당기(30)의 상기 I/O 제어기(34)의 복잡성 입력 터미널로 공급된다. GOP(XGOP로 표시됨)에 대한 코딩 복잡성은 상기 GOP내의 모든 픽처에 대한 Xpic의 합이다(방정식 (1) 참조).
μP(31)은 상기 I/O 제어기(34)로부터 각각의 Xpic값을 검색하고, 상기 GOP에서 모든 프레임 혹은 픽처에 대하여 합산하여 누산기로 작용한다.
GOP(N으로 표시됨)내의 프레임 혹은 픽처의 수는 일반적으로 일정하게 남아있다. N이 일정하면, XGOP는 슬라이딩 윈도우 베이시스 상에서, 맨 나중 픽처의 코딩 복잡성 값(Xpic)을 더하고, 상기 GOP 내의 가장 오래된 픽처로부터 상기 코딩 복잡성 값을 뺌으로써 계산될 수 있다. 이 경우, XGOP의 갱신된 값은 각각의 프레임 혹은 픽처 다음에 이용할 수 있다. 그러나, N은 변한다. 만약 N이 변하면, 방정식 (1)에서와 같이, 새롭게 정의된 GOP에 대한 XGOP는 새롭게 정의된 GOP내의 선행 픽처의 새로운 수로부터 상기 코딩 복잡성 값(Xpic)을 더하여 계산되어야 한다.
전술한 바와 같이, 상이한 채널은 상이한 프레임 혹은 픽처 레이트로 동작할 수 있다. 즉, (미합중국에서)표준 비디오 프레임 레이트는 초당 29.97 프레임인데, 필름 상에 대하여 그것은 초당 24프레임이고, 판지에 대하여는 초당 15 프레임이다. 또한 상이한 채널은 GOP내에 상이한 수의 픽처 혹은 프레임을 가질 수 있다. 따라서, 상이한 채널은 상이한 GOP 시간 주기를 가진다. 비트를 상기 상태하에서 채널에 정확히 할당하기 위하여, 상기 상태에 있는 복수 채널의 상기 GOP 코딩 복잡성 값은 각각의 채널에 대하여 방정식 (1)로부터 나온 GOP 복잡성 값을 상기 채널의 GOP 시간 주기(GOPtime)로 나눔으로써 비트율 할당기(30)에서 시간 정규화된다.
상기 표준화된 GOP 코딩 복잡성 값(XnormGOP으로 표시됨)은 그 다음에 상이한 채널 사이에 비트를 할당하는데 사용된다. 상기 복잡성 값의 샘플링 타이밍과, 상기 시스템을 위한 할당 값의 발생은 하기에 더욱 상세히 기술될 것이다.
다시 도 5에 대하여 언급하면, 상기 상술한 바와 같이, 비트율 조절기(49)는 가변 양자화기(46)를 위하여 양자화 스케일 요소 신호(QMB)를 발생하고, 그 다음에 상기 매크로블록을 코드화하는데 사용된 비트(TMB)를 나타내는 출력 버퍼(48)로부터 신호를 수신한다. 상기 신호는 교대로 (도 4의)비트율 할당기(30)내의 상기 I/O 제어기(34)에 직접 공급된다. 상기 μP(31)는 (방정식 1 혹은 방정식 2로부터)적절한 코딩 복잡성 기준을 내부적으로 계산할 수 있다.
또한, 상기 전송을 단순하게 하기 위하여, 각각의 픽처(Xpic)에 대한 상기 코딩 복잡성 값은 스케일될 수 있다. 양호한 실시예에서, 승산기(94) 뒤에서 상기 값은 여덟 개의 비트 수로 스케일 된다. 상기 스케일된 값은 그 다음에 (도 4의)상기 비트율 할당기(30)를 통과한다. 또한 상기 컴퓨터 시스템이 N 개의 변화가 발생하는 경우 상기 코딩 복잡성 값의 재 계산을 허용하는 것과 같은 다른 이유 때문에, 상기 픽처 복잡성 값(Xpic)의 파일, 예를 들면 대용량 기억장치(도시되지 않음)를 유지하는 것도 바람직하다. 한 시간동안 8 비트 Xpic값을 저장하는데 있어서, 표준 비디오는 108 킬로바이트(kB)를 필름은 86 kB를 저장할 수 있다.
하기에서, Xi는 i번째 채널 처리기로부터 나온 (만약 모든 채널이 동일한 GOP 타임 주기를 가진다면) XGOP혹은 (만약 상이한 GOP 시간 주기를 가진 채널이 있다면) XnormGOP중 현재 이용가능한 적절한 것을 나타낸다. (도 1의)상기 비트율 할당기(30)는 복수의 채널 처리기(10)를 형성하는 K 개의 채널 처리기로부터 나온 상기 코딩 복잡성 값(Xi)에 기초한 다음 할당 주기동안 전송 링크내의 이용가능한 비트의 할당을 나타내는 각각의 할당(Q) 신호를 발생한다. (도 1의)멀티플렉서(20)(R로 표시됨)의 출력 터미널로부터 나온 선결된 전송 링크 비트율은 복수의 채널 처리기(10) 사이에 할당되어, 상기 i번째 채널 처리기는 Ri로 표시된 비트율 할당을 수신한다.
전송 링크에서 비트율을 상이한 채널에 할당하기 위한 한 가지 방법은 (도 1의)모든 복수의 채널 처리기(10)를 위하여 (상기 상술한 바와 같이, 슬라이딩 윈도우 베이시스상에서) 선행하는 GOP 주기의 현재 이용가능한 코딩 복잡성(Xi)에 기초된 선형 할당이다. 상기 방법에서, 각각의 처리기(i)는 상기 엔코더(Xi)가 상기 모든 엔코더의 총 코딩 복잡성으로 향함에 따라 상기 총 비트 용량(R)의 동일한 비율(Ri)을 수신한다(방정식 (3) 참조). 그러나, 재생된 이미지의 성질이 급속히 떨어지는 하위 비트율 할당의 존재가 공지되었다.
또한, 도시된 실시예에서, 다음 할당(할당) 주기동안의 상기 비트율 할당은 선행 GOP로부터 나온 복잡성 기준에 달려있다. 따라서, 만약 단순한 이미지에서 복잡한 이미지로 화면이 바뀐다면, 상기 새로운 화면을 위한 할당이 선행하는 단순한 화면에 기초했기 때문에, 새로운 복잡한 화면을 코드화하기 위해 할당된 비트는 충분하지 못할 것이다.
전송 링크내에서 비트율을 상이한 채널로 할당하기 위한 다른 방법은 각각의 엔코더(i)에 대한 최소 비트율 할당(RGi)을 보장하고 방정식 3에서와 같이, 상기 나머지 비트를 선형적으로 할당한다(방정식 (4) 참조).
각각의 채널은 상기 채널을 통하여 전송된 비디오의 예기된 전체 복잡성 혹은 상기 비디오 신호 공급기에 대한 상기 채널의 평가에 따라서 다르게 보장된 최소 비트율을 가질 수 있다.
그러나, 비트를 상기 전송 링크에서 상이한 채널로 할당하기 위한 또 다른 방법은 각각의 엔코더(i)를 위한 웨이팅 요소(Pi)를 제공하고 상기 웨이팅 요소(Pi)에 의해 웨이트 됨으로써 상기 코딩 복잡성 값(Xi)에 따라 비트를 적절히 할당한다(방정식 (5) 참조).
방정식 (4)의 상기 보장된 최소 할당 방법에서와 같이, 상기 웨이팅 요소(Pi)는 상기 채널을 통하여 전송된 비디오 신호의 예기된 전체 복잡성 혹은 상기 비디오 신호의 공급기에 대한 채널의 평가에 의존한다.
상이한 채널에 대한 상기 전송 링크에서 비트를 할당하기 위한 양호한 방법은 방정식 (5)의 웨이팅 할당 방법과 방정식 (4)의 보장된 최소 할당 방법을 결합하는 것이다. 상기 방법에서 각각의 채널은 최소 할당을 보장받고, 나머지 비트는 웨이트된 비율 베이시스에 할당된다. (방정식 (6) 참조).
상기에서와 마찬가지로, 상기 보장된 최소 할당과 상기 웨이팅 요소는 모두 상기 채널을 통하여 전송된 비디오 신호의 예기된 전체적인 복잡성과 상기 비디오 신호의 공급기에 대한 채널의 평가에 달려있다.
또한 상기 시스템의 다른 변수에 응답하여 상기 비트 할당(Ri)을 정제할 수도 있다. 예를 들면, 재생 이미지의 화질에 개선이 보이지 않는 상위 비트율 할당 값의 존재가 공지되었다. 따라서, 여분의 상기 상위 할당 값을 할당하는 것은 전송 링크에서 비트를 낭비하는 것이다. 또한, 상기 전송 링크의 오퍼레이터는 각각의 채널에 대하여 (상기 상위 비트율 할당 값을 나타낼 수 있는)최대 비트율 할당(Rmax) 혹은 최소 비트율 할당(Rmin)을 부과할 수 있다.
또한, 비트율 제어 진폭에 대하여 전위를 최소화하고 따라서 비트율 제어 안정성을 최대화하기 위하여 한 할당 주기에서부터 채널에 대한 다음 할당 주기까지 비트율 할당에서 증가(α) 혹은 감소(β)의 최대 증분이 부과될 수 있다. 상기에서와 같이, 상위 비트율 할당 값, 최대 및 최소 비트율 할당, 그리고 증감의 최대 증분에 대한 값은 상이한 채널에 대하여 다를 수 있고, 상기 채널을 통하여 전송되는 비디오 신호의 예기된 전체적인 복잡성 혹은 상기 비디오 신호의 공급기에 대한 채널의 평가에 의존할 수 있다. 또한, 상기 채널에서 버퍼가 비어있는 정도에 따라 증감의 최대 및 최소 증분을 능동적으로 변화시키는 것도 가능하다.
또한, 상기 할당된 비트율은 버퍼를 관리하기 위하여, 즉 (도 1의)상기 CBR 엔코더의 출력 버퍼와 대응하는 리시버 디코더의 입력 버퍼(48)(도시되지 않음)가 오버플로하거나 언더플로가 되지않도록 하기 위하여 더 정제될 수 있다. 만약 상기 엔코더 버퍼 크기(E)가 부등식(7)에 도시된 것과 같이 제어되면, 명시적인 버퍼 관리는 필요하지 않다.
여기서, D는 고정된 디코더 버퍼 크기이다. 만약 엔코더 버퍼 크기가 부등식(7)에 따라 선택되면, 상기 비트율 할당은 상기 엔코더 혹은 디코더 버퍼에서 오버플로 혹은 언더플로를 야기하지 않고 Rmin에서 Rmax까지 변할 수 있다. 그러나, 상기 방법은 상기 엔코더 버퍼의 크기를 과도하게 제한하고, 따라서, 비율 제어 유연성을 제한한다.
다른 버퍼 관리 계획이 적응될 수 있고 상기 고정된 파라미터 Rmin과 Rmax보다는 현재의 순간적인 비트율을 사용한다. 상기 디코더 버퍼 크기는 가장 높은 비율, 즉 Rmax로 전송된 데이터를 처리할 수 있도록 선택되었기 때문에, 상기 비트율 할당은 상기 디코더 버퍼를 초과하지 않고 (상기 시스템 최대, Rmax까지)항상 증가될 수 있다. 그러나, 상기 엔코더 버퍼내의 데이터가 디코드 시간전에 이미 상기 디코더 버퍼로 전송되도록 보장하기 위하여 유지되어야 하는 순간적인 최소 비트율도 있다. 따라서, 상기 디코더 버퍼가 언더플로우되지 않도록 하기 위하여 최소 비트율 할당은 능동적으로 계산되어져야 한다.
상기 비트율 할당을 능동적으로 계산하기 위하여, 상기 비트율 할당이 감소할 때, 새롭게 결정된 엔코더 버퍼 크기와, 선행하는 시간 동안 상기 엔코더 버퍼내의 데이터의 양 모두 고려되어야 한다. 프레임(n)에 대한 상기 새롭게 결정된 엔코더 버퍼 크기는 En로 표시되며, 등식 (8)에 따라 결정된다.
여기서 Δ는 시스템 지연 시간이고, 이것은 비디오의 프레임이 상기 엔코더에 도착해서 상기 프레임이 상기 디코더에 표시될 때까지의 일정 시간 지연이고, D는 고정된 디코더 버퍼 크기이고, Rnew은 새롭게 제공된 비트율 할당이다. 상기 버퍼 크기는 새로운 비트율을 할당할 때 정상 상태에서 상기 엔코더 및 디코더 버퍼에서 오버플로우나 언더플로우가 없도록 한다.
그러나, 전술한 바와 같이, 만약 새롭게 제공된 비트율 할당이 감소되었다면, 상기 시스템 지연 시간(Δ)과 동일한 천이기간이 존재하고, 상기 기간내에 더 낮은 비율로 상기 디코더에 성공적으로 전송된 너무 많은 비트가 상기 엔코더 버퍼내에 이미 있을 수 있다. 상기 새롭게 제공된 비트율 할당을 정제하기 위하여 제안된 한가지 방법은 상기 시스템 지연 시간(Δ)에 선행하는, Γ로 표시된 프레임의 수에 대하여 실제로 상기 엔코더 버퍼(버퍼 충만)로 배치된, e로 표시된 비트의 수를 먼저 검사하는 것이다. 그 다음에 상기 선행 Γ 프레임에 대한 최대 버퍼 충만 수(emax,Γ로 표시됨)는 방정식(8)로부터, 새롭게 결정된 엔코더 버퍼 크기(En)와 비교된다. 선행 Γ 프레임으로부터 나온 모든 비트가 성공적으로 상기 리시버 디코더로 전송되는 채널(i)에 대한 최소 감소 비트율 할당(Rreduced)은 그 다음에 방정식 (9)로 주어진다.
만약, 한계가 멀티플렉서 시스템에 부과되면, 비트율 할당이 방정식 (3, 4, 5 혹은 6)에 따라서 계산된 후, 상기 채널에 대한 현재의 상위 및 하위 한계내에 포함되는지를 결정하기 위하여 상기 비트율 할당이 검사된다. 먼저, 각각의 채널(i)에 대한 상기 상위 및 하위 한계가 결정된다. 할당 주기(k)로 표시됨)에 대한 상기 상위 한계 비트율 할당은 이전의 할당 주기(k-1)에 걸쳐서 최대 허용가능한 증가된 할당과, 최대 비트율 할당 한계의 최소이다(방정식(10) 참고).
어떤 할당 주기(k) 동안의 하위 한계 비트 할당은 최소 비트율 할당 한계와, 이전의 할당 주기(k-1)을 통하여 최소 허용가능한 감소된 할당(그리고 방정식(9)으로부터 최소 버퍼 관리 감소된 비트율 할당)의 최대이다(방정식(11) 참고). 그 다음에 상기 채널에 대한 비트율 할당이 조절된다.
만약 어떠한 채널에 대한 할당된 비트율이 각각의 한계 값을 넘어서면, 상기 채널에 대한 비트율 할당은 상기 한계 값으로 되고, 이용가능한 나머지 비트율은 다른 채널가운데 다시 재할당된다. 예를 들면, 만약 방정식 (3, 4, 5 혹은 6)에서 계산된, 채널(i)에 할당된 비트율이 방정식 (10)에서 계산된 상기 채널에 대한 상위 한계보다 더 크다면, 채널(i)에 대한 상기 비트율은 상기 상기 한계로 된다. 만약, 역으로 상기 비트율이 방정식(11)에서 계산된 상기 하위 한계보다 더 작으면, 상기 비트율은 하위 한계로 된다(방정식 (12) 참고).
만약 상기 비트율 할당중 어떤 할당이 방정식 (10, 11 및 12)의 한계 연산에 의해 변하게 되면, 나머지 이용가능한 비트율은 방정식(3, 4, 5 혹은 6)에 따라서 제한되지 않은 채널 가운데서 재할당된다. 상기 사이클은 모든 비트율 할당이 종결될 때까지 반복된다. 상기 실시예에서, 상기 코딩 복잡성 주기는 채널내 비트율 할당에서 한 할당 주기로부터 다음 할당 주기로 일반적으로 비교적 변화가 작은 충분히 존속하는, 슬라이딩 윈도우 베이시스상에서 픽처대 픽처로 결정된 GOP 주기이다. 결국, 방정식 (10, 11 및 12)은 거의 야기되지 않는다.
상기 코딩 복잡성 샘플링과 상기 코딩 복잡성에 기초된 갱신된 비트율 할당 발생의 타이밍은 만약 상기 채널이 상이한 GOP 시간 주기와 함께 동작하면 복잡하게 된다. 그러나, 상기 조건에서 정확한 코딩 복잡성 샘플링과 비트율 할당을 제공하는 방법이 있다. 제 1 방법에서, 일정 할당 갱신 주기는 각각의 채널이 각각의 GOP에서 동일한 수의 할당 갱신 주기를 가지는 방식으로 계산된다. 상기 방법에서, 샘플의 수와 GOP당 할당 갱신 주기는 채널에서 채널로 변할 수 있지만, 어떤 채널에 있어서는 상기 샘플의 수와 GOP 내의 할당 갱신 주기가 일정하다. 제 2 방법에서, 샘플이 선택되고, 어떤 채널이 새로운 GOP를 시작할 때마다 발생된 할당과, 새로운 할당 영역에 할당된 비트수는 이전의 샘플에서부터 현 샘플까지의 주기의 길이를 고려하여 계산된다. 제 3 방법은 샘플이 선택되는 샘플이 선택되는 제 2 방법의 변형이고 할당 갱신 제어 신호에 응답하는 새로운 할당이다. 전술한 바와 같이, 상기 할당 갱신 제어 신호의 타이밍은, 그것이 상기 채널중 어느 한 채널에서 픽처 혹은 프레임당 한 번 이상 갱신하지 않는다고 가정된다. 세 번째 방법에서, 상기 새로운 할당에 할당된 비트 수는 앞의 샘플로 부터 상기 현재의 샘플까지의 시간 주기의 길이를 고려하여 계산되어야 한다.
도 7은 제 1 방법을 이용한 시스템내의 샘플링과 할당 갱신을 도시하는 타이밍 다이어그램이다. 상기 도면을 간단히 하기 위하여, 단지 두 개의 채널이 도시된다. 도 7에서 채널(1)은 (미합중국에서)초당 약 30 프레임의 프레임 레이트를 가지는 표준 비디오를 전송하는 채널의 예이다. 채널(2)은 초당 24 프레임의 프레임 레이트를 가지는 필름을 전송하는 채널의 예이다. 각각의 상기 채널은 GOP당 12 프레임을 가지는 것으로 추정된다. 따라서, 채널(1)은 매 0.4초마다 새로운 GOP를 시작하거나 혹은 초당 2.5개의 GOP를 시작하는 반면, 채널(2)은 매 0.5초마다 새로운 GOP를 시작하거나 혹은 초당 2개의 GOP를 시작한다. 선택된 샘플링 레이트는 0.1초당 한 개의 샘플이다. 따라서, 채널(1)에는 4 개의 샘플과 모든 GOP에 할당이 있고, 채널(2)에는 5 개의 샘플과 모든 GOP에 할당이 있다. 상기 샘플링 시간(tS)은 수직 대시선으로 도시된다.
샘플 사이의 시간 주기(Δt)는 일정(0.1초)하기 때문에, 방정식(3) 내지 (12)로부터 나온 비트율 할당(Ri)은 비트율 할당 (Ri)와 일정한 샘플 주기(Δt)의 곱, 즉 Ci=RiΔt인 Ci로 표시된 할당되는 비트의 수로 표현될 수 있거나, 혹은 상기 비트율 할당s(Ri)이 변하지 않고 이용될 수 있다. 상기 비트율 할당은 축적될 수 있고 "토큰과 리키 버킷(token and leaky bucket)" 계획이라 불리는 공지된 계획에 따라서 (도 1의)채널 처리기(10)에 사용될 수 있다.
도 8은 코딩 복잡성 값의 샘플링과 전술한 제 2 방법을 이용하는 시스템에서의 할당 갱신을 도시하는 타이밍 다이어그램이다. 도 8에 도시된 각각의 채널은 도 7에서와 같은 신호를 운반한다. 도 8에서, 모든 채널로부터 나온 현재의 코딩 복잡성 값의 샘플은 어떤 채널이 새로운 GOP를 시작할 때마다 선택된다. 새로운 할당은 상기 샘플 값과 마지막 샘플 이후의 시간 주기(Δt)에 기초되어 발생된다. 상기 샘플 시간은 수직 대쉬선(t1 내지 t8)으로 도 8에 도시되고, 여기서 t2, t3, t4, t6 및 t8은 채널(1)에서 GOP의 시작에 대응하고, t1, t3, t5 및 t7은 채널(2)에서 GOP의 시작에 대응한다. 비록 t3이 두 채널(1과 2)에서 GOP의 시작에 대응하는 샘플링 시간을 나타내지만, 이러한 시간에 대한 요구는 없다.
각각의 샘플 시간에서, (선행 GOP, 즉, 슬라이딩 윈도우 베이시스상에서 이용가능한 픽처대 픽처로부터 나온)모든 채널 내의 상기 현 코딩 복잡성 값은 샘플링된다. 방정식(3 내지 12)은 다음 비트율 할당 비율을 계산하는데 이용될 수 있지만, 할당되는데 이용가능한 실제 비트 수를 결정하는데 있어서, 마지막 샘플 이후의 시간(Δt)은 고려되어져야 한다. 상이한 샘플 주기를 적절히 보상하기 위하여, 방정식(3 내지 12)에서 총 이용가능한 비트율(R)은 C로 표시된 할당에 대하여 이용가능한 비트수와 교체되고, 상기 C는 총 이용가능한 비트율(R)과 상기 샘플 주기(Δt)와의 곱, 즉 C=RΔt이다. 방정식(3 내지 12)에 의해 계산된 비트 수는 그다음에 (도 1의)각각의 채널 처리기(10)에 할당되고, 상기에서와 같이, 상기 채널 처리기는 상기 할당된 비트를 축적하고 사용하기 위하여 "토큰과 리키 버킷" 계획을 이용한다.
도 9는 코딩 복잡성 값의 상기 샘플링과 전술한 제 3 방법을 이용하는 시스템에서의 할당 갱신을 도시하는 타이밍 다이어그램이다. 도 9에 도시된 각각의 채널은 도 7 및 도 8에서와 동일한 신호를 운반한다. 도 9에서, 모든 채널로부터 나온 현 코딩 복잡성 값의 샘플은 임의의 시간에서 선택되며, 이것은 예를 들면, (도 1의)멀티플렉서(20)에 의해 발생된 할당 갱신 신호에 의해 제어될 수 있다. 새로운 할당은 상기 샘플 값과, 마지막 샘플 이후로 상기 시간 주기에 기초하여 발생된다. 상기 샘플 시간은 수직 대쉬선(t1 내지 t4)으로 도 9에 도시된다. 비록 일정 시간 주기(Δt)를 가지는 것으로 도 9에 도시되었지만 이것은 요구조건은 아니다. 할당 갱신 신호 사이의 시간 간격이 모든 채널의 가장 짧은 프레임 주기보다 더 길어서 어떤 채널도 (전술한 바와 같이)단일 픽처 혹은 프레임 주기내에 두 개의 할당 갱신을 수신하지 않는다고 가정하면, 상기 할당 갱신 시간 주기가 일정하게 유지될 수도 있고, 혹은 한 주기에서 다른 오버 타임으로 천이할 수도 있으며, 혹은 임의적일 수 있다. 그러나, 양호한 실시예에서, 상기 할당 갱신 주기는 비교적 긴 시간 주기를 통하여 일정하게 유지될 것이다.
각각의 샘플 시간에서, (선행 GOP, 즉, 슬라이딩 윈도우 베이시스상에서 이용가능한 픽처대 픽처로부터 나온)채널내의 현 코딩 복잡성 값은 샘플링된다. 상기에서와 같이, 방정식(3 내지 12)은 다음 비트율 할당 비율을 계산하는데 이용될 수 있고, 여기서 마지막 샘플 이후의 시간(Δt)이 고려되어지고 총 이용가능한 비트율(R)은 할당(C=RΔt)에 대하여 이용가능한 비트 수로 교체된다. 방정식(3 내지 12)에 의해 계산된 비트 수는 그 다음에 (도 1의)각각의 채널 처리기(10)에 할당되며, 상기 처리기는 상기에서와 같이, 상기 할당 비트를 축적하고 사용하기 위하여 "토큰과 리키 버킷" 계획을 이용한다. 상기 방법중 어떤 방법은 상이한 채널(5)로부터 상기 비디오 신호가 상이한 GOP 시간 주기를 가질 때 비트율을 정확히 각각의 채널 처리기(10)에 할당할 것이다.
코딩 복잡성 값의 샘플링과 상이한 채널을 위하여 갱신된 비트율 할당s의 발생 타이밍은 만약 모든 채널이 동일한 프레임 레이트로 동작하고, GOP에 동일한 프레임 수를 가진다면, 즉 모든 채널이 동일한 GOP 시간 주기, GOPtime를 가진다면, 단순화될 것이다. 도 6은 그런 시스템에서의 코딩 복잡성 샘플과 할당 갱신 주기를 나타내는 타이밍 다이어그램이다. 도 6에서, 각각의 수평선은 각각의 채널(1-K)에 대응한다. 상기 수평선으로부터 상향으로 연장되는 짧은 수직선은 I 프레임의 코딩이 상기 채널에 대하여 시작된 시간을 나타내며, 상기 시간은 상기 채널에 대한 GOP의 시작으로 간주된다. GOP, GOPtime에 대한 시간 주기는 모든 채널에서 동일하지만, 도면에서 알 수 있듯이 각각의 채널에 대한 GOP의 시작 시간은 다르다. 사실, I 프레임의 코딩이 겹치지 않도록 각각의 채널을 위한 GOP에 대하여 상이한 시작 시간을 가지는 것이 바람직한 것으로 공지되었다. 이것은 상이한 채널을 가로질러 복잡성 변화를 증가시킨다. 상기 코딩 복잡성 값을 계산하는데 동일한 수의 I 프레임, P 프레임 및 B 프레임이 고려되는한, 상기 프레임이 상이한 GOP로부터 나오는 것은 문제되지 않는다고 알려져있다. 따라서, 모든 채널의 시간 축을 가로질러 연장하는 실선으로 도시된 것과 같이, 코딩 복잡성 값 샘플은 GOP내의 어떤 시간에서 모든 채널로부터 동시에 선택되어질 수 있다. 그 다음에 모든 상기 채널에 대한 비트율 할당s의 갱신은 상기 샘플로부터 발생되어 다시 (도 1의)상기 채널 처리기(10)으로 전송될 수 있다.
상기 멀티플렉서 시스템은 병치된 시스템으로 상술되었다. 그러나, 복수의 채널 처리기(10)는 상기 비트율 할당기(30)와 멀티플렉서(20)로부터 먼 쪽에 위치될 수도 있다. 그런 시스템에서, 통신 링크는 엔코더와 상기 비트율 할당기 사이에 위치할 수 있다. 이 경우, 상기 처리기(10)와 상기 멀티플렉서 사이에서 전송된 일부 비트는 상기 처리기로부터 복잡성 정보를 전송하는데 이용된다.

Claims (4)

  1. 제어 신호들을 비동기적으로 발생시키는 장치에 있어서, 비동기 데이터 신호들의 복수의 소스들(5)과, 각각의 제어 신호(CONTROL)에 응답하여 데이터 신호들(DATA IN)중 각각의 한 신호를 각각 처리하는 복수의 데이터 처리 채널들(10, 14)과, 상기 데이터 신호(DATA IN)들 중 각각의 한 신호에 각각 응답하여 상기 데이터 신호들(DATA IN)중 상기 한 신호의 파라미터를 나타내는 신호(COMPLEXITY)를 생성시키는, 복수의 파라미터 결정 회로들(10, 16)과, 상기 복수의 파라미터 결정 회로들(10, 16)에 결합되어 소정의 샘플링 시간 간격들에서 실질적으로 동시에 모든 파라미터 결정 회로들(10, 16)로부터 나온 파라미터 대표 신호(COMPLEXITY)를 샘플링하는 데이터 샘플러(30)와, 상기 샘플링된 파라미터 대표 신호들에 (COMPLEXITY)에 응답하여 상기 샘플링된 파라미터 대표 신호들(COMPLEXITY)과 상기 선행 샘플링 시간 간격에 근거한 값을 가지는 복수의 데이터 처리 채널들(10)에 대하여 각각의 제어 신호들(CONTROL)을 발생시키는, 제어 신호 발생기(30)를 구비하는 제어 신호 발생 장치.
  2. 제1항에 있어서, 각각의 데이터 신호 소스(5)는 각각의 데이터 그룹 시간 간격들을 가지는 연속된 데이터 그룹들을 포함하는 데이터 신호를 발생시키고, 상기 데이터 샘플러(30)는 각각의 데이터 신호(DATA IN)의 데이터 그룹 시간 간격내에 정수의 샘플링 간격이 존재하도록, 일정한 시간 기간(ts)을 가지는 소정의 샘플링 시간 간격들에서 복잡성 대표 신호들(COMPLEXITY)을 샘플링하며, 상기 제어 신호 발생기(30)는 일정한 샘플링 시간 간격 기간에 근거하는 값들을 가지는 각각의 제어 신호(CONTROL)들을 발생시키는 제어 신호 발생 장치.
  3. 제1항에 있어서, 각각의 데이터 신호 소스(5)는 각각의 데이터 그룹 시작 시간들을 가지는 연속되는 데이터 그룹들을 포함하는 데이터 신호(DATA IN)를 발생시키고, 상기 데이터 샘플러(30)는 상기 각각의 데이터 신호들의 각 데이터 그룹의 시작 시간인 샘플 시간들(t1-t8)에서 상기 복잡성 대표 신호들(COMPLEXITY)을 샘플링하고, 상기 제어 신호 발생기(30)는 상기 선행 샘플 시간(t1-t8) 이후 상기 시간 간격에 대하여 정규화된 값들을 가지는 각각의 제어 신호들(CONTROL)을 발생시키는 제어 신호 발생 장치.
  4. 제1항에 있어서, 각각의 데이터 신호 소스(5)는 각각의 프레임 주기를 가지는 데이터의 연속적인 프레임들을 포함하는 데이터 신호(DATA IN)를 발생시키고, 상기 데이터 샘플러(30)는 각각의 프레임 주기들중 가장 짧은 한 주기보다 더 긴 시간 간격들에서 발생하는 연속적인 할당 갱신 신호에 의해 제어되는 선행 샘플 시간들(t1-t4)에서 상기 파라미터 대표 신호들(COMPLEXITY)을 샘플링하고, 상기 제어 신호 발생기(30)는 상기 샘플 시간(t1-t4) 이후 상기 시간 간격에 대하여 정규화되는 값들을 가지는 각각의 제어 신호(CONTROL)들을 발생시키는 제어 신호 발생 장치.
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