KR100309472B1 - Sense amp driving circuit for synchronous dynamic random access memory - Google Patents
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Abstract
본 발명은 에스디램의 센스앰프 구동회로에 관한 것으로, 종래에는 공정마진과 동작마진을 고려하여 비트라인을 오버 드라이빙하는 구간을 결정하고 그에 따라 약간의 오버슈트를 허용하는데, 이로 인해 에스디램의 리프레쉬 동작시 과도한 전류가 발생하는 문제점이 있었다. 따라서, 본 발명은 센스앰프 인에이블바 신호를 소정 논리 연산하여 제1,제2 펄스폭 조정신호를 출력하는 펄스폭조정부와, 상기 제1,제2 펄스폭 조정신호를 매트 선택신호와 소정 논리 조합하는 센스앰프구동제어부와, 상기 센스앰프구동제어부의 출력신호에 의해 센스앰프를 구동하는 센스앰프구동부로 구성된 에스디램의 센스앰프 구동회로에 있어서, 상기 펄스폭조정부는 센스앰프인에이블바신호를 입력받아 이를 순차적으로 지연하는 제1,제2 지연부와, 리프레쉬신호를 반전하는 제1 인버터와, 상기 제1 인버터의 출력신호와 상기 제1 지연부의 출력신호를 입력받아 이를 노아 연산하는 노아게이트와, 상기 제2 지연부의 출력신호를 반전하는 제2 인버터와, 상기 제2 인버터의 출력신호와 제1 노아게이트의 출력신호 및 상기 센스앰프인에이블바신호를 입력받아 이를 노아 연산하는 제2 노아게이트와, 상기 센스앰프인에이블바신호를 순차적으로 반전하는 제3,제4 인버터와, 상기 제2 노아게이트의 출력신호를 반전하는 제5 인버터와, 상기 제4, 제5 인버터의 출력신호를 입력받아 이를 노아 연산하는 제3 노아게이트와, 상기 제4,제5 인버터의 출력신호를 입력받아 이를 낸드 연산하는 낸드게이트와, 상기 제3 노아게이트의 출력신호를 반전하는 제6 인버터와, 상기 낸드게이트의 출력신호를 반전하는제7 인버터로 구성하여 리프레쉬 모드시 오버 드라이빙 구간을 줄일도록 펄스폭을 조정함으로써 과도한 전류의 소모를 줄여 소비전력을 절감함과 아울러 데이터 센싱동작을 안정적으로 수행하는 효과가 있다.The present invention relates to a sense amplifier driving circuit of an SDRAM. In the related art, a section for overdriving a bit line is determined in consideration of a process margin and an operating margin, and accordingly, a slight overshoot is allowed, thereby refreshing the SDRAM. There was a problem that excessive current occurs during operation. Accordingly, the present invention provides a pulse width adjustment unit for outputting first and second pulse width adjustment signals by performing a predetermined logic operation on a sense amplifier enable bar signal, and a mat selection signal and a predetermined logic for the first and second pulse width adjustment signals. In the sense amplifier driving circuit of an SDRAM comprising a sense amplifier driving control unit to be combined and a sense amplifier driving unit for driving the sense amplifier by an output signal of the sense amplifier driving control unit, the pulse width adjusting unit is configured to provide a sense amplifier enable bar signal. Noah gates that receive the first and second delay units for sequentially receiving them, the first inverter for inverting the refresh signal, the output signals of the first inverter, and the output signals of the first delay unit And a second inverter for inverting the output signal of the second delay unit, an output signal of the second inverter, an output signal of the first NOA gate, and the sense amplifier enable bar signal. A second noah gate that receives the nov operation, a third and fourth inverters sequentially inverting the sense amplifier enable bar signal, a fifth inverter inverting the output signal of the second noah gate, and the second And a third NOR gate that receives the output signal of the fourth and fifth inverters, and performs a NOR operation on the input signal, a NAND gate that receives the output signals of the fourth and fifth inverters, and NAND calculates the output signal of the fourth and fifth inverters, and an output signal of the third NOR gate. And a sixth inverter for inverting the NAND gate and a seventh inverter for inverting the output signal of the NAND gate, thereby adjusting the pulse width to reduce the overdriving section in the refresh mode, thereby reducing power consumption by reducing excessive current consumption. It is effective to stably perform the data sensing operation.
Description
본 발명은 에스디램의 센스앰프 구동회로에 관한 것으로, 특히 리프레쉬 모드에서 과도한 소비 전력을 절감할 수 있도록 한 에스디램의 센스앰프 구동회로에 관한 것이다.The present invention relates to a sense amplifier driving circuit of an SDRAM, and more particularly, to a sense amplifier driving circuit of an SDRAM capable of reducing excessive power consumption in a refresh mode.
도1은 일반적인 에스디램의 센스앰프 구동회로에 대한 구성을 보인 회로도로서, 이에 도시된 바와같이 센스앰프인에이블바신호(SAEBI)를 입력받아 이를 소정 논리 연산하여 그에 따른 제1,제2 펄스폭 조정신호(SAEPIB),(SAENIB)를 출력하는 펄스폭조정부(10)와; 상기 펄스폭조정부(10)의 제1,제2 펄스폭 조정신호(SAEPIB),(SAENIB)를 입력받아 이를 매트선택신호(MS1),(MS2)와 소정 논리 조합하여 그에 따른 제1~제3 센스앰프구동제어신호(SAP1),(SAP2),(SAN)를 출력하는 센스앰프구동제어부(20)와; 상기 센스앰프구동제어부(20)의 출력신호(SAP1),(SAP2),(SAN)에 의해 센스앰프(SA)를 구동하는 센스앰프구동부(30)로 구성된다.FIG. 1 is a circuit diagram illustrating a general sense amplifier driving circuit of a SDRAM. As shown in FIG. 1, a sense logic enable bar signal SAEBI is input, and a predetermined logic operation is performed on the sense amplifier enable bar signal SAEBI. A pulse width adjusting unit 10 for outputting adjustment signals SAEPIB and SAENIB; The first and second pulse width adjustment signals SAEPIB and SAENIB of the pulse width adjusting unit 10 are received, and predetermined logic combinations with the mat selection signals MS1 and MS2 are applied to the first to third signals. A sense amplifier drive control unit 20 for outputting sense amplifier drive control signals SAP1, SAP2, and SAN; The sense amplifier driver 30 is configured to drive the sense amplifier SA by the output signals SAP1, SAP2, and SAN of the sense amplifier driver controller 20.
상기 펄스폭조정부(10)는 센스앰프 인에이블바 신호(SAEBI)를 입력받아 이를 소정시간 지연하는 제1 지연부(1)와, 상기 제1 지연부(1)의 지연신호를 다시 소정 시간 지연하는 제2 지연부(2)와, 상기 제2 지연부(2)의 지연신호를 반전하는 제1 인버터(INV1)와, 상기 제1 인버터(INV1)의 출력신호와 상기 센스앰프인에이블바신호(SAEBI)를 입력받아 이를 노아 연산하는 제1 노아게이트(NOR1)와, 상기 센스앰프 인에이블바 신호(SAEBI)를 입력받아 이를 순차적으로 반전하는 제2,제3인버터(INV2),(INV3)와, 상기 제1 노아 게이트(NOR1)의 출력신호를 반전하는 제4 인버터(INV4)와, 상기 제3, 제4 인버터(INV3),(INV4)의 출력신호를 입력받아 이를 노아 연산하는 제2 노아게이트(NOR2)와, 상기 제3, 제4 인버터(INV3),(INV4)의 출력신호를 입력받아 이를 낸드 연산하는 낸드게이트(NA1)와; 상기 제2 노아게이트(NOR2)의 출력신호를 반전하여 그에 따른 제1 펄스폭조정신호(SAEPIB)를 출력하는 제5 인버터(INV5)와, 상기 낸드게이트(NA1)의 출력신호를 반전하여 그에 따른 제2 펄스폭조정신호(SAENIB)를 출력하는 제6 인버터(INV6)로 구성된다.The pulse width adjusting unit 10 receives a sense amplifier enable bar signal SAEBI and delays the predetermined time by a first delay unit 1 and delays the delay signal of the first delay unit 1 by a predetermined time. The second delay unit 2, the first inverter INV1 for inverting the delay signal of the second delay unit 2, the output signal of the first inverter INV1, and the sense amplifier enable bar signal. A first NOR gate NOR1 that receives SAEBI and performs a noah operation, and second and third inverters INV2 and INV3 which sequentially receive the sense amplifier enable bar signal SAEBI and sequentially invert it. And a second inverter configured to receive an output signal of the fourth inverter INV4 for inverting the output signal of the first NOR gate NOR1 and the output signals of the third and fourth inverters INV3 and INV4 to perform a phantom operation. A NAND gate NA1 for receiving the NOR gate NOR2 and the output signals of the third and fourth inverters INV3 and INV4 and performing NAND operation on the output signals; A fifth inverter INV5 for inverting the output signal of the second NOR gate NOR2 and outputting the first pulse width adjustment signal SAEPIB, and inverting the output signal of the NAND gate NA1 The sixth inverter INV6 outputs the second pulse width adjustment signal SAENIB.
상기 센스앰프구동제어부(20)는 제1,제2 매트선택신호(MS1),(MS2)를 입력받아 이를 낸드연산하는 제1 낸드게이트(NA2)와; 상기 제1 펄스폭조정신호(SAEPIB)를 반전하는 제1 인버터(INV7)와; 상기 제2 펄스폭조정신호(SAENIB)를 반전하는 제2 인버터(INV8)와; 상기 제2 인버터(INV8)의 출력신호와 상기 제1 낸드게이트(NA2)의 출력신호를 낸드 연산하는 제2 낸드게이트(NA3)와; 상기 제1 낸드게이트(NA2)의 출력신호와 제2 인버터(INV8)의 출력신호를 낸드연산하는 제3 낸드게이트(NA4)와; 상기 제2 낸드게이트(NA3)의 출력신호를 순차적으로 반전하여 그에 따른 제3 센스앰프구동제어신호(SAN)를 출력하는 제3,제4 인버터(INV9),(INV10)와; 상기 제3 낸드게이트(NA4)의 출력신호를 순차적으로 반전하여 그에 따른 제2 센스앰프구동제어신호(SAP1)를 출력하는 제5,제6 인버터(INV11),(INV12)와; 상기 제3 인버터(INV9)와 제6 인버터(INV12)의 출력신호를 낸드 연산하여 그에 따른 제1 센스앰프구동제어신호(SAP2)를 출력하는 제4 낸드게이트(NA5)로 구성된다.The sense amplifier driving control unit 20 includes a first NAND gate NA2 for receiving the first and second mat selection signals MS1 and MS2 and NAND-operating the first and second mat selection signals MS1 and MS2; A first inverter INV7 for inverting the first pulse width adjustment signal SAEPIB; A second inverter INV8 for inverting the second pulse width adjustment signal SAENIB; A second NAND gate NA3 for NAND-operating the output signal of the second inverter INV8 and the output signal of the first NAND gate NA2; A third NAND gate NA4 for NAND-operating the output signal of the first NAND gate NA2 and the output signal of the second inverter INV8; Third and fourth inverters INV9 and INV10 for sequentially inverting an output signal of the second NAND gate NA3 and outputting a third sense amplifier driving control signal SAN according thereto; Fifth and sixth inverters INV11 and INV12 for sequentially inverting an output signal of the third NAND gate NA4 and outputting a second sense amplifier driving control signal SAP1 according to the output signal; And a fourth NAND gate NA5 for performing NAND operation on the output signals of the third inverter INV9 and the sixth inverter INV12 and outputting the first sense amplifier driving control signal SAP2 according to the NAND operation.
상기 센스앰프구동부(30)는 제1 센스앰프 구동 제어신호(SAP1)에 의해 도통 제어되어 제1 파워(POWER1)를 전원전압단(CSP)에 인가하는 제1 엔모스트랜지스터(NM1)와, 제2 센스앰프구동제어신호(SAP2)에 의해 도통 제어되어 제2 파워(POWER2)를 전원전압단(CSP)에 인가하는 제2 엔모스트랜지스터(NM2)와, 제3 센스앰프 구동제어신호 (SAN)에 의해 도통 제어되어 접지전압을 접지전압단(CSN)에 인가하는 제3 엔모스트랜지스터(NM3)로 구성되며, 이와같이 구성된 종래 장치의 동작을 설명한다.The sense amplifier driver 30 is conductively controlled by the first sense amplifier driving control signal SAP1 to apply the first power POWER1 to the power supply voltage terminal CSP, and the first NMOS transistor NM1, The second NMOS transistor NM2 and the third sense amplifier drive control signal SAN, which are electrically controlled by the second sense amplifier drive control signal SAP2 to apply the second power POWER2 to the power supply voltage terminal CSP. By the third NMOS transistor NM3 which is electrically controlled by and applies a ground voltage to the ground voltage terminal CSN, and the operation of the conventional apparatus configured as described above will be described.
먼저, 펄스폭조정부(10)는 도2의 (a)와 같은 센스앰프 인에이블바 신호(SAEBI)를 입력받아 이를 소정 논리 연산하여 그에 따른 제1,제2 펄스폭 조정신호(SAEPIB) ,(SAENIB)를 도2의 (b),(c)와 같이 출력하고, 그러면 센스앰프구동제어부(20)는 상기 펄스폭조정부(10)의 도2의 (b),(c)와 같은 제1,제2 펄스폭 조정신호(SAEPIB) ,(SAENIB)를 입력받아 이를 매트선택신호(MS1),(MS2)와 논리연산하여 그에 따른 센스앰프구동제어신호(SAP1),(SAP2),(SAN)를 도2의 (d),(e),(f) 와 같이 출력하게 된다.First, the pulse width adjusting unit 10 receives a sense amplifier enable bar signal SAEBI as shown in FIG. 2A and performs a predetermined logic operation on the first and second pulse width adjustment signals SAEPIB. SAENIB) is output as shown in Figs. 2 (b) and 2 (c), and the sense amplifier drive control unit 20 is configured as shown in Figs. 2 (b) and (c) of the pulse width adjusting unit 10. The second pulse width adjustment signals SAEPIB and SAENIB are received and logically operated on the mat selection signals MS1 and MS2, and the sense amplifier driving control signals SAP1, SAP2, and SAN are correspondingly applied. The output is as shown in Figs. 2 (d), (e), and (f).
이후, 센스앰프구동부(30)는 상기 센스앰프구동제어신호(SAP1),(SAP2),(SAN)에 의해 엔모스트랜지스터(NM1),(NM2),(NM3)의 도통되면 도2의 (g)와 같은 비트라인전압에 의해 센스앰프(SA)가 구동되어 데이터 센싱동작을 수행하게 된다.Thereafter, when the sense amplifier driver 30 conducts the NMOS transistors NM1, NM2, and NM3 by the sense amplifier driving control signals SAP1, SAP2, and SAN, FIG. The sense amplifier SA is driven by a bit line voltage such as) to perform a data sensing operation.
여기서, 상기 각 부의 논리 연산과정을 펄스폭조정부(10)를 예를 들어 설명한다.Here, the logic calculation process of each part is demonstrated using the pulse width adjustment part 10 as an example.
우선, 제1 지연부(1)는 센스앰프인에이블바신호(SAEBI)를 입력받아 이를 소정 시간 지연하여 출력하고, 제2 지연부(2)는 상기 제1 지연부(1)의 지연신호를 다시 소정 시간 지연하여 제1 인버터(INV1)에 인가한다.First, the first delay unit 1 receives the sense amplifier enable bar signal SAEBI and outputs it by delaying the predetermined time, and the second delay unit 2 outputs the delay signal of the first delay unit 1. The delay is again applied to the first inverter INV1.
그러면, 상기 제1 인버터(INV1)는 상기 제2 지연부(2)의 지연신호를 반전하여 출력하고, 노아게이트(NOR1)는 상기 제1 인버터(INV1)의 출력신호와 센스앰프인에이블바신호(SAEBI)를 입력받아 이를 노아 연산하여 그에 따른 신호를 다시 인버터(INV4)를 통해 낸드게이트(NA1) 및 제2 노아게이트(NOR2)의 일측단자에 인가한다.Then, the first inverter INV1 inverts and outputs the delay signal of the second delay unit 2, and the NOR gate NOR1 outputs the sense signal of the first inverter INV1 and the sense amplifier enable bar signal. The SAEBI is inputted, and the resultant signal is applied to one terminal of the NAND gate NA1 and the second NOR gate NOR2 through the inverter INV4.
여기서, 상기 낸드게이트(NA1)와 노아게이트(NOR2)의 타측단자에는 상기 센스앰프인에이블바신호(SAEBI)가 인버터(INV2,INV3)를 통해 인가되어 각기 낸드 및 노아 연산하여 그에 따른 출력신호를 인버터(INV5),(INV6)를 통해 도2의 b와 도2의 c와 같이 출력한다.Here, the sense amplifier enable bar signal SAEBI is applied to the other terminals of the NAND gate NA1 and the NOA gate NOR2 through the inverters INV2 and INV3, respectively, to perform NAND and NOA calculations, thereby outputting the corresponding output signal. Through the inverters INV5 and INV6, output is performed as shown in b of FIG. 2 and c of FIG.
그러나, 상기와 같이 동작하는 종래 장치는 공정마진과 동작마진을 고려하여 비트라인을 오버 드라이빙하는 구간을 결정하고 그에 따라 약간의 오버슈트를 허용하는데, 이로 인해 에스디램의 리프레쉬 동작시 과도한 전류가 발생하는 문제점이 있었다.However, the conventional apparatus operating as described above determines the interval for overdriving the bit line in consideration of the process margin and the operation margin, and accordingly allows a slight overshoot, which causes excessive current during the refresh operation of the SDRAM. There was a problem.
따라서, 상기와 같은 문제점을 감안하여 창안한 본 발명은 리프레쉬 모드에서 펄스폭을 조정하여 과도한 소비 전력을 절감할 수 있도록 한 에스디램의 센스앰프 구동회로를 제공함에 그 목적이 있다.Accordingly, an object of the present invention is to provide a sense amplifier driving circuit of an SDRAM capable of reducing excessive power consumption by adjusting a pulse width in a refresh mode.
도1은 종래 에스디램의 센스앰프 구동회로에 대한 구성을 보인 회로도.1 is a circuit diagram showing a configuration of a sense amplifier driving circuit of a conventional SDRAM.
도2는 도1에 있어서의 각 부분에 대한 파형도.Fig. 2 is a waveform diagram of each part in Fig. 1;
도3은 본 발명 에스디램의 센스앰프 구동회로의 펄스폭조정부에 대한 구성을 보인 회로도.Figure 3 is a circuit diagram showing the configuration of the pulse width adjustment unit of the sense amplifier drive circuit of the present invention SDRAM.
도4는 도3에 있어서의 각 부분에 대한 파형도.Fig. 4 is a waveform diagram of each part in Fig. 3;
*****도면의 주요부분에 대한 부호의 설명********** Description of the symbols for the main parts of the drawings *****
20:센스앰프구동제어부 30:센스앰프구동부20: sense amplifier driver control unit 30: sense amplifier driver
100:펄스폭조정부100: pulse width adjustment section
상기와 같은 목적을 달성하기 위한 본 발명은 센스앰프 인에이블바 신호를 소정 논리 연산하여 제1,제2 펄스폭 조정신호를 출력하는 펄스폭조정부와, 상기 제1,제2 펄스폭 조정신호를 매트 선택신호와 소정 논리 조합하는 센스앰프구동제어부와, 상기 센스앰프구동제어부의 출력신호에 의해 센스앰프를 구동하는 센스앰프구동부로 구성된 에스디램의 센스앰프 구동회로에 있어서, 상기 펄스폭조정부는 센스앰프인에이블바신호를 입력받아 이를 순차적으로 지연하는 제1,제2 지연부와, 리프레쉬신호를 반전하는 제1 인버터와, 상기 제1 인버터의 출력신호와 상기 제1 지연부의 출력신호를 입력받아 이를 노아 연산하는 노아게이트와, 상기 제2 지연부의 출력신호를 반전하는 제2 인버터와, 상기 제2 인버터의 출력신호와 제1 노아게이트의 출력신호 및 상기 센스앰프인에이블바신호를 입력받아 이를 노아 연산하는 제2 노아게이트와, 상기 센스앰프인에이블바신호를 순차적으로 반전하는 제3,제4 인버터와, 상기 제2 노아게이트의 출력신호를 반전하는 제5 인버터와, 상기 제4, 제5 인버터의 출력신호를 입력받아 이를 노아 연산하는 제3 노아게이트와, 상기 제4,제5 인버터의 출력신호를 입력받아 이를 낸드 연산하는 낸드게이트와, 상기 제3 노아게이트의 출력신호를 반전하는 제6 인버터와, 상기 낸드게이트의 출력신호를 반전하는 제7 인버터로 구성한 것을 특징으로 한다.The present invention for achieving the above object is a pulse width adjustment unit for outputting the first and second pulse width adjustment signal by a predetermined logic operation of the sense amplifier enable bar signal, and the first and second pulse width adjustment signal In the sense amplifier driving circuit of an SDRAM comprising a sense amplifier driving control unit configured to perform a predetermined logical combination with a mat selection signal and a sense amplifier driving unit for driving the sense amplifier by an output signal of the sense amplifier driving control unit, the pulse width adjusting unit includes: A first and second delay units for sequentially receiving and receiving an amplifier enable bar signal, a first inverter for inverting a refresh signal, an output signal of the first inverter, and an output signal of the first delay unit; Noah gate for performing a quinoa operation, a second inverter for inverting the output signal of the second delay unit, an output signal of the second inverter, an output signal of the first noah gate, and an image A second noble gate that receives the sense amplifier enable bar signal and performs a NOR operation, a third and fourth inverters sequentially inverting the sense amplifier enable bar signal, and inverts an output signal of the second noble gate. A fifth Noah gate, a third Noah gate which receives the output signals of the fourth and fifth inverters and performs a NOR operation, a NAND gate which receives the output signals of the fourth and fifth inverters and NAND the output signals, and And a sixth inverter for inverting the output signal of the third NOR gate and a seventh inverter for inverting the output signal of the NAND gate.
이하, 본 발명에 의한 에스디램의 센스앰프 구동회로의 작용 및 효과를 첨부한 도면을 참조하여 상세히 설명한다.Hereinafter, the operation and effects of the sense amplifier driving circuit of the SDRAM according to the present invention will be described in detail with reference to the accompanying drawings.
본 발명 에스디램의 센스앰프 구동회로에 대한 일반적인 구성은 종래와 동일하고, 다만 펄스폭조정부(10)의 구성이 다른데,도3은 본 발명이 적용되는 펄스폭조정부(100)의 구성을 보인 회로도로서, 이에 도시한 바와같이 센스앰프인에이블바신호(SAEBI)를 입력받아 이를 순차적으로 지연하는 제1,제2 지연부(1),(2)와, 리프레쉬신호(Refresh)를 반전하는 제1 인버터(INV100)와, 상기 제1인버터(INV100)의 출력신호와 상기 제1 지연부(1)의 출력신호를 입력받아 이를 노아 연산하는 노아게이트(NOR100)와, 상기 제2 지연부(2)의 출력신호를 반전하는 제2 인버터(INV1)와, 상기 제2 인버터(INV1)의 출력신호와 제1 노아게이트(NOR100)의 출력신호 및 상기 센스앰프인에이블바신호(SAEBI)를 입력받아 이를 노아 연산하는 제2 노아게이트(NOR1)와, 상기 센스앰프인에이블바신호(SAEBI)를 순차적으로 반전하는 제3,제4 인버터(INV2),(INV3)와, 상기 제2 노아게이트(NOR1)의 출력신호를 반전하는 제5 인버터(INV4)와, 상기 제4, 제5 인버터(INV3),(INV4)의 출력신호를 입력받아 이를 노아 연산하는 제3 노아게이트(NOR2)와, 상기 제4,제5 인버터(INV3),(INV4)의 출력신호를 입력받아 이를 낸드 연산하는 낸드게이트(NA1)와, 상기 제3 노아게이트(NOR2)의 출력신호를 반전하는 제6 인버터(INV5)와, 상기 낸드게이트(NA1)의 출력신호를 반전하는 제7 인버터(INV6)로 구성하며, 이와 같은 본 발명의 동작을 설명한다.The general structure of the sense amplifier driving circuit of the present invention SDRAM is the same as in the related art, but the configuration of the pulse width adjusting unit 10 is different. FIG. 3 is a circuit diagram showing the configuration of the pulse width adjusting unit 100 to which the present invention is applied. As shown therein, the first and second delay units 1 and 2 which receive the sense amplifier enable bar signal SAEBI and sequentially delay them, and the first inverting the refresh signal Refresh, are shown. A noar gate NOR100 for receiving an inverter INV100, an output signal of the first inverter INV100 and an output signal of the first delay unit 1, and performing a no-operation thereof, and the second delay unit 2. The second inverter INV1 for inverting the output signal of the input signal, the output signal of the second inverter INV1, the output signal of the first NOR gate NOR100, and the sense amplifier enable bar signal SAEBI are received. The second NOR gate NOR1 for performing a NOR operation and the sense amplifier enable bar signal SAEBI are sequentially The third and fourth inverters INV2 and INV3 that are inverted to each other, the fifth inverter INV4 that inverts the output signal of the second NOR gate NOR1, and the fourth and fifth inverters INV3. ) NAND gate that receives the output signals of INV4 and NOA operation and NAND gates that receive the output signals of the fourth and fifth inverters INV3 and INV4 And a sixth inverter INV5 for inverting the output signal of the third NOR gate NOR2, and a seventh inverter INV6 for inverting the output signal of the NAND gate NA1. The same operation of the present invention will be described.
먼저, 펄스폭조정부(100)는 도2의 (a)와 같은 센스앰프 인에이블바 신호(SAEBI)를 입력받아 이를 소정 논리 연산하여 그에 따른 제1,제2 펄스폭 조정신호 (SAEPIB),(SAENIB)를 도4의 (c),도2의 (c)와 같이 출력하는데, 종래와 달리 리프레쉬신호(Refresh)를 이용하여 그 리프레쉬신호(Refresh)가 '하이'로 입력되면 상기 센스앰프인에이블바신호(SAEBI)가 입력된후 제1 펄스폭조정신호(SAEPIB)가 신속히 '하이' 레벨이 되도록 함으로써 도4의 (g)와 같이 오버 드라이빙구간을 구간이 줄어들게 된다.First, the pulse width adjusting unit 100 receives a sense amplifier enable bar signal SAEBI as shown in FIG. 2A and performs a predetermined logic operation on the first and second pulse width adjusting signals SAEPIB. SAENIB) is output as shown in FIGS. 4 (c) and 2 (c). Unlike the related art, when the refresh signal is input as 'high' using a refresh signal, the sense amplifier enable is enabled. After the bar signal SAEBI is input, the first pulse width adjustment signal SAEPIB is quickly set to a 'high' level, thereby reducing the section of the overdriving section as shown in FIG.
그러면, 센스앰프구동제어부(20)는 상기 펄스폭조정부(10)의 도4의 (c), 도2의 (c)와 같은 제1,제2 펄스폭 조정신호(SAEPIB),(SAENIB)를 입력받아 이를 매트선택신호 ( MS1),(MS2)와 논리연산하여 그에 따른 센스앰프구동제어신호 (SAP1) ,(SAP2) ,(SAN)를 도4의 (d),(e),(f)와 같이 출력하게 된다.Then, the sense amplifier drive control unit 20 receives the first and second pulse width adjustment signals SAEPIB and SAENIB of the pulse width adjustment unit 10 as shown in FIGS. 4C and 2C. It receives the input and logical operation with the mat selection signal (MS1), (MS2) and accordingly sense amplifier driving control signals (SAP1), (SAP2), (SAN) according to Figure 4 (d), (e), (f) Will print something like
이후, 센스앰프구동부(30)는 상기 센스앰프구동제어신호(SAP1),(SAP2),(SAN)에 의해 엔모스트랜지스터(NM1),(NM2),(NM3)가 도통되면 센스앰프(SA)가 구동되어 데이터 센싱동작을 수행하게 된다.Thereafter, when the sense amplifier driver 30 conducts the NMOS transistors NM1, NM2, and NM3 by the sense amplifier driving control signals SAP1, SAP2, and SAN, the sense amplifier SA is connected to the sense amplifier SA. Is driven to perform a data sensing operation.
이상에서 상세히 설명한 바와같이 본 발명은 리프레쉬 모드시 오버 드라이빙 구간을 줄일도록 펄스폭을 조정함으로써 과도한 전류의 소모를 줄여 소비전력을 절감함과 아울러 데이터 센싱동작을 안정적으로 수행하는 효과가 있다.As described in detail above, the present invention has an effect of stably reducing data consumption by reducing excessive current consumption by adjusting a pulse width to reduce an overdriving interval in a refresh mode.
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