KR0177754B1 - Data output circuit and its method for semiconductor memory device - Google Patents
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Abstract
1. 청구범위에 기재된 발명이 속한 기술분야1. TECHNICAL FIELD OF THE INVENTION
반도체 메모리 장치Semiconductor memory device
2. 발명이 해결하려고 하는 기술적 과제2. The technical problem to be solved by the invention
반도체 메모리 장치에서 센싱구간에서 입출력라인의 전압이 충분하게 디벨로프될 시 센싱 동작을 중단하고 프리차지 동작을 수행하여 사이클 시간을 개선함.In the semiconductor memory device, when the input / output line voltage is sufficiently developed in the sensing section, the sensing operation is stopped and the precharge operation is performed to improve the cycle time.
3. 발명의 해결 방법의 요지3. Summary of the Solution of the Invention
입출력라인의 센싱구간 및 프리차지구간을 제어하는 클럭신호에 동기되어 데이타의 출력을 제어하는 반도체 메모리장치가, 비트라인에 연결되는 메모리어레이와, 비트라인과 입출력라인 사이에 연결되며 컬럼선택신호에 의해 비트라인과 입출력라인을 연결하는 컬럼선택수단과, 입출력라인에 연결되며 센싱활성화신호에 의해 입출력라인의 전압을 센싱 및 증폭하여 출력데이타로 래치하는 센스앰프수단과, 입출력라인에 연결되며 입출력라인에서 디벨로프되는 전압레벨을 검출하며, 적정 전압레벨에서 스위칭되어 검출신호를 발생하는 수단과, 검출신호와 클럭신호를 입력하며 센싱구간이 시작되는 천이시점에서 컬럼선택신호 및 센싱활성화신호를 활성화시키고 프리차지신호를 비활성화시키며, 검출신호 입력시 컬럼선택신호 및 센싱활성화신호를 비활성화시키고 프리차지신호를 활성화시키는 제어수단으로 구성되어, 클럭신호의 센싱구간에서 입출력라인의 센싱전압이 적정 레벨로 디벨로프되는 것을 검출할 시 센싱 동작을 중단하고 프리차지 동작으로 천이시킨다.A semiconductor memory device that controls the output of data in synchronization with a clock signal that controls a sensing section and a precharge section of an input / output line is a memory array connected to a bit line, and is connected between a bit line and an input / output line. Column selection means for connecting the bit line and the input and output lines, a sense amplifier means for sensing and amplifying the voltage of the input and output lines by the sensing activation signal and latching the output data; and an input and output line. Means for detecting a voltage level enveloped at < RTI ID = 0.0 > and < / RTI > switching at an appropriate voltage level to generate a detection signal, inputting a detection signal and a clock signal, activating a column selection signal and a sensing activation signal at the beginning of the sensing interval. Deactivates the precharge signal and activates the column selection signal and sensing activation signal when the detection signal is input. To deactivate and consists of a control means that activates the precharge signal, it stops the sensing operation when detecting that the sensing voltage of the input and output lines Development rope to an appropriate level in the sensing period of the clock signal and switch to the precharge operation.
4. 발명의 중요한 용도4. Important uses of the invention
반도체 메모리장치에서 억세스시간에 손실이 없으면서 사이클시간 중 최대의 프리차지 시간을 갖도록 하므로서, 데이타 출력 동작을 안정화시킬 수 있음.In the semiconductor memory device, the data output operation can be stabilized by having the maximum precharge time during the cycle time without loss of the access time.
Description
제1도는 종래의 반도체 메모리장치에서 데이타 출력회로의 구성을 도시하는 도면.1 is a diagram showing the configuration of a data output circuit in a conventional semiconductor memory device.
제2도는 제1도 각부의 동작 특성을 도시하는 도면.2 is a view showing the operating characteristics of the parts of FIG.
제3도는 본 발명에 따른 반도체 메모리장치에서 데이타 출력회로의 구성을 도시하는 도면.3 is a diagram showing a configuration of a data output circuit in the semiconductor memory device according to the present invention.
제4도는 제3도 중 전압검출회로의 구성을 도시하는 도면.4 is a diagram showing the configuration of a voltage detection circuit in FIG.
제5도는 제3도 중 펄스발생회로의 구성을 도시하는 도면.FIG. 5 is a diagram showing the configuration of a pulse generation circuit in FIG.
제6도는 제3도 중 센싱제어회로의 구성을 도시하는 도면.6 is a diagram showing a configuration of a sensing control circuit in FIG.
제7도는 제3도-제6도의 각부 동작 특성을 도시하는 파형도.FIG. 7 is a waveform diagram showing operational characteristics of the parts of FIGS. 3 to 6. FIG.
본 발명은 반도체 메모리장치의 데이타 출력회로 및 방법에 관한 것으로, 특히 입출력라인의 프리차지 시간을 개선하여 사이클 시간을 향상시킬 수 있는 회로 및 방법에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to data output circuits and methods of semiconductor memory devices, and more particularly, to circuits and methods that can improve cycle time by improving precharge time of input / output lines.
일반적으로 반도체 메모리장치에서 성능을 결정하는 파라미터(parameter)들이 있는데, 이들 중 속도(speed: access time)와 사이클 시간(cycle time: 허용 동작 주파수)는 반도체 메모리장치의 성능을 결정하는 중요한 파라미터가 된다. 상기 두 파라미터가 모두 스펙(spec)을 만족하는 경우에는 문제가 없지만, 상기 두 파라미터 중 한 파라미터가 스펠을 만족하지 못하는 경우 이는 반도체 메모리장치의 성능에 치명적인 영향을 끼치게 된다. 이런 경우 스펙을 만족하지 못하는 파라미터의 제한 요소를 해소하면 반도체 메모리장치의 성능을 향상시킬 수 있게 된다.In general, there are parameters that determine performance in a semiconductor memory device. Among them, speed (access time) and cycle time (permissible operating frequency) are important parameters that determine performance of a semiconductor memory device. . There is no problem when the two parameters satisfy the spec, but when one of the two parameters does not satisfy the spell, this has a fatal effect on the performance of the semiconductor memory device. In this case, removing the limiting factor of the parameter that does not satisfy the specification can improve the performance of the semiconductor memory device.
상기 사이클시간을 결정하는 반도체 메모리장치의 내부 요소들을 살펴보면, 사이클 시간은 정상적인 데이타(valid data)를 센싱하는 입출력라인의 센싱시간과 다음 새로운 데이타를 센싱하기 위한 입출력라인의 프리차지시간으로 나뉘어진다. 반도체 메모리장치에서 상기 입출력라인의 센싱시간 및 프리차지시간 구간 중 취약한 구간이 각각 다르겠지만, 통상적으로 고 주파수(high frequency) 장치에서는 입출력라인의 프리차지시간이 사이클시간의 제한요소로 흔히 야기된다.Looking at the internal elements of the semiconductor memory device for determining the cycle time, the cycle time is divided into the sensing time of the input and output lines for sensing the normal data (valid data) and the precharge time of the input and output line for sensing the next new data. In the semiconductor memory device, the weak periods of the sensing time and the precharge time interval of the input / output line may be different, but in the high frequency device, the precharge time of the input / output line is often caused as a limitation of the cycle time.
통상적으로 상기 사이클시간에서 입출력라인의 센싱시간과 프리차지시간의 비율은 50:50으로 진행되는데, 이런 경우 센싱시간은 여유가 있지만 프리차지시간이 부족한 경우가 많이 발생된다. 따라서 상기 프리차지시간을 확장하기 위하여 센싱시점을 늦춰 센싱시간: 프리차지시간의 비율을 40:60으로 바꾸는 방법을 사용하게 된다. 그러나 상기와 같은 방법은 입출력라인의 프리차지시간의 제한은 특정 사이클시간에서 해결할 수 있지만, 이에 따른 억세스시간의 손실이 발생된다. 또한 보다 높은 고주파수를 요구하는 사이클 시간에서 또 다시 입출력라인의 프리차지 시간이 제한 요소로 나타나게 되며, 이런 경우 위와 같은 방법을 사용하면 억세스 시간을 만족할 수 없게 된다.Typically, the ratio of the sensing time and the precharge time of the input / output line in the cycle time is 50:50. In this case, the sensing time can be spared, but the precharge time is insufficient. Therefore, in order to extend the precharge time, a method of changing the ratio of sensing time to precharge time to 40:60 is used. However, in the above method, the limitation of the precharge time of the input / output line can be solved at a specific cycle time, but the access time is lost. In addition, the precharge time of the input / output line is again shown as a limiting factor in the cycle time requiring a higher high frequency. In this case, the access time cannot be satisfied using the above method.
제1도는 종래의 반도체 메모리장치에서 데이타를 출력하는 회로의 구성을 도시하는 도면으로, 메모리어레이10은 비트라인 BL 및 /BL 사이에 연결된다. 상기 메모리어레이10에서 각 비트라인 BL 및 /BL에 연결되는 구성은 상기 비트라인 BL 및 /BL을 프리차지하는 수단, 메모리셀 및 비트라인 BL 및 /BL의 전압차를 센싱 및 증폭하는 비트라인센스앰프들로 이루어진다. 컬럼선택회로20에서 컬럼게이트23-24들은 비트라인 BL 및 /BL과 입출력라인 IO 및 /IO 사이에 연결되고 게이트전극이 컬럼선택신호 CSL(column select line)에 연결된다. 입출력라인 프리차지회로30은 전원 전압과 입출력라인 IO 및 /IO 사이에 연결되며 프리차지신호 10P 발생시 상기 입출력라인 IO 및 /IO을 프리차지시킨다. 입출력 센스앰프40은 상기 입출력라인 IO 및 /IO에 연결되며, 센싱 제어신호 10S 입력시 상기 입출력라인 IO 및 /IO의 전압차를 감지 및 증폭하여, 데이타출력버퍼를 통해 완충하여 출력데이타를 출력한다.FIG. 1 is a diagram showing the configuration of a circuit for outputting data in a conventional semiconductor memory device. The memory array 10 is connected between the bit lines BL and / BL. In the memory array 10, the components connected to the bit lines BL and / BL are means for precharging the bit lines BL and / BL, and a bit line sense amplifier for sensing and amplifying a voltage difference between the memory cells and the bit lines BL and / BL. It consists of In the column select circuit 20, the column gates 23-24 are connected between the bit lines BL and / BL and the input / output lines IO and / IO, and the gate electrode is connected to the column select signal column CSL (column select line). The input / output line precharge circuit 30 is connected between the power supply voltage and the input / output lines IO and / IO and precharges the input / output lines IO and / IO when the precharge signal 10P is generated. The input / output sense amplifier 40 is connected to the input / output lines IO and / IO, and detects and amplifies the voltage difference between the input / output lines IO and / IO when a sensing control signal 10S is input, and buffers it through a data output buffer to output output data. .
상기와 같은 구성을 갖는 종래의 반도체 메모리장치의 출력회로에서, 각 부의 동작을 제어하는 구성을 살펴보면, 제1펄스발생회로50은 입력되는 클럭CLK의 에지신호를 지연하여 짧은 폭을 갖는 제1펄스신호PSOT를 발생한다. 제2펄스발생회로60은 상기 제1펄스신호PSOT의 에지신호를 지연하여 비교적 긴 폭의 제2펄스신호SGL을 발생한다. 제어신호발생회로70은 상기 제2펄스신호SGL을 입력하며, 상기 제2펄스신호SGL에 동기되는 상기 컬럼선택신호CSL, 센싱활성화신호IOS 및 프리차지신호IOP를 발생한다. 여기서 상기 컬럼선택신호CSL 및 센싱활성화신호IOS는 동일한 위상으로 활성화되며, 프리차지신호IOP는 반대 위상으로 활성화되는 신호이다. 여기서 상기 제2펄스신호SGL은 상기 데이타출력회로에서 활성화 구간을 제어하여 싸이클 시간을 설정하는 신호이다.In the output circuit of the conventional semiconductor memory device having the above-described configuration, the configuration of controlling the operation of each unit is as follows. The first pulse generating circuit 50 delays the edge signal of the clock CLK to be input and has a first pulse having a short width. Generate the signal PSOT. The second pulse generation circuit 60 delays the edge signal of the first pulse signal PSOT to generate a second pulse signal SGL having a relatively long width. The control signal generation circuit 70 inputs the second pulse signal SGL, and generates the column selection signal CSL, a sensing activation signal IOS, and a precharge signal IOP, which are synchronized with the second pulse signal SGL. The column selection signal CSL and the sensing activation signal IOS are activated in the same phase, and the precharge signal IOP is a signal activated in the opposite phase. The second pulse signal SGL is a signal for setting a cycle time by controlling an activation period in the data output circuit.
제2도는 상기 제1도와 같은 구성을 갖는 종래의 반도체 메모리장치에서 데이타 출력회로의 동작을 제어하는 각 제어신호들의 파형을 도시하고 있다. 상기 클럭CLK는 컬럼어드레스 스트로브신호/CAS가 될 수 있다.FIG. 2 shows waveforms of respective control signals for controlling the operation of the data output circuit in the conventional semiconductor memory device having the configuration as shown in FIG. The clock CLK may be a column address strobe signal / CAS.
상기와 같은 구성을 갖는 회로의 동작을 살펴보면 다음과 같다. 로우 어드레스 스트로브신호/RAS가 활성화되면 메모리셀어레이10이 동작되며, 비트라인 BL 및 /BL은 프리차지된 비트라인 전압과 메모리셀의 저장데이타가 차지셰어링되어 △V만큼 차이를 갖는 BL 및 /BL상태로 나타난다. 그러면 비트라인센스앰프가 구동되어 비트라인 BL 및 /BL의 미세한 전압차를 감지 및 증폭한다. 이후, 클럭CLK에 따라 해당 컬럼어드레스가 준비된다.The operation of the circuit having the configuration as described above is as follows. When the row address strobe signal / RAS is activated, the memory cell array 10 is operated, and the bit lines BL and / BL are charged and shared with the precharged bit line voltage and the storage data of the memory cell with difference of ΔV. Appears in BL state. The bit line sense amplifier is then driven to sense and amplify minute voltage differences between the bit lines BL and / BL. After that, the corresponding column address is prepared according to the clock CLK.
이와 같은 상태에서 제2도의 211과 같이 클럭CLK가 하이 논리 상태일시 입출력라인 프리차지회로30이 구동되어 입출력라인 IO 및 /IO를 프리차지 및 등화시킨다. 상기 클럭CLK가 로우 논리로 천이되면, 제1펄스발생회로50은 212와 같이 짧은 주기를 갖는 제1펄스신호PSOT를 발생한다. 상기 제1펄스신호PSOT를 입력으로 하는 제2펄스발생회로60은 상기 제1펄스신호PSOT의 상승천이(rising edge)에 동기되어 213과 같은 제2펄스신호SGL을 발생한다. 상기 제2펄스발생회로60은 지연수단 및 논리조합수단을 구비하는 구성을 가질 수 있다. 이런 경우, 상기 지연수단은 상기 제1펄스신호PSOT의 상승천이 시점을 지연하며, 논리조합수단은 상기 제1펄스신호PSOT의 상승천이 시점에서 활성화되고 상기 제1펄스신호PSOT의 지연된 상승천이 시점에서 해제되는 제2펄스신호SGL을 발생한다. 이때 상기 제2펄스발생회로60의 지연수단은 상기 제2펄스신호SGL의 폭을 설정하는 기능을 수행하며, 이는 데이타 출력회로의 사이클 시간을 활성화시키는 폭이 됨을 알 수 있다.In this state, the input / output line precharge circuit 30 is driven when the clock CLK is in a high logic state as shown in 211 of FIG. 2 to precharge and equalize the input / output lines IO and / IO. When the clock CLK transitions to low logic, the first pulse generation circuit 50 generates the first pulse signal PSOT having a short period, such as 212. The second pulse generation circuit 60 which receives the first pulse signal PSOT as an input generates a second pulse signal SGL equal to 213 in synchronization with a rising edge of the first pulse signal PSOT. The second pulse generating circuit 60 may have a configuration including delay means and logic combining means. In this case, the delay means delays the rising transition point of the first pulse signal PSOT, and the logic combining means is activated at the rising transition point of the first pulse signal PSOT and at the delayed rising transition point of the first pulse signal PSOT. The second pulse signal SGL is released. At this time, the delay means of the second pulse generation circuit 60 performs the function of setting the width of the second pulse signal SGL, which can be seen that the width to activate the cycle time of the data output circuit.
상기 제2펄스신호SGL을 입력으로 하는 제어신호 발생회로70은 상기 제2펄스신호SGL을 지연시켜 상기 프리차지신호IOP, 센싱 활성화신호IOS 및 컬럼선택신호CSL을 발생한다. 즉, 제2도에 도시된 바와 같이 상기 제2펄스발생회로60은 먼저 216과 같이 프리차지신호IOP를 해제하고 214와 같이 컬럼선택신호CSL을 활성화시키며, 이후 215와 같이 센싱활성화신호 IOS를 활성화시킨다. 따라서 프리차지신호IOP가 해제되면, 입출력라인프리차지회로30가 오프되어 입출력라인 IO 및 /IO의 프리차지 및 등화 동작이 중단된다. 또한 상기 컬럼선택신호CSL이 활성화되면, 상기 컬럼선택회로20이 스위칭되어 비트라인 BL 및 /BL과 입출력라인 IO 및 /IO이 서로 연결되므로, 상기 비트라인 BL 및 /BL의 신호가 입출력라인 IO 및 /IO으로 전달된다.The control signal generation circuit 70, which receives the second pulse signal SGL, delays the second pulse signal SGL to generate the precharge signal IOP, the sensing activation signal IOS, and the column selection signal CSL. That is, as shown in FIG. 2, the second pulse generation circuit 60 first releases the precharge signal IOP as shown at 216 and activates the column select signal CSL as shown at 214, and then activates the sensing activation signal IOS as shown at 215. Let's do it. Therefore, when the precharge signal IOP is released, the input / output line precharge circuit 30 is turned off to stop the precharge and equalization operations of the input / output line IO and / IO. In addition, when the column selection signal CSL is activated, the column selection circuit 20 is switched so that the bit lines BL and / BL and the input / output line IO and / IO are connected to each other, so that the signals of the bit lines BL and / BL are connected to the input / output line IO and Is passed to / IO.
상기 컬럼선택회로20이 턴온된 후 217과 같이 입출력라인 IO 및 /IO의 전압차가 발생되며, 이후 215와 같이 센싱활성화신호IOS가 발생된다. 상기 입출력 센스앰프40은 215와 같이 센싱활성화신호IOS가 발생되면 구동되어 상기 입출력라인 IO 및 /IO의 전압차를 감지 및 증폭 출력한다. 이때 상기 입출력 센스앰프40은 래치 형태의 센스앰프(latched I/O sense amplifier)로서, 상기 입출력라인 IO 및 /IO의 전압차를 감지 및 증폭하여 218과 같이 출력데이타DIO로 래치 출력한다.After the column select circuit 20 is turned on, a voltage difference between the input and output lines IO and / IO is generated as shown in 217, and then a sensing activation signal IOS is generated as shown in 215. The input / output sense amplifier 40 is driven when the sensing activation signal IOS is generated as shown in 215 to sense and amplify the voltage difference between the input / output lines IO and / IO. In this case, the input / output sense amplifier 40 is a latch type I / O sense amplifier. The input / output sense amplifier 40 senses and amplifies the voltage difference between the input / output lines IO and / IO and latches the output data to the output data DIO as shown in 218.
상기한 바와 같이 시퀀스 클럭(sequential clock)에 의해 동작하는 반도체 메모리장치는 외부 클럭의 상승천이 또는 하강천이에서 펄스(autopulse)로 발생되는 제1펄스신호PSOT를 매 사이클 주기로 발생시키고, 이 제1펄스신호PSOT로 입출력라인 IO 및 /IO와 비트라인 BL 및 /BL을 연결시키기 위한 컬럼선택신호CSL과, 입출력라인 IO 및 /IO의 프리차지를 위한 프리차지신호IOP 및 입출력라인 IO 및 /IO의 데이타를 센싱하기 위한 센싱활성화신호IOS의 마스터신호인 제2내부펄스신호SGL을 발생시킨다. 이때 상기 IOS와 IOP신호는 서로 반대 상태를 가지는 신호이며, 입출력라인을 디벨로프(develope)하는 컬럼선택신호CSL은 상기 센싱활성화신호IOS와 같은 상태로 동기되어 발생된다. 여기서 상기 제2펄스신호SGL의 하이논리 폭에 의해 입출력라인의 센싱 사이클 폭이 결정되며, 로우 논리 폭에 의해 입출력라인의 프리차지 폭이 결정된다. 이때 상기 입출력라인의 프리차지폭을 확장하고자 하면 상기 제2펄스신호SGL의 상승천이 시점을 늦추고 하강천이 시점을 고정시켜 제2펄스신호SGL의 하이 폭을 줄여 실현할 수 있다. 그러나 상기와 같이 프리차지 시간을 확장하게 되면 상기한 바와 같이 입출력라인의 데이타를 억세스하는 시간의 손실이 발생된다.As described above, the semiconductor memory device operating by a sequential clock generates the first pulse signal PSOT generated every pulse period in the rising or falling transition of the external clock at every cycle period. Column selection signal CSL for connecting I / O line IO and / IO to bit line BL and / BL with signal PSOT, precharge signal IOP and I / O line IO and / IO data for precharging I / O line IO and / IO A second internal pulse signal SGL, which is a master signal of the sensing activation signal IOS, is generated. In this case, the IOS and the IOP signal are opposite to each other, and the column selection signal CSL for developing the input / output line is generated in synchronization with the sensing activation signal IOS. The sensing cycle width of the input / output line is determined by the high logic width of the second pulse signal SGL, and the precharge width of the input / output line is determined by the low logic width. In this case, when the precharge width of the input / output line is extended, the rising time of the second pulse signal SGL may be delayed and the falling time of the falling signal may be fixed to reduce the high width of the second pulse signal SGL. However, if the precharge time is extended as described above, a loss of time for accessing data on the input / output line occurs as described above.
따라서 본 발명의 목적은 반도체 메모리장치에서 억세스시간의 손실을 방지하면서 입출력라인의 프리차지 시간을 확장할 수 있는 데이타 출력회로 및 방법을 제공함에 있다.Accordingly, an object of the present invention is to provide a data output circuit and a method capable of extending the precharge time of an input / output line while preventing access time loss in a semiconductor memory device.
본 발명의 다른 목적은 반도체 메모리장치의 데이타 출력회로에서 입출력라인의 전압을 검출하며, 적정레벨의 전압을 검출할 시 입출력라인의 센싱을 종료하고 프리차지 동작을 활성화하여 프리차지 시간을 확장할 수 있는 회로 및 방법을 제공함에 있다.Another object of the present invention is to detect the voltage of the input and output lines in the data output circuit of the semiconductor memory device, when sensing the appropriate level of voltage can terminate the sensing of the input and output lines and activate the precharge operation to extend the precharge time The present invention provides a circuit and a method.
이러한 본 발명의 목적들을 달성하기 위하여 입출력라인의 센싱구간 및 프리차지구간을 제어하는 클럭신호에 동기되어 데이타의 출력을 제어하는 반도체 메모리장치는, 비트라인에 연결되는 메모리어레이와, 비트라인과 입출력라인 사이에 연결되며 컬럼선택신호에 의해 상기 비트라인과 입출력라인을 연결하는 컬럼선택수단과, 상기 입출력라인에 연결되며 센싱활성화신호에 의해 입출력라인의 전압을 센싱 및 증폭하여 출력데이타로 래치하는 센스앰프수단과, 상기 입출력라인에 연결되며 상기 입출력라인에서 디벨로프되는 전압레벨을 검출하며, 적정 전압레벨에서 스위칭되어 검출신호를 발생하는 수단과, 상기 검출신호와 클럭신호를 입력으로 하여 상기 센싱구간이 시작되는 천이시점에서 컬럼선택신호 및 센싱활성화신호를 활성화시키고 상기 프리차지신호를 비활성화시키며, 상기 검출신호 입력시 상기 컬럼선택신호 및 센싱활성화신호를 비활성화시키고 상기 프리차지신호를 활성화시키는 제어수단으로 구성되어, 상기 클럭신호의 센싱구간에서 상기 입출력라인의 센싱전압이 적정 레벨로 디벨로프되는 것을 검출할 시 센싱 동작을 중단하고 프리차지 동작으로 천이하는 것을 특징으로 한다.In order to achieve the object of the present invention, a semiconductor memory device for controlling the output of data in synchronization with the clock signal for controlling the sensing section and the pre-charge section of the input and output lines, the memory array connected to the bit line, the bit line and the input and output Column selection means connected between the lines and connecting the bit line and the input / output line by a column selection signal, and a sense connected to the input / output line to sense and amplify the voltage of the input / output line by the sensing activation signal to latch the output data. Means for detecting an amplifier means, a voltage level connected to the input / output line and developed at the input / output line, switching at an appropriate voltage level to generate a detection signal, and inputting the detection signal and a clock signal to the sensing section. At the beginning of the transition, activate the column select signal and the sensing enable signal. And a control means for deactivating the precharge signal and deactivating the column selection signal and the sensing activation signal when the detection signal is input, and activating the precharge signal, wherein the sensing voltage of the input / output line is sensed in the sensing period of the clock signal. When it detects the development at the appropriate level, it is characterized in that the sensing operation is stopped and transition to the precharge operation.
이하 본 발명의 바람직한 실시예가 첨부된 도면의 참조와 함께 상세히 설명될 것이다. 도면들중 동일한 부품들은 가능한한 어느곳에서든지 동일한 부호들을 나타내고 있음을 유의하여야 한다.Hereinafter, preferred embodiments of the present invention will be described in detail with reference to the accompanying drawings. It should be noted that the same parts in the figures represent the same reference signs wherever possible.
여기에서 사용되는 클럭신호CLK라는 용어는 센싱구간 및 프리차지구간을 설정하는 신호이다. 여기서 상기 반도체 메모리장치가 비디오램 등과 같은 동기식 메모리인 경우 상기 클럭신호CLK는 외부에서 시퀀스하게 입력되는 신호가 될 수 있으며, 일반 메모리인 경우 상기 클럭신호CLK는 컬럼어드레스 스트로브신호/CAS가 될 수 있다. 펄스신호PSOT라는 용어는 상기 클럭신호CLK에서 센싱구간의 시작을 나타내는 천이 시점에 동기되어 발생하는 신호를 나타낸다. 검출신호IODET는 입출력라인의 전압을 검색하여 적정 레벨의 전압을 검출할 시 발생하는 신호를 의미한다. 프리차지신호IOP는 프리차지구간 또는 센싱구간에서 상기 검출신호IODET 발생시 활성화되는 신호이다. 컬럼선택신호CSL은 센싱구간 개시 시점에서 상기 검출신호IODET 발생 시점까지 상기 비트라인과 입출력라인을 연결하기 위한 제어신호를 의미한다. 센싱 활성화신호IOS는 센싱 구간 개시 시점에서 상기 검출신호IODET 발생 시점까지 입출력 센스앰프를 활성화시키는 신호를 의미한다.The term clock signal CLK used herein is a signal for setting the sensing section and the precharge section. Here, when the semiconductor memory device is a synchronous memory such as a video RAM, the clock signal CLK may be a signal sequentially input from the outside, and in the general memory, the clock signal CLK may be a column address strobe signal / CAS. . The term pulse signal PSOT denotes a signal generated in synchronization with a transition time indicating the start of a sensing period in the clock signal CLK. The detection signal IODET refers to a signal generated when a voltage of an appropriate level is detected by searching a voltage of an input / output line. The precharge signal IOP is a signal that is activated when the detection signal IODET occurs in the precharge section or the sensing section. The column selection signal CSL refers to a control signal for connecting the bit line and the input / output line from the start of the sensing section to the time of the detection signal IODET. The sensing activation signal IOS refers to a signal for activating the input / output sense amplifier from the start of the sensing period until the detection signal IODET occurs.
제3도는 본 발명에 따른 반도체 메모리장치의 출력제어회로 구성을 도시하는 도면으로서, 메모리어레이10은 비트라인 BL 및 /BL 사이에 연결된다. 상기 메모리어레이10에서 각 비트라인 BL 및 /BL에 연결되는 구성은 상기 비트라인 BL 및 /BL을 프리차지하는 수단, 메모리셀 및 비트라인 BL 및 /BL의 전압차를 센싱 및 증폭하는 비트라인 센스앰프들로 이루어진다. 컬럼선택회로20에서 컬럼게이트23-24들은 비트라인 BL 및 /BL과 입출력라인 IO 및 /IO 사이에 연결되고 게이트전극이 컬럼선택신호CSL(column select line)에 연결된다. 입출력라인 프리차지회로30은 전원전압과 입출력라인 IO 및 /IO 사이에 연결되며 프리차지신호IOP 발생시 상기 입출력라인 IO 및 /IO을 프리차지시킨다. 입출력 센스앰프40은 상기 입출력라인 IO 및 /IO에 연결되며, 센싱제어신호IOS 입력시 상기 입출력라인 IO 및 /IO의 전압차를 감지 및 증폭하며, 데이타 출력버퍼를 통해 완충하여 출력 데이타를 출력한다.3 is a diagram showing an output control circuit configuration of the semiconductor memory device according to the present invention, in which the memory array 10 is connected between the bit lines BL and / BL. In the memory array 10, the components connected to the bit lines BL and / BL may include a means for precharging the bit lines BL and / BL, and a bit line sense amplifier for sensing and amplifying a voltage difference between the memory cells and the bit lines BL and / BL. It consists of In the column select circuit 20, the column gates 23-24 are connected between the bit lines BL and / BL and the input / output lines IO and / IO, and the gate electrode is connected to the column select signal CSL (column select line). The input / output line precharge circuit 30 is connected between the power supply voltage and the input / output line IO and / IO and precharges the input / output lines IO and / IO when the precharge signal IOP occurs. The input / output sense amplifier 40 is connected to the input / output lines IO and / IO, detects and amplifies the voltage difference between the input / output lines IO and / IO when a sensing control signal IOS is input, and outputs the buffered data through a data output buffer. .
전압검출회로80은 입출력라인 IO 및 /IO에 연결되며, 센싱구간에서 상기 입출력라인 IO 및 /IO이 전압차가 상기 입출력 센스앰프40에서 충분하게 센싱 및 증폭할 수 있는 레벨로 디벨로프되는 전압을 검출할 시 검출신호IODET를 발생한다. 상기 전압검출회로80의 구성은 제4도와 같이 구성할 수 있다.The voltage detection circuit 80 is connected to the input / output lines IO and / IO, and detects a voltage that is developed at a level at which the voltage difference is sufficiently sensed and amplified in the input / output sense amplifier 40 in the sensing section. At this time, detection signal IODET is generated. The voltage detection circuit 80 may be configured as shown in FIG.
상기 제4도를 참조하면, 피모오스 트랜지스터411 및 엔모오스 트랜지스터412는 제1인버터회로로서, 전원전압과 접지전압 사이에 직렬 연결되고 입력단이 상기 제1입출력라인IO에 연결되며 출력단이 제1노드N1에 연결된다. 전달게이트415는 피모오스 트랜지스터와 엔모오스 트랜지스터로 구성되어 제2입출력라인/IO와 제2노드N2 사이에 연결되며, 상기 피모오스 트랜지스터의 게이트전극은 상기 제1입출력라인IO에 연결되고 상기 엔모오스 트랜지스터의 게이트전극은 상기 제1노드N1에 연결된다. 피모오스 트랜지스터413 및 엔모오스 트랜지스터414는 상기 제1입출력라인IO와 제1노드N1 사이에 직렬 연결되며 게이트전극들이 상기 제2입출력라인/IO에 공통으로 연결되며, 출력단이 제2노드N2에 공통으로 연결된다. 상기 제4도와 같은 구성의 전압검출회로80은 익스클루시브 오아게이트의 구성임을 알 수 있다.Referring to FIG. 4, the PMOS transistor 411 and the NMOS transistor 412 are first inverter circuits, which are connected in series between a power supply voltage and a ground voltage, an input terminal of which is connected to the first input / output line IO, and an output terminal of the first node. Is connected to N1. The transfer gate 415 is composed of a PMOS transistor and an NMOS transistor, and is connected between a second input / output line / IO and a second node N2, and a gate electrode of the PMOS transistor is connected to the first input / output line IO and the NMOS transistor. The gate electrode of the transistor is connected to the first node N1. The PMOS transistor 413 and the NMOS transistor 414 are connected in series between the first input / output line IO and the first node N1, the gate electrodes are connected in common to the second input / output line / IO, and the output terminal is common to the second node N2. Is connected. It can be seen that the voltage detecting circuit 80 having the configuration as shown in FIG. 4 is a configuration of an exclusive ogate.
상기와 같은 구성을 갖는 전압검출회로80의 동작을 살펴보면, 센싱구간에서 비트라인 BL 및 /BL과 입출력라인 IO 및 /IO이 연결될 시 상기 입출력라인 IO 및 /IO은 프리차지된 상태에서 디벨로프된 비트라인 BL 및 /BL과 차아지 세어링하여 서서히 디벨로프되어 전압차가 발생된다. 이때 상기 제1입출력라인IO의 전압이 하이레벨이고 상기 제2입출력라인/IO의 저압이 로우 레벨로 디벨로프된 경우, 엔모오스 트랜지스터412 및 피모오스 트랜지스터413이 온되고 피모오스 트랜지스터411 및 엔모오스 트랜지스터414가 오프된다. 따라서 제1노드N1은 로우 레벨이 된다. 그리고 전달게이트415는 상기 제1입출력라인IO의 하이 레벨 및 제1노드N1의 로우 레벨에 의해 오프되며, 이로 인해 상기 제2입출력라인/IO의 통로는 차단된다. 따라서 상기 피모오스트랜지스터413의 온된 상태이므로, 상기 제1입출력라인IO의 전압이 상기 피모오스트랜지스터413을 통해 제2노드N2로 나타나며, 이런 제2노드N2의 출력이 검출신호IODET로 출력된다. 여기서 상기 검출신호 IODET가 검출한 것은 제2입출력라인/IO가 제1입출력라인 IO보다 피모오스트랜지스터 413의 VTP만큼 낮은 것을 피모오스 트랜지스터413으로 검출한 것이다. 또한 반대로 상기 제1입출력라인IO의 전압이 로우 레벨이고 상기 제2입출력라인/IO의 전압이 하이 레벨인 경우, 상기 피모오스 트랜지스터411 및 엔모오스 트랜지스터414가 온되고 엔모오스 트랜지스터412 및 피모오스 트랜지스터413이 오프된다. 그러므로 제1노드N1에는 전원전압이 인가된다. 따라서 상기 제1입출력라인IO의 로우 레벨 및 제1노드N1의 하이 레벨에 의해 전달게이트415가 온되므로, 상기 제2입출력라인/IO의 하이 레벨이 제2노드N2에 전달된다. 이러한 제2노드N2의 출력이 검출신호IODET로 발생된다. 여기서 검출신호 IODET는 상기 제1입출력라인 IO가 제2입출력라인 /IO보다 피모오스트랜지스터 413의 VTP만큼 낮은 전압을 검출한 것이다. 상기 입출력라인 IO 및 /IO의 전압차가 상기 피모오스 트랜지스터413과 415의 VTP만큼 충분하게 디벨로프되어 상기 입출력 센스앰프40에서 감지할 수 있는 레벨로 나타나면, 상기 전압 검출회로80은 검출신호IODET를 발생하게 되는 것이다. 통상, 상기 피모오스트랜지스터 413과 415의 VTP만큼 제1입출력라인 IO 및 제2입출력라인 /IO가 디벨로프되어 있으면, 상기 입출력 센스앰프40은 센싱을 충분히 해낸다.Referring to the operation of the voltage detection circuit 80 having the above configuration, when the bit line BL and / BL and the input and output line IO and / IO is connected in the sensing section, the input and output line IO and / IO is developed in a precharged state The voltage difference between the bit lines BL and / BL is gradually developed and gradually developed. In this case, when the voltage of the first input / output line IO is high and the low voltage of the second input / output line / IO is developed at a low level, the NMOS transistor 412 and the PMOS transistor 413 are turned on, and the PMOS transistor 411 and the ENMOS are turned on. Transistor 414 is turned off. Therefore, the first node N1 is at a low level. The transfer gate 415 is turned off by the high level of the first input / output line IO and the low level of the first node N1, thereby blocking the passage of the second input / output line / IO. Accordingly, since the PIO transistor 413 is turned on, the voltage of the first input / output line IO is represented as the second node N2 through the PIM transistor 413, and the output of the second node N2 is output as the detection signal I ODDET. The detection signal IODET detects that the second input / output line / IO is lower than the first input / output line IO by V TP of the PMO transistor 413 by the PMOS transistor 413. On the contrary, when the voltage of the first input / output line IO is low and the voltage of the second input / output line / IO is high, the PMOS transistor 411 and the NMOS transistor 414 are turned on, and the NMOS transistor 412 and the PMOS transistor. 413 is turned off. Therefore, a power supply voltage is applied to the first node N1. Therefore, since the transfer gate 415 is turned on by the low level of the first input / output line IO and the high level of the first node N1, the high level of the second input / output line / IO is transmitted to the second node N2. The output of the second node N2 is generated as the detection signal I ODDET. The detection signal IODET detects a voltage lower than the second input / output line IO by V TP of the PMO transistor 413 than the second input / output line / IO. When the voltage difference between the input / output lines IO and / IO is sufficiently developed as V TP of the PMOS transistors 413 and 415 to a level that can be detected by the input / output sense amplifier 40, the voltage detection circuit 80 outputs a detection signal IODET. Will occur. In general, when the first input / output line IO and the second input / output line / IO are enveloped by V TP of the PIO transistors 413 and 415, the input / output sense amplifier 40 sufficiently senses the sensing.
상기 제4도와 같은 구성을 갖는 전압검출회로80은 상기한 바와 같이 익스클루시브 오아게이트 구성으로서, 입출력라인 IO 및 /IO의 전압차가 피모오스 트랜지스터 413, 415의 드레시홀드전압VTP만큼 디벨로프된 경우 검출신호IODET를 발생하게 된다. 즉, 상기 전압 검출회로80이 입출력라인 IO 및 /IO의 전압을 검출하는 데 있어서, 프리차지 레벨이 VDD나 VSS-VTP레벨로 설정된 경우에는 피모오스 트랜지스터413, 415의 드레시홀드전압만큼 벌어지는 것을 검출할 수 있다. 또한 상기 프리차지 레벨이 VSS레벨로 설정된 경우도 피모오스 트랜지스터413,415의 드레시홀드전압만큼 벌어지는 것을 검출할 수 있다. 또한 상기 프리차지 레벨이 중간전압(half VCC)으로 설정된 경우에는 사용자가 의도하는 만큼으로 벌어지는 레벨을 검출할 수 있다. 또한 상기 트랜지스터의 드레시홀드전압 VTP를 검출하는 경우, 상기 트랜지스터의 드레시홀드 전압을 더욱 낮게 설계하면 입출력라인의 프리차지 시간을 더 확장할 수 있으며, 이런 경우 상기 전압 검출회로80의 저전압의 드레시홀드 전압을 갖을 수 있는 트랜지스터들을 사용하여 구현할 수 있다. 이때 저전압 드레시홀드 전압을 갖는 트랜지스터들은 벌크 전압(bulk voltage) 절대값을 조절하거나 또는 트랜지스터의 도핑 통도를 조절하여 구현할 수 있다.As described above, the voltage detection circuit 80 having the configuration as shown in FIG. 4 is an exclusive oragate configuration in which the voltage difference between the input / output lines IO and / IO is developed by the threshold voltage V TP of the PMOS transistors 413 and 415. In this case, a detection signal IODET is generated. That is, when the voltage detection circuit 80 detects the voltages of the input / output lines IO and / IO, when the precharge level is set to the VDD or VSS-V TP level, the voltage detection circuit 80 increases by the threshold voltages of the PMOS transistors 413 and 415. Can be detected. In addition, when the precharge level is set to the VSS level, it may be detected that the threshold voltages of the PMOS transistors 413 and 415 are increased. In addition, when the precharge level is set to a half voltage (CCC), it is possible to detect a level that is widened as the user intends. In addition, in the case of detecting the threshold voltage V TP of the transistor, if the threshold voltage of the transistor is designed to be lower, the precharge time of the input / output line can be further extended. In this case, the low voltage threshold of the voltage detection circuit 80 can be extended. It can be implemented using transistors that can have a voltage. In this case, the transistors having the low voltage threshold voltage may be implemented by adjusting the absolute value of the bulk voltage or by adjusting the doping conductivity of the transistor.
펄스발생회로50은 상기 클럭신호CLK를 입력하며, 상기 클럭신호CLK에서 센싱구간의 시작을 나타내는 천이 시점에 동기되어 펄스신호PSOT를 발생한다. 상기 펄스발생회로50의 구성은 제5도와 같이 구성할 수 있다.The pulse generating circuit 50 inputs the clock signal CLK, and generates a pulse signal PSOT in synchronization with the transition time indicating the start of the sensing period in the clock signal CLK. The pulse generating circuit 50 can be configured as shown in FIG.
상기 제5도를 참조하면, 인버터511-513은 지연수단으로서 입력되는 상기 클럭신호CLK를 반전 지연하는 기능을 수행한다. 노아게이트514는 상기 클럭신호CLK 및 반전 지연된 클럭신호를 입력으로 하며, 두 신호를 부논리합하여 펄스신호PSOT로 출력한다. 따라서 상기 펄스신호PSOT는 상기 클럭신호CLK의 하강천이 시점에서 상기 인버터511-513에 의해 지연된 주기동안 하이 논리를 갖는 신호임을 알 수 있다. 그리고 상기 펄스신호PSOT는 상기 클럭신호CLK의 센싱구간 시작 시점에 동기되는 신호임을 알 수 있다.Referring to FIG. 5, the inverters 511 to 513 perform a function of inverting and delaying the clock signal CLK input as a delay means. The NOA gate 514 inputs the clock signal CLK and the inverted delayed clock signal, and outputs the two signals negatively and logically as a pulse signal PSOT. Accordingly, it can be seen that the pulse signal PSOT is a signal having high logic for a period delayed by the inverters 511-513 at the time when the clock signal CLK falls. The pulse signal PSOT may be a signal synchronized with a start point of a sensing period of the clock signal CLK.
센싱 제어회로90은 상기 펄스신호PSOT 및 검출신호IODET를 입력으로 하며, 상기 센싱구간이 시작되는 천이시점에서 발생되는 펄스신호PSOT에 의해 컬럼선택신호CSL 및 센싱활성화신호IOS를 활성화시키고 상기 프리차지신호IOP를 비활성화시키며, 상기 검출신호IODET 입력시 상기 컬럽선택신호CSL 및 센싱활성화신호IOS를 비활성화시키고 상기 프리차지신호IOP를 활성화시키는 기능을 수행한다. 상기 센싱 제어회로90은 제6도와 같이 구성할 수 있다.The sensing control circuit 90 inputs the pulse signal PSOT and the detection signal I OTT, and activates the column selection signal CSL and the sensing activation signal IOS by the pulse signal PSOT generated at the transition point at which the sensing section starts. Deactivates the IOP, and deactivates the group selection signal CSL and the sensing activation signal IOS and activates the precharge signal IOP when the detection signal IOTET is input. The sensing control circuit 90 may be configured as shown in FIG.
상기 제6도를 참조하면, 상기 펄스신호PSOT 및 검출신호IODET를 입력하는 노아게이트611 및 612는 래치수단이 된다. 이때 펄스신호PSOT가 하이 논리로 입력되고, 상기 검출신호IODET가 로우신호로 입력되면 노아게이트611은 로우 논리신호를 출력하고 노아게이트612는 하이 논리신호를 출력한다. 따라서 상기 래치수단은 로우 논리신호를 래치 출력하게 된다. 또한 검출신호IODET가 하이 논리신호로 입력되고 상기 펄스신호PSOT가 로우 논리신호로 입력되는 경우 노아게이트612가 로우 논리신호를 출력하고 노아게이트 611이 하이 논리신호를 출력한다. 따라서 상기 래치수단은 하이 논리신호를 래치 출력한다. 여기서 상기 펄스신호PSOT는 센싱구간의 시작위치에서 하이논리로 천이되고, 입출력라인 IO 및 /IO의 전압차가 피모오스트랜지스터의 드레시홀드 전압 이상으로 디벨로프되기 이전에 로우 논리로 천이되는 펄스폭을 가져야한다.Referring to FIG. 6, the NOA gates 611 and 612 for inputting the pulse signal PSOT and the detection signal I OTT are latch means. At this time, when the pulse signal PSOT is input as the high logic and the detection signal IOTET is input as the low signal, the NOA gate 611 outputs a low logic signal and the NOA gate 612 outputs a high logic signal. Therefore, the latching means latches the low logic signal. In addition, when the detection signal IODET is input as a high logic signal and the pulse signal PSOT is input as a low logic signal, the NOR gate 612 outputs a low logic signal and the NOR gate 611 outputs a high logic signal. Therefore, the latching means latches the high logic signal. Here, the pulse signal PSOT transitions to a high logic at the start position of the sensing section, and has a pulse width that transitions to low logic before the voltage difference between the input / output lines IO and / IO is developed above the threshold voltage of the PIO transistor. do.
상기 래치수단의 노아게이트611에서 래치되는 신호는 인버터613-622로 구성되는 펄스발생수단에 인가된다. 상기 펄스발생수단에서 인버터621-622는 상기 노아게이트611의 출력을 제1지연하여 프리차지신호IOP를 발생하고, 인버터613-615는 상기 노아게이트611의 출력을 제2지연하여 컬럼선택신호CSL을 발생하며, 인버터616-620은 상기 노아게이트611의 출력을 제3지연하여 센싱 활성화신호IOS를 발생한다. 상기 펄스 발생수단의 구성에서 알 수 있듯이 상기 컬럼 선택신호CSL 및 센싱 활성화신호IOS는 동일한 상태 논리를 가지며 상기 프리차지신호IOP는 다른 상태논리를 가짐을 알 수 있다. 그리고 제어신호의 발생순서는 프리차지신호IOP, 컬럼선택신호CSL, 센싱활성화신호IOS의 순서를 가짐을 알 수 있다.The signal latched by the NOA gate 611 of the latch means is applied to the pulse generating means composed of inverters 613-622. In the pulse generating means, the inverters 621-622 delay the output of the NOA gate 611 to generate a precharge signal IOP, and the inverters 613-615 delay the output of the NOA gate 611 to generate a column selection signal CSL. Inverters 616-620 generate a sensing activation signal IOS by delaying the output of the NOA gate 611. As can be seen from the configuration of the pulse generating means, it can be seen that the column selection signal CSL and the sensing activation signal IOS have the same state logic and the precharge signal IOP has different state logic. In addition, it can be seen that the generation order of the control signal has a precharge signal IOP, a column selection signal CSL, and a sensing activation signal IOS.
따라서 상기 센싱 제어회로90은 센싱구간에서 펄스신호PSOT 발생시 프리차지신호IOP를 해제하고 컬럼선택신호CSL 및 센싱 활성화신호IOS를 순차적으로 활성화시키며, 검출신호IODET 발생시 상기 프리차지신호IOP를 활성화시키고 컬럼선택신호CSL 및 센싱 활성화신호IOS를 순차적으로 비활성화시킴을 알 수 있다. 여기서 각 신호의 전후 관계는 트랜지스터 조정을 통해 최적화할 수 있다.Therefore, the sensing control circuit 90 releases the precharge signal IOP when the pulse signal PSOT occurs in the sensing section, sequentially activates the column selection signal CSL and the sensing activation signal IOS, and activates the precharge signal IOP when the detection signal IOTET occurs, and selects the column. It can be seen that the signal CSL and the sensing activation signal IOS are sequentially deactivated. Here, the front-rear relation of each signal can be optimized through transistor adjustment.
제7도는 상기 제3도-제6도와 같은 구성을 갖는 본 발명의 데이타 출력회로의 동작 특성을 도시하는 파형도로서, 먼저 프리차지구간의 동작을 살펴본다. 상기 제7도에 도시된 클럭신호CLK는 하이:로우 주기가 50:50인 시퀀스 클럭으로서, 하이구간에서 프리차지 동작이 수행되고 로우구간에서 센싱 동작이 수행된다. 상기 클럭신호CLK가 하이 논리상태에서 센싱제어회로90은 715와 같이 프리차지신호IOP를 하이 상태로 출력하여 활성화시키고 컬럼 선택신호CSL 및 센싱 활성화신호IOS를 로우 논리신호로 출력하여 비활성화시킨다. 따라서 입출력라인 프리차지회로30은 상기 입출력라인 IO 및 /IO을 전원전압으로 프리차지시키고 컬럽선택회로20은 상기 비트라인 BL 및 /BL과 입출력라인 IO 및 /IO의 연결을 차단하며, 입출력 센스앰프40은 구동되지 않는 상태가 된다. 따라서 상기 입출력라인 IO 및 /IO은 전원전압으로 프리차지된다.FIG. 7 is a waveform diagram showing the operation characteristics of the data output circuit of the present invention having the configuration as shown in FIGS. 3 to 6, and firstly, the operation of the precharge section. The clock signal CLK shown in FIG. 7 is a sequence clock having a high: low period of 50:50. A precharge operation is performed in a high period and a sensing operation is performed in a low period. When the clock signal CLK is in a high logic state, the sensing control circuit 90 outputs and activates the precharge signal IOP in a high state as shown in 715. The sensing control circuit 90 outputs and disables the column selection signal CSL and the sensing activation signal IOS as a low logic signal. Accordingly, the input / output line precharge circuit 30 precharges the input / output lines IO and / IO with a power supply voltage, and the group selection circuit 20 cuts off the connection between the bit lines BL and / BL and the input / output lines IO and / IO, and input / output sense amplifiers. 40 is in a non-driven state. Therefore, the input / output lines IO and / IO are precharged with a power supply voltage.
이때 상기 클럭신호CLK가 프리차지구간에서 센싱구간으로 천이되는 경우, 711에 도시된 바와 같이 하이 논리에서 로우 논리로 천이된다. 이런 클럭신호CLK의 하강에지는 펄스발생회로50의 노아게이트514에 인가되는 동시에 인버터511-513에서 반전지연되어 노아게이트514의 다른 입력으로 인가된다. 따라서 상기 노아게이트514는 상기 클럭신호CLK의 하강에지신호를 받아서 712와 같은 펄스신호PSOT를 발생한다. 상기 펄스신호PSOT가 하이 논리로 발생되는 시점에서 검출신호IODET는 717과 같이 로우 논리신호로 출력된다. 따라서 상기 노아게이트611은 로우 논리신호를 출력하고 노아게이트612는 하이 논리신호를 출력하게 된다. 따라서 래치수단인 노아게이트611의 최종 출력은 로우 논리신호를 래치하게 된다. 상기 래치수단에서 로우 논리신호를 래치하면, 인버터621-622는 상기 로우신호를 제1지연하여 715와 같은 로우논리의 프리차지신호IOP를 발생한다. 또한 인버터613-165는 상기 래치수단의 로우 논리신호를 반전 및 제2지연하여 713과 같이 하이 논리의 컬럼선택신호CSL을 발생한다. 그리고 인버터616-620은 상기 래치수단의 로우 논리신호를 반전 및 제3지연하여 714와 같이 하이 논리의 센싱활성화신호IOS를 발생한다. 따라서 상기 클럭신호CLK가 하이 논리인 프리차지구간에서 로우논리의 센싱구간으로 천이되면, 상기 센싱제어회로90은 상기 프리차지신호IOP를 비활성활성화시킴과 동시에 상기 컬럼선택신호CSL 및 센싱활성화신호IOS를 활성화시킨다.At this time, when the clock signal CLK transitions from the precharge section to the sensing section, the clock signal CLK transitions from the high logic to the low logic as shown in 711. The falling edge of the clock signal CLK is applied to the noar gate 514 of the pulse generating circuit 50 and at the same time, inverted by the inverters 511 to 513 and applied to the other input of the nod gate 514. Therefore, the NOR gate 514 receives the falling edge signal of the clock signal CLK and generates a pulse signal PSOT such as 712. When the pulse signal PSOT is generated with high logic, the detection signal I ODDET is output as a low logic signal as shown in 717. Therefore, the NORGATE 611 outputs a low logic signal and the NORGate 612 outputs a high logic signal. Therefore, the final output of the NOA gate 611, the latch means, latches the low logic signal. When the latch means latches the low logic signal, the inverters 621 to 622 first delay the low signal to generate a low logic precharge signal IOP such as 715. Inverters 613 to 165 invert and delay the low logic signal of the latch means to generate the high logic column selection signal CSL as shown in 713. Inverters 616-620 invert and third delay the low logic signal of the latch means to generate a high logic sensing activation signal IOS as shown in 714. Therefore, when the clock signal CLK transitions from the precharge section having a high logic to the low logic sensing section, the sensing control circuit 90 deactivates the precharge signal IOP and simultaneously activates the column selection signal CSL and the sensing activation signal IOS. Activate it.
그러면 상기 입출력라인 프리차지회로30은 상기 입출력라인 IO 및 /IO의 프리차지 동작을 중단하게 되며, 상기 컬럼 선택회로20은 입출력라인 IO 및 /IO과 비트라인 BL 및 /BL를 연결하고 입출력 센스앰프40은 입출력라인 IO 및 /IO의 전압차를 센싱하기 시작한다. 여기서 상기 펄스신호PSOT의 폭은 상기 입출력라인 IO 및 /IO에서 디벨로프되는 전압차가 전압검출회로80에서 검출신호IODET를 발생하기 전에 해제되는 폭을 갖도록 설계하여야 한다. 즉, 상기 펄스신호PSOT는 상기 클럭신호CLK가 하강하면서 활성화되고 상기 입출력라인 IO 및 /IO의 전압차가 전압검출회로80의 피모오스 트랜지스터의 드레시홀드 전압 이상으로 벌어지기 전에 해제될 수 있는 폭을 갖도록 설계하여야 한다.Then, the input / output line precharge circuit 30 stops the precharge operation of the input / output lines IO and / IO, and the column selection circuit 20 connects the input / output lines IO and / IO to the bit lines BL and / BL and input / output sense amplifiers. 40 starts sensing the voltage difference between the input / output lines IO and / IO. In this case, the width of the pulse signal PSOT should be designed such that the voltage difference developed at the input / output lines IO and / IO is released before generating the detection signal I ODDET in the voltage detection circuit 80. That is, the pulse signal PSOT is activated while the clock signal CLK is falling and has a width that can be released before the voltage difference between the input / output lines IO and / IO becomes wider than the threshold voltage of the PMOS transistor of the voltage detection circuit 80. It must be designed.
이때 전압검출회로80은 상기 입출력라인 IO 및 /IO에서 디벨로프되는 전압차신호를 검출한다. 상기 전압검출회로80은 상기 제4도와 같은 구성의 익스클루시브오아게이트로 구현할 수 있다. 이때 상기 제4도와 같은 구성으로 전압검출회로80을 구성하는 경우, 입출력라인 IO 및 /IO에서 디벨로프되는 전압차가 716과 같이 피모오스 트랜지스터의 드레시홀드 전압차 이상으로 벌어지게 되면, 상기 전압검출회로80은 717과 같이 하이 논리의 검출신호IODET를 발생한다. 따라서 상기 검출신호IODET가 하이논리로 발생되고 펄스신호 PSOT가 로우 논리로 발생되므로, 상기 래치수단은 하이 논리신호를 출력하게 된다. 그러면 프리차지신호IOP는 715와 같이 하이 논리로 천이되어 활성화된다. 그리고 컬럼선택신호CSL 및 센싱활성화신호IOS가 각각 713 및 714와 같이 해제된다. 즉, 상기 검출신호IODET가 발생되면, 프리차지신호IOP가 활성화되고 컬럼선택신호CSL 및 센싱활성화신호IOS가 해제된다.At this time, the voltage detection circuit 80 detects a voltage difference signal developed at the input / output lines IO and / IO. The voltage detection circuit 80 may be implemented as an exclusive or gate having the configuration as shown in FIG. In this case, when the voltage detection circuit 80 is configured with the configuration as shown in FIG. 4, when the voltage difference developed at the input / output lines IO and / IO becomes greater than or equal to the threshold voltage difference of the PMOS transistor as shown in 716, the voltage detection circuit 80 generates a high logic detection signal I O DET such as 717. Therefore, since the detection signal I O DET is generated in high logic and the pulse signal PSOT is generated in low logic, the latch means outputs a high logic signal. Then, the precharge signal IOP transitions to a high logic as shown in 715 and is activated. The column selection signal CSL and the sensing activation signal IOS are released as shown in 713 and 714, respectively. That is, when the detection signal IODET is generated, the precharge signal IOP is activated and the column selection signal CSL and the sensing activation signal IOS are released.
따라서 클럭신호CLK의 센싱구간에서 상기 검출신호IODET가 발생되면, 입출력라인 프리차지회로30이 동작되어 입출력라인 IO 및 /IO의 프리차지동작이 수행되는 동시에 컬럼선택회로20이 비트라인 BL 및 /BL과 입출력라인 IO 및 /IO의 연결을 차단하고, 입출력 센스앰프40의 동작이 중단된다. 즉, 센싱구간에서 상기 입출력라인 IO 및 /IO의 전압차가 전압검출회로80의 검출 레벨 이상으로 벌어지면, 즉, 입출력 센스앰프40에서 안정되게 센싱할 수 있는 레벨로 충분하게 디벨로프되는 시점에서 센싱 동작을 중단하고 입출력라인 IO 및 /IO를 프리차지하는 동작을 수행한다.Therefore, when the detection signal IODET is generated in the sensing period of the clock signal CLK, the input / output line precharge circuit 30 is operated to perform the precharge operation of the input / output line IO and / IO, and the column selection circuit 20 performs the bit line BL and / BL. The input / output line IO and / IO are disconnected and the input / output sense amplifier 40 is stopped. That is, when the voltage difference between the input and output lines IO and / IO in the sensing period is greater than the detection level of the voltage detection circuit 80, that is, the sensing at a point when the development is sufficiently developed to a level that can be sensed stably in the input / output sense amplifier 40 Stops operation and precharges IO and IO.
상기와 같이 센싱구간에서 프리차지 동작이 수행되는 상태에서 클럭신호CLK가 상승천이되어 하이논리로 변화되는 경우, 상기와 같은 프리차지 동작이 계속 수행된다. 즉, 센싱구간에서 프리차지 동작이 수행되는 상태에서 프리차지구간으로 천이되면, 계속하여 프리차지 동작이 수행된다.As described above, when the clock signal CLK rises and changes to a high logic while the precharge operation is performed in the sensing section, the precharge operation continues as described above. That is, when the transition to the precharge section is performed while the precharge operation is performed in the sensing section, the precharge operation is continuously performed.
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