KR100308420B1 - Shallow trench etching method for isolating semiconductor devices - Google Patents
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Abstract
실리콘웨이퍼에 형성된 트렌치의 내벽에 라이너 산화막을 성장할 경우, 트렌치 내벽 전면에서 라이너 산화막이 균일하게 성장될 수 있도록 하기 위하여, 실리콘웨이퍼에 트렌치를 형성하기 위해 질화막, 패드 산화막 및 소정 깊이의 실리콘웨이퍼를 45°±5°의 각도로 슬로프 식각하는 제 1모트 식각하여, 슬로프 식각된 실리콘웨이퍼의 깊이는 전체 트렌치 깊이에 대해 5% 내지 10%의 깊이로 하며, 슬로프 식각된 실리콘웨이퍼의 폭은 전체 트렌치 폭에 대해 2% 내지 5%의 폭이 되도록 하며, 슬로프 식각된 실리콘웨이퍼의 결정방향이 (1, 1, 0)이 되도록 한다. 그리고, 제 1모트 식각에 의해 슬로프 식각된 실리콘웨이퍼를 80°±5°의 각도로 0.5미크론 내지 0.7미크론의 깊이까지 슬로프 식각하여, 슬로프 식각된 실리콘웨이퍼의 결정 방향은 (0, 1, 0)이 되도록 함으로써, 후속의 라이너 산화막 성장시 트렌치 내벽에 균일하게 성장되도록 하여 트렌치 상부 에지의 코너 라운딩 효과를 증대시킴으로써, 트렌치 상부 에지에서의 스트레스를 감소시켜 누설전류 발생을 방지하며, 전계 집중을 방지하여 반도체 소자의 신뢰성을 향상시킨다.When the liner oxide film is grown on the inner wall of the trench formed on the silicon wafer, the nitride film, the pad oxide film, and the silicon wafer having a predetermined depth may be formed to form a trench in the silicon wafer so that the liner oxide film may be uniformly grown on the entire trench inner wall. The first Mort etched slope at an angle of ± 5 °, the depth of the slope etched silicon wafer is 5% to 10% of the depth of the entire trench, and the width of the slope etched silicon wafer is the total trench width. 2% to 5% of the width, and the crystal orientation of the slope-etched silicon wafer is (1, 1, 0). Then, the slope-etched silicon wafer by the first mort is etched to a depth of 0.5 to 0.7 microns at an angle of 80 ° ± 5 °, the crystal direction of the slope-etched silicon wafer is (0, 1, 0) By increasing the corner rounding effect of the trench upper edge by uniformly growing in the trench inner wall during subsequent liner oxide film growth, the stress at the trench upper edge is reduced to prevent leakage current and prevent electric field concentration. Improve the reliability of the semiconductor device.
Description
본 발명은 반도체 소자 분리를 위한 얕은 트렌치를 제조하는 방법에 관한 것으로, 더욱 상세하게는 반도체 소자 분리를 위한 얕은 트렌치를 제조하는 방법에서 실리콘웨이퍼를 식각하여 트렌치를 형성하는 반도체 소자 분리를 위한 얕은 트렌치를 식각하는 방법에 관한 것이다.The present invention relates to a method of manufacturing a shallow trench for semiconductor device isolation, and more particularly, to a shallow trench for semiconductor device isolation that forms a trench by etching a silicon wafer in a method of manufacturing a shallow trench for semiconductor device isolation. It is about how to etch.
일반적으로 반도체 소자 분리 방법으로는 질화막을 이용하는 LOCOS(local oxidation of silicon) 소자 분리가 이용되어 왔다.In general, LOCOS (local oxidation of silicon) device isolation using a nitride film has been used as a semiconductor device isolation method.
LOCOS는 질화막을 마스크로 해서 실리콘웨이퍼 자체를 열산화시키기 때문에 공정이 간소해서 산화막의 소자 응력 문제가 적고, 생성되는 산화막질이 좋다는 큰이점이 있다.Since LOCOS thermally oxidizes the silicon wafer itself using a nitride film as a mask, there is a big advantage that the process is simple and the element stress problem of the oxide film is small, and the resulting oxide film quality is good.
그러나, LOCOS 소자 분리 방법을 이용하면 소자 분리 영역이 차지하는 면적이 크기 때문에 미세화에 한계가 있을 뿐만 아니라 버즈 비크(bird's beak)가 발생한다.However, when the LOCOS device isolation method is used, the area occupied by the device isolation region is not only limited in miniaturization but also causes bird's beak.
이러한 것을 극복하기 위해 LOCOS를 대체하는 소자 분리 기술로서 트렌치 소자 분리(STI ; shallow trench isolation)가 있다. 트렌치 소자 분리에서는 실리콘웨이퍼에 트렌치를 만들어 절연물을 집어넣기 때문에 소자 분리 영역이 차지하는 면적이 작아서 미세화에 유리하다.To overcome this, there is a trench trench isolation (STI) as a device isolation technique to replace LOCOS. In trench device isolation, since trenches are made in silicon wafers to insulate the insulating material, the area occupied by device isolation regions is small, which is advantageous for miniaturization.
그러면, 도 1a 내지 도 1c를 참조하여 종래의 반도체 소자 분리를 위한 얕은 트렌치를 식각하는 방법을 설명한다.Next, a method of etching a shallow trench for separating a semiconductor device according to the related art will be described with reference to FIGS. 1A to 1C.
먼저, 도 1a에 도시한 바와 같이, 실리콘웨이퍼(1)를 열산화하여 실리콘웨이퍼(1) 상부에 패드 산화막(2)을 성장시키고, 패드 산화막(2) 상부에 질화막(3)을 증착한다. 이때, 패드 산화막(2)은 실리콘웨이퍼(1)와 질화막(3) 사이에 발생하는 스트레스(stress)를 흡수하게 된다.First, as shown in FIG. 1A, the silicon wafer 1 is thermally oxidized to grow a pad oxide film 2 over the silicon wafer 1, and a nitride film 3 is deposited over the pad oxide film 2. In this case, the pad oxide film 2 absorbs stress generated between the silicon wafer 1 and the nitride film 3.
그 다음 도 1b에 도시한 바와 같이, 포토리소그래피(photolithography) 공정에 의해 모트(moat) 패턴을 형성한 후, 모트 식각(E)을 통해 질화막(3), 패드 산화막(2) 및 목적하는 소정 깊이의 실리콘웨이퍼(1)를 식각하여 실리콘웨이퍼(1)에 소자 분리 영역을 정의하기 위한 트렌치를 형성한다. 이때, 실리콘웨이퍼(1)에 트렌치를 형성하기 위한 모트 식각(E)은 건식 식각에 의해 80°±5°의 각도로 실리콘웨이퍼(1)에 대해 슬로프(slope) 식각을 실시한다.Then, as shown in FIG. 1B, after forming a moat pattern by a photolithography process, the nitride film 3, the pad oxide film 2, and the desired predetermined depth are formed through the mort etching E. FIG. The silicon wafer 1 is etched to form trenches for defining device isolation regions in the silicon wafer 1. At this time, the mort etching E for forming a trench in the silicon wafer 1 is subjected to a slope etching of the silicon wafer 1 at an angle of 80 ° ± 5 ° by dry etching.
이후, 도 1c에 도시한 바와 같이, 실리콘웨이퍼(1)를 열산화하여 트렌치 내벽에 라이너(liner) 산화막(4)을 형성한 다음, 트렌치 내부에 절연막을 매입함으로써 반도체 소자 분리를 위한 얕은 트렌치를 완성한다.Thereafter, as illustrated in FIG. 1C, the silicon wafer 1 is thermally oxidized to form a liner oxide film 4 on the inner wall of the trench, and then a shallow trench for semiconductor device isolation is formed by embedding an insulating film in the trench. Complete
이와 같은 종래의 방법에 의해 반도체 소자 분리를 위한 얕은 트렌치를 식각할 경우, 실리콘웨이퍼(1) 자체의 결정 방향은 일반적으로 (1, 0, 0)(도 1c의 a1 부분)이고, 모트 식각(E)에 의해 식각된 실리콘웨이퍼 부분(도 1c의 a2 부분)의 결정 방향은 (0, 1, 0)으로 트렌치 영역에서의 실리콘웨이퍼의 결정 방향은 (1, 0, 0)과 (0, 1, 0)의 2가지 방향이 존재한다. 따라서, 후속의 라이너 산화막(4)을 형성할 경우, 산화막의 성장 방향에 의해 트렌치 상부 에지(edge) 부분(도 1c의 5)에서는 라이너 산화막(4)이 다른 부위에 비해 얇게 형성되고, 이로 인하여 스트레스가 커지게 되어 누설전류(leakage current)가 많이 발생하는 문제점이 있으며, 반도체 소자의 완성시 트렌치 상부 에지 부분에 전계가 집중되어 게이트 산화막이 파괴되는 현상(kink effect)이 발생하여 반도체 소자의 신뢰성을 저하시키게 된다.When etching a shallow trench for semiconductor device isolation by such a conventional method, the crystal direction of the silicon wafer 1 itself is generally (1, 0, 0) (a1 part in FIG. 1C), and the mott etching ( The crystal direction of the silicon wafer portion (a2 portion of FIG. 1C) etched by E) is (0, 1, 0), and the crystal directions of the silicon wafer in the trench region are (1, 0, 0) and (0, 1). There are two directions, 0). Therefore, when the subsequent liner oxide film 4 is formed, the liner oxide film 4 is formed thinner than other portions in the trench upper edge portion (5 in FIG. 1C) due to the growth direction of the oxide film. As stress increases, leakage current occurs a lot, and when a semiconductor device is completed, an electric field is concentrated on the upper edge portion of a trench, resulting in a Kink effect that destroys a gate oxide layer. Will lower.
본 발명은 이와 같은 문제점을 해결하기 위한 것으로, 그 목적은 실리콘웨이퍼에 형성된 트렌치의 내벽에 라이너 산화막을 성장할 경우, 트렌치 내벽 전면에서 라이너 산화막이 균일하게 성장될 수 있도록 하는 반도체 소자 분리를 위한 얕은 트렌치 식각 방법을 제공하는 데 있다.SUMMARY OF THE INVENTION The present invention has been made to solve such a problem, and an object thereof is to provide a shallow trench for semiconductor device isolation in which when the liner oxide film is grown on the inner wall of the trench formed in the silicon wafer, the liner oxide film is uniformly grown on the entire inner wall of the trench. To provide an etching method.
도 1a 내지 도 1c는 종래의 반도체 소자 분리를 위한 얕은 트렌치를 제조하는 방법을 도시한 공정도이고,1A to 1C are process diagrams illustrating a method of manufacturing a shallow trench for separating a conventional semiconductor device,
도 2a 내지 도 2d는 본 발명에 따라 반도체 소자 분리를 위한 얕은 트렌치를 제조하는 방법을 도시한 공정도이다.2A-2D are process diagrams illustrating a method of manufacturing a shallow trench for semiconductor device isolation in accordance with the present invention.
상기와 같은 목적을 달성하기 위하여, 본 발명은 실리콘웨이퍼에 트렌치를형성하기 위한 모트 식각을 질화막, 패드 산화막 및 소정 깊이의 실리콘웨이퍼를 제 1각도로 슬로프 식각하는 제 1모트 식각과, 제 1모트 식각에 의해 소정 깊이로 슬로프 식각된 실리콘웨이퍼를 제 2각도로 트렌치 목표 깊이까지 슬로프 식각하는 제 2모트 식각에 의해 실시하는 것을 특징으로 한다.In order to achieve the above object, the present invention provides a mort etch for forming a trench in a silicon wafer, the first mort etch to slope the nitride film, the pad oxide film and the silicon wafer of a predetermined depth at a first angle, and the first mort. And etching the silicon wafer, which has been etched to a predetermined depth by etching, by a second mort etching to slope-etch the trench to a target depth at a second angle.
상기 제 1모트 식각에서의 제 1각도는 45°±5°로 하며, 상기 제 2모트 식각에서의 제 2각도는 80°±5°로 하는 것이 바람직하다.Preferably, the first angle in the first mort etch is 45 ° ± 5 °, and the second angle in the second mort etch is 80 ° ± 5 °.
상기 제 1모트 식각에서 슬로프 식각된 실리콘웨이퍼의 깊이는 전체 트렌치 깊이에 대해 5% 내지 10%의 깊이로 하며, 슬로프 식각된 실리콘웨이퍼의 폭은 전체 트렌치 폭에 대해 2% 내지 5%의 폭으로 하는 것이 바람직하다.The depth of the slope-etched silicon wafer in the first mort is 5% to 10% of the total trench depth, and the width of the slope-etched silicon wafer is 2% to 5% of the total trench width. It is desirable to.
상기 제 2모트 식각에서 슬로프 식각된 실리콘웨이퍼의 깊이는 0.5미크론 내지 0.7미크론이 되도록 하는 것이 바람직하다.In the second mort etching, the depth of the silicon wafer etched from the slope is preferably 0.5 micron to 0.7 micron.
상기 실리콘웨이퍼의 결정 방향이 (1, 0, 0)일 경우, 상기 제 1모트 식각에서 슬로프 식각된 실리콘웨이퍼의 결정방향은 (1, 1, 0), 상기 제 2모트 식각에서 슬로프 식각된 실리콘웨이퍼의 결정 방향은 (0, 1, 0)이 되도록 하는 것이 바람직하다.When the crystallization direction of the silicon wafer is (1, 0, 0), the crystallization direction of the silicon wafer that is slope-etched in the first mort etching is (1, 1, 0), and the silicon that is slope-etched in the second mort etching It is preferable that the crystal direction of the wafer be (0, 1, 0).
이하, 첨부된 도면을 참조하여 본 발명에 따른 바람직한 일 실시예를 설명한다.Hereinafter, exemplary embodiments of the present invention will be described with reference to the accompanying drawings.
도 2a 내지 도 2d는 본 발명에 따른 반도체 소자 분리를 위한 얕은 트렌치를 식각하는 방법을 도시한 공정도이다.2A to 2D are process diagrams illustrating a method of etching shallow trenches for semiconductor device isolation in accordance with the present invention.
먼저, 도 2a에 도시한 바와 같이, 결정 방향이 (1, 0, 0)인 실리콘웨이퍼(11)를 열산화하여 실리콘웨이퍼(11) 상부에 패드 산화막(12)을 성장시키고, 패드 산화막(12) 상부에 질화막(13)을 증착한다. 이때, 패드 산화막(12)은 실리콘웨이퍼(11)와 질화막(13) 사이에 발생하는 스트레스를 흡수하게 된다.First, as shown in FIG. 2A, a silicon oxide 11 having a crystal direction of (1, 0, 0) is thermally oxidized to grow a pad oxide layer 12 on the silicon wafer 11, and a pad oxide layer 12 The nitride film 13 is deposited thereon. In this case, the pad oxide film 12 absorbs the stress generated between the silicon wafer 11 and the nitride film 13.
그 다음 도 2b에 도시한 바와 같이, 포토리소그래피 공정에 의해 모트 패턴을 형성한 후, 모트 식각(E11)을 통해 질화막(13), 패드 산화막(12) 및 일정 깊이의 실리콘웨이퍼(11)를 식각한다. 이때, 모트 식각(E11)은 건식 식각에 의해 45°±5°의 각도로 실리콘웨이퍼(11)에 대해 슬로프 식각을 실시하여, 모트 식각(E11)된 실리콘웨이퍼(11) 부분의 결정 방향이 (1, 1, 0)이 되도록 한다. 그리고, 모트 식각(E11)에 의해 슬로프 식각되는 실리콘웨이퍼(11)의 깊이(h11)는 목표하는 전체 트렌치의 깊이(도 2c의 h12)에 대해 5% 내지 10%의 깊이가 되도록 하고, 모트 식각(E11)에 의해 슬로프 식각되는 실리콘웨이퍼(11)의 폭(w11)은 형성하고자 하는 트렌치 전체의 폭(도 2c의 w12)에 대해 2% 내지 5%의 폭이 되도록 모트 식각(E11)을 실시한다.Next, as shown in FIG. 2B, after forming a mort pattern by a photolithography process, the nitride layer 13, the pad oxide layer 12, and the silicon wafer 11 having a predetermined depth are etched through the mort etching E11. do. At this time, the mort etching (E11) is subjected to the slope etching with respect to the silicon wafer 11 at an angle of 45 ° ± 5 ° by dry etching, so that the crystal direction of the portion of the silicon wafer (11) subjected to the mort etching (E11) is ( 1, 1, 0). In addition, the depth h11 of the silicon wafer 11 slope-etched by the mort etching E11 is 5% to 10% of the depth of the target entire trench (h12 in FIG. 2C), and the mort etching is performed. Mort etching E11 is performed such that the width w11 of the silicon wafer 11 slope-etched by (E11) is 2% to 5% of the width of the entire trench to be formed (w12 in FIG. 2C). do.
그 다음 도 2c에 도시한 바와 같이, 재차 실리콘웨이퍼(11)를 소정 깊이로 모트 식각(E12)하여 실리콘웨이퍼(11)에 소자 분리 영역을 정의하기 위한 트렌치를 형성한다. 이때, 모트 식각(E12)은 건식 식각에 의해 80°±5°의 각도로 소정 깊이, 바람직하게는 0.5미크론() 내지 0.7미크론의 깊이까지 실리콘웨이퍼(11)에 대해 슬로프 식각을 실시한다. 그러면, 모트 식각(E12)에 의해 슬로프 식각된 실리콘웨이퍼(11) 부분의 결정 방향은 종래와 같이 (0, 1, 0)이 된다.Next, as shown in FIG. 2C, the silicon wafer 11 is mort-etched E12 to a predetermined depth to form a trench for defining device isolation regions in the silicon wafer 11. At this time, the mort etching (E12) is a predetermined depth, preferably 0.5 micron (by an angle of 80 ° ± 5 ° by dry etching) Slope etching is performed on the silicon wafer 11 to a depth of 0.7 microns). Then, the crystal direction of the portion of the silicon wafer 11 slope-etched by the mort etching E12 becomes (0, 1, 0) as in the prior art.
이후, 도 1c에 도시한 바와 같이, 실리콘웨이퍼(11)를 열산화하여 트렌치 내벽에 라이너 산화막(14)을 형성한 다음, 트렌치 내부에 절연막을 매입함으로써 반도체 소자 분리를 위한 얕은 트렌치를 완성한다. 이때, 트렌치 내벽에서 실리콘웨이퍼(11)의 결정 방향은, 트렌치 하부면(a11)에서는 (1, 0, 0), 측벽(a12)에서는 (0, 1, 0), 상부 에지(a13)에서는 (1, 1, 0)으로 되므로, 실리콘웨이퍼(11)의 열산화시 트렌치 내벽에서의 실리콘웨이퍼(11)의 결정 방향에 따라 성장되는 라이너 산화막(14)의 두께가 전체적으로 균일하게 된다.Thereafter, as illustrated in FIG. 1C, the silicon wafer 11 is thermally oxidized to form a liner oxide film 14 on the inner wall of the trench, and then a shallow trench for semiconductor device isolation is completed by embedding an insulating film in the trench. At this time, the crystal direction of the silicon wafer 11 in the trench inner wall is (1, 0, 0) in the trench lower surface a11, (0, 1, 0) in the sidewall a12, and ( 1, 1, 0, the thickness of the liner oxide film 14 grown along the crystal direction of the silicon wafer 11 at the inner wall of the trench during thermal oxidation of the silicon wafer 11 becomes uniform.
이와 같이 본 발명은 반도체 소자 분리를 위한 얕은 트렌치를 식각할 경우, 서로 다른 각도를 가진 2번의 모트 식각에 의해 트렌치 내벽의 실리콘웨이퍼가 3가지의 결정 방향을 갖도록 하여, 후속의 라이너 산화막 성장시 트렌치 내벽에 균일하게 성장되도록 하여 트렌치 상부 에지의 코너 라운딩 효과를 증대시킴으로써, 트렌치 상부 에지에서의 스트레스를 감소시켜 누설전류 발생을 방지하며, 전계 집중을 방지하여 반도체 소자의 신뢰성을 향상시킨다.As described above, when the shallow trench for semiconductor device isolation is etched, the silicon wafer on the inner wall of the trench has three crystal directions by two mort etching with different angles. By increasing the corner rounding effect of the trench upper edge by uniformly growing on the inner wall, the stress at the trench upper edge is reduced to prevent leakage current, and electric field concentration is prevented to improve the reliability of the semiconductor device.
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| KR20000056827A (en) | 2000-09-15 |
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