KR100306910B1 - Manufacturing Method for MOS Transistor - Google Patents
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Abstract
본 발명은 MOS 트랜지스터의 제조방법에 관한 것으로서, 제 1 도전형의 반도체 기판내에 제 2 도전형의 N- 영역을 이온 주입하는 공정과, 상기 기판내에 제 2 도전형의 N+ 영역을 이온 주입하는 공정과, 상기 기판상의 패터닝된 제 1 절연층을 마스크로 하여 등방성 에칭방법으로 상기 기판내에 상기 N- 영역 및 상기 N+ 영역을 노출시키는 트렌치를 형성하는 공정과, 상기 트렌치의 측벽에 제 2 절연층의 스페이서를 형성하는 공정과, 상기 트렌치의 하부에 게이트 산화막을 형성하는 공정과, 상기 트렌치의 내부에 게이트를 형성하는 공정을 구비한다. 따라서, 본 발명은 N- 영역과 폴리실리콘 게이트사이의 중첩(Overlap)을 없애 절환 속도를 감소시키는 커패시턴스의 생성을 제거하며, 유효 게이트 길이를 최대화하여 트랜지스터 동작시 게이트 전압에 의한 수직 전계 및 드레인 전압에 의한 수평 전계에 의한 핫 캐리어(Hot Carrier) 발생 현상을 제어할 수 있어 이에 따른 소자 특성의 열화 및 소자수명의 저하를 방지할 수 있는 잇점이 있다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a method for manufacturing a MOS transistor, comprising: ion implanting a second conductivity type N- region into a first conductivity type semiconductor substrate; And forming a trench in the substrate to expose the N- region and the N + region by an isotropic etching method using the patterned first insulating layer on the substrate as a mask, and forming a trench on the sidewall of the trench. Forming a spacer; forming a gate oxide film under the trench; and forming a gate inside the trench. Accordingly, the present invention eliminates the generation of capacitance that reduces the switching speed by eliminating the overlap between the N- region and the polysilicon gate, and maximizes the effective gate length so that the vertical field and drain voltage by the gate voltage during the transistor operation are maximized. Hot carriers due to the horizontal electric field can be controlled to prevent deterioration of device characteristics and deterioration of device life.
Description
본 발명은 MOS 트랜지스터 구조 및 그의 제조방법에 관한 것으로서, 특히, 개량된 LDD(Lightly Doped Drain)를 갖는 MOS 트랜지스터 구조에 관한 것이다.TECHNICAL FIELD The present invention relates to a MOS transistor structure and a method of manufacturing the same, and more particularly, to a MOS transistor structure having an improved lightly doped drain (LDD).
도 1a 내지 도 1i는 종래 기술에 따른 NMOS 트랜지스터의 제조공정 단면도이다.1A to 1I are cross-sectional views of a manufacturing process of an NMOS transistor according to the prior art.
도 1a를 참조하면, 집적회로 제조에 적합한 반도체 기판이 제공되며, 기판 (12)는 〈100〉방향을 갖으며, P 형 도펀트의 농도는 1016ions/㎤정도이다.Referring to Figure 1a, there is provided a semiconductor substrate suitable for integrated circuit fabrication, the substrate 12 has had a <100> direction, the concentration of P-type dopants is 10 16 ions / ㎤ degree.
도 1b를 참조하면, 게이트 산화막 14 가 기판의 상부 표면(Top Surface)에 열 산화방법으로 형성되며, 게이트 산화막 14 는 60 ~ 120 Å 의 두께를 갖는다.Referring to FIG. 1B, the gate oxide film 14 is formed on the top surface of the substrate by a thermal oxidation method, and the gate oxide film 14 has a thickness of 60 to 120 kPa.
도 1c를 참조하면, 폴리실리콘(Polysilicon) 층 16 이 LPCVD(Low Pressure Chemical Vapor Deposition, 이하 LPCVD 이라 칭함) 방법으로 게이트 산화막 14 의 상부 표면(Top Surface)에 증착형성되며, 폴리실리콘 층 16 은 2000 ~ 3000 Å 의 두께를 갖는다. 상기에서 폴리실리콘 층 16 은 인시튜(In-Situ)방법으로 인(Ph.)으로 도핑된다.Referring to FIG. 1C, a polysilicon layer 16 is deposited on the top surface of the gate oxide layer 14 by a low pressure chemical vapor deposition (LPCVD) method, and the polysilicon layer 16 is formed in 2000. It has a thickness of ~ 3000 Å. In the above, the polysilicon layer 16 is doped with phosphorus (Ph.) By an in-situ method.
도 1d를 참조하면, 폴리실리콘 층 16 이 리쏘그래피(Photolithography)방법과 이방성 건식 에칭(Anisotropic Dry Etch) 으로 패터닝을 한다. 서브 마이크론의 패터닝을 하기 위하여 수은 증기 램프를 사용하는 I-라인의 스테퍼 사진 기술이 바람직하다. 폴리실리콘 층 16 이 제거되는 영역에서 게이트 산화막 14 의 상부 (Upper Portion)가 제거되나, 게이트 산화막 14 의 하부 (Lower Portion)는 기판 (12)에 잔류하여 건식 에칭공정시 기판 12를 에칭되지 못하게 한다. 패턴된 폴리실리콘은Referring to FIG. 1D, polysilicon layer 16 is patterned by photolithography and anisotropic dry etching. I-line stepper photographic techniques using mercury vapor lamps for patterning submicrons are preferred. The upper portion of the gate oxide layer 14 is removed in the region where the polysilicon layer 16 is removed, but the lower portion of the gate oxide layer 14 remains on the substrate 12 to prevent the substrate 12 from being etched during the dry etching process. . Patterned polysilicon
2000 ~ 10,000 Å 의 폭(Width)을 갖는다.It has a width of 2000 to 10,000 Å.
도 1e를 참조하면, LDD(Lightly Doped Drain, 이하 LDD 이라 칭함) 영역 20A 와 20B 는 폴리실리콘 16을 이온주입 마스크로 사용하여 기판내로 이온주입된다. 그러므로 단지 게이트 산화막 14(폴리실리콘 16을 갖고 있지 않음)으로 덮어진 액티브 영역이 이온 주입된다. 기판 12로 향한 이온 빔은 1013atoms/㎠ 의 농도 및 20 ~ 80 KeV 의 에너지를 갖는 인 이온(P Ions)을 포함한다. 그 결과 LDD 영역 20A 와 20B 는 1017atoms/㎤ 정도의 도펀트 농도를 갖는 N 형으로 도핑되며, 100 ~ 300 Å 의 접합 깊이(Junction Depth)를 갖는다. LDD 영역 20A 와 20B 는 폴리실리콘 게이트에 자기 정렬하게 되며, 폴리실리콘 16의 폭(Width)은 채널 길이(Channel Length)를 규정하는데 중요한 역할을 하며, 폴리실리콘 16 과 LDD 영역 20A 와 20B 는 각각 MOSFET 의 게이트, 소스 및 드레인을 제조하는데 사용된다.Referring to FIG. 1E, LDD (Lightly Doped Drain) regions 20A and 20B are implanted into a substrate using polysilicon 16 as an ion implantation mask. Therefore, the active region covered with only the gate oxide film 14 (does not have polysilicon 16) is ion implanted. The ion beam directed to the substrate 12 contains phosphorus ions P Ions having a concentration of 10 13 atoms / cm 2 and an energy of 20 to 80 KeV. As a result, the LDD regions 20A and 20B are doped with an N type having a dopant concentration of about 10 17 atoms / cm 3 and have a junction depth of 100 to 300 kPa. LDD regions 20A and 20B are self-aligned to the polysilicon gate, and the width of polysilicon 16 plays an important role in defining the channel length. Used to fabricate gates, sources and drains.
이온 주입된 도펀트의 랜덤 스캐터링(Random Scattering) 은 폴리실리콘 16 밑에배치된 LDD 영역 20A 와 20B 의 작은 부분(Small Portion)을 가져오며, 래터럴 스트래글(Lateral Straggle)로 측정된다. 래터럴 스트래글(Lateral Straggle)은 중첩 거리(Overlap Distance) D1을 나타내며, 폴리실리콘 16의 좌단부(Left Edge)와 LDD 영역 20A 의 우단부(Right Edge)사이의 측방향 거리(Lateral Distance) 및 폴리실리콘 16의 우단부(Right Edge)와 LDD 영역 20B 의 좌단부(Left Edge)사이의 측방향 거리(Lateral Distance)를 표시한다. 래터럴 스트래글(Lateral Straggle)은 접합깊이의 약 60 % 이다. 영역 20A 와 20B 는 100 ~ 300 Å 의 접합깊이를 가지므로, 래터럴 스트래글(Lateral Straggle)(또는 거리 D1)은 약 60 ~ 180 Å 이다.Random scattering of the ion implanted dopant results in a small portion of LDD regions 20A and 20B disposed under polysilicon 16 and is measured in Lateral Straggle. Lateral Straggle represents Overlap Distance D1, and the Lateral Distance between the Left Edge of Polysilicon 16 and the Right Edge of LDD Area 20A and The lateral distance between the right edge of polysilicon 16 and the left edge of LDD region 20B is indicated. Lateral Straggle is about 60% of the joint depth. Regions 20A and 20B have a junction depth of 100 to 300 mm 3, so the Lateral Straggle (or distance D1) is about 60 to 180 mm 3.
도 1f를 참조하면, 산화막 22 가 기판 전체 표면에 증착된다. 산화막 22 는 온도 300 ~ 400℃에서 CVD 방법으로 증착되며, 6000 ~ 12,000 Å 의 두께를 갖는다.Referring to Fig. 1F, oxide film 22 is deposited on the entire surface of the substrate. The oxide film 22 is deposited by a CVD method at a temperature of 300 to 400 ° C. and has a thickness of 6000 to 12,000 GPa.
도 1g를 참조하면, 산화막 22를 RIE(Reactive Ion Etch)에칭하여 폴리실리콘 16의 반대 측벽(Opposing Sidewalls) 및 LDD 영역 20A 와 20B 내부 부분(Inner Portion)상에 각각 사이드 월 스페이서(Sidewall Spacers) 22A , 22B를 형성한다.Referring to FIG. 1G, the oxide layer 22 is etched to a reactive ion etching (RIE) to form opposing sidewalls of polysilicon 16 and sidewall spacers 22A on inner portions of LDD regions 20A and 20B, respectively. Form 22B.
상기에서 RIE 에칭으로 폴리실리콘 16 상부의 산화막 22를 제거하며, 폴리실리콘 16 과 스페이서 22A, 22B 바깥의 산화막 14, 22를 제거한다.The oxide layer 22 on the polysilicon 16 is removed by RIE etching, and the oxide layers 14 and 22 outside the polysilicon 16 and the spacers 22A and 22B are removed.
도 1h를 참조하면, 산화막 24 은 열산화공정으로 성장한 산화막으로 산화공정중에 스페이서 산화막을 조밀화(Densify)시킨다. 산화공정은 850 ~ 950℃ 의 온도에서 진행되며, 공정시간은 40~ 60 분 정도이다. 산화막 24 의 두께는 60 ~150 Å 이다. 덧붙여, 상대적으로 장시간의 고온은 LDD 영역 20A 와 20B를 드라이브-인 하여 영역 20A 와 20B를 수백 Å정도 측방향으로 확산시킨다. 중첩 거리 (OverlapDistance) D1은 상당히 커진 중첩 거리 D2 로 증가된다. 중첩 거리 D2 는, LDD 영역 20A이 확산된 후 폴리실리콘 16의 좌단부(Left Edge)와 확산된 LDD 영역 20A 의 우단부(Right Edge)사이의 측방향 거리(Lateral Distance)를 표시하며, LDD 영역 20B가 확산된 후 폴리실리콘 16의 우단부(Right Edge)와 확산된 LDD 영역 20B 의 좌단부(Left Edge)사이의 측방향 거리(Lateral Distance)를 표시한다.Referring to FIG. 1H, the oxide film 24 is an oxide film grown by a thermal oxidation process to densify the spacer oxide film during the oxidation process. The oxidation process is carried out at a temperature of 850 ~ 950 ℃, the process time is about 40 ~ 60 minutes. The thickness of the oxide film 24 is 60 to 150 kPa. In addition, relatively long periods of high temperature drive-in the LDD regions 20A and 20B to diffuse the regions 20A and 20B laterally by a few hundred microseconds. OverlapDistance D1 is increased to a significantly larger overlap distance D2. The overlap distance D2 indicates the lateral distance between the left edge of the polysilicon 16 and the right edge of the diffused LDD region 20A after the LDD region 20A is diffused, and the LDD region After 20B is diffused, the lateral distance between the right edge of the polysilicon 16 and the left edge of the diffused LDD region 20B is displayed.
산화막 24는 주로 기판 12 및 폴리실리콘 16 상에 형성되며, 노출된 표면에서 제한적인 실리콘의 공급으로 단지 무시할 정도의 산화막 24 이 스페이서 22A, 22B에 형성된다. 설명 편의성을 위하여 산화막 24 는 스페이서 22A, 22B상에 표시하지 않는다.The oxide film 24 is mainly formed on the substrate 12 and the polysilicon 16, and only a negligible oxide film 24 is formed on the spacers 22A and 22B by the limited supply of silicon on the exposed surface. For convenience of description, the oxide film 24 is not shown on the spacers 22A and 22B.
도 1i를 참조하면, 고농도로 도핑된 영역 26A 및 26B 는 폴리실리콘 16 및 스페이Referring to FIG. 1I, heavily doped regions 26A and 26B are polysilicon 16 and spade.
서 22A, 22B를 이온주입 마스크로 사용하여 기판내로 이온주입된다. 기판 12에서Then, 22A and 22B are implanted into the substrate using the ion implantation mask. On board 12
폴리실리콘 16 및 스페이서 22A, 22B 바깥의 산화막 24로 덮인 액티브 영역만이 이온주입된다. 1015atoms/㎠ 의 농도 및 20 ~ 80 KeV 의 에너지의 비소(As) 이온을 포함하는 이온 빔(Ion Beam)이 기판에 가해진다. 그 결과, 영역 26A 과 26B은 1020 Only the active region covered with the polysilicon 16 and the oxide film 24 outside the spacers 22A and 22B is ion implanted. An ion beam containing arsenic (As) ions having a concentration of 10 15 atoms / cm 2 and an energy of 20 to 80 KeV is applied to the substrate. As a result, areas 26A and 26B are 10 20.
~ 1021atoms/㎤ 정도의 N 형(N+)으로 도핑되며, 영역 26A 과 26B은 150O ~ 2500 Å의 접합 깊이를 갖는다. 고농도의 소스 및 드레인의 이온주입후, 영역 26A 과 26B를 활성화하기 위하여 어닐링 공정을 한다. 1000℃ , 10초의 RTA(Rapid Thermal Anneal)공정으로 이온 주입된 고농도의 도펀트를 활성화하며, 영역 20A, 20B, 26A, 및 26B 내의 이온주입된 도펀트를 기판내로 더 확산한다. 확산은 측면방향과 수직방향으로 양쪽 다 발생하나, RTA 의 짧은 공정시간으로 인하여 단지 10~ 50Å 정도의 미세 확산이 일어난다. 상기 방법으로 영역 26A, 26B 은 각각 영역 20A, 20B 과 합쳐지며, 그 결과 영역 20A 와 26A 는 소스를 형성하며, 영역 20B, 26B는 드레인을 형성한다.Doped with an N-type (N +) on the order of ~ 10 21 atoms / cm 3, and the regions 26A and 26B have a junction depth of 150O to 2500 Pa. After ion implantation of high concentration sources and drains, annealing is performed to activate regions 26A and 26B. A high concentration of dopant implanted with an RTA (Rapid Thermal Anneal) process at 1000 ° C. for 10 seconds is activated, and ion implanted dopants in regions 20A, 20B, 26A, and 26B are further diffused into the substrate. Diffusion occurs both in the lateral direction and in the vertical direction, but due to the short process time of the RTA, only 10 to 50 microseconds of fine diffusion occurs. In this manner, regions 26A and 26B merge with regions 20A and 20B, respectively, resulting in regions 20A and 26A forming a source and regions 20B and 26B forming a drain.
상술한 이온 주입을 사용하는 종래의 LDD 제조 방법은 저농도의 영역이 형성된 후, 고온 공정의 소스 및 드레인의 드라이브 인(Drive-In)으로 저농도 영역(Lightly Doped Region)이 게이트밑으로 측면방향으로 확산시키며, 그 결과 게이트 전극과 LDD 영역사이에 중첩을 증가시킨다. 소자동작중에 상기 중첩은 커패시턴스(Capacitance)를 증가시켜 절환속도(Switching Speed)를 감소시키는 등의 문제점이 있었다.In the conventional LDD manufacturing method using the above-described ion implantation, after the low concentration region is formed, the lightly doped region diffuses laterally under the gate by the drive-in of the source and the drain of the high temperature process. As a result, the overlap between the gate electrode and the LDD region is increased. The overlap during operation of the device has a problem such as reducing the switching speed by increasing the capacitance (Capacitance).
따라서, 본 발명의 목적은 개량된 LDD MOS 트랜지스터 구조를 제공함에 있다.Accordingly, it is an object of the present invention to provide an improved LDD MOS transistor structure.
상기 목적을 달성하기 위한 본 발명에 따른 MOS 트랜지스터 구조는 트렌치가 형성된 기판과, 상기 트렌치의 하부에 형성된 게이트 산화막과, 상기 기판의 주표면밑에 형성되며 상부는 N+ 영역이며 동시에 하부는 N-영역인 소스 및 드레인 영역과, 상기 트렌치 및 상기 기판상의 패터닝된 절연층의 측벽에 형성된 스페이서와, 상기 스페이서와 접하면서 상기 트렌치내에 형성된 게이트 전극을 구비한다.The MOS transistor structure according to the present invention for achieving the above object is a substrate formed with a trench, a gate oxide film formed below the trench, and formed under the main surface of the substrate, the upper portion is an N + region and the lower portion is an N- region. Source and drain regions, spacers formed on sidewalls of the trench and the patterned insulating layer on the substrate, and gate electrodes formed in the trench while contacting the spacers.
그리고 본 발명의 다른 목적은 개량된 LDD MOS 트랜지스터 제조방법을 제공함에 있다.Another object of the present invention is to provide an improved LDD MOS transistor manufacturing method.
상기 다른 목적을 달성하기 위한 본 발명에 따른 MOS 트랜지스터 제조방법은 제 1도전형의 반도체 기판내에 제 2 도전형의 N- 영역을 이온 주입하는 공정과, 상기 기판내에 제 2 도전형의 N+ 영역을 이온 주입하는 공정과, 상기 기판상의 패터닝된 제 1 절연층을 마스크로 하여 등방성 에칭방법으로 상기 기판내에 상기 N- 영역 및 상기 N+ 영역을 노출시키는 트렌치를 형성하는 공정과, 상기 트렌치의 측벽에 제 2 절연층의 스페이서를 형성하는 공정과, 상기 트렌치의 하부에 게이트 산화막을 형성하는 공정과, 상기 트렌치의 내부에 게이트를 형성하는 공정을 구비한다.According to another aspect of the present invention, there is provided a method of fabricating a MOS transistor according to an embodiment of the present invention. Forming a trench in the substrate to expose the N- region and the N + region by an ion implantation process, an isotropic etching method using the patterned first insulating layer on the substrate as a mask, and forming a trench on the sidewall of the trench; A process of forming a spacer of an insulating layer, a process of forming a gate oxide film under the trench, and a process of forming a gate inside the trench.
도 1a 내지 도 1i는 종래 기술에 따른 NMOS 트랜지스터의 제조공정 단면도이다.1A to 1I are cross-sectional views of a manufacturing process of an NMOS transistor according to the prior art.
도 2a 내지 도 2f는 본 발명에 따른 NMOS 트랜지스터의 제조공정 단면도이다.2A to 2F are cross-sectional views of a manufacturing process of an NMOS transistor according to the present invention.
이하, 첨부한 도면을 참조하여 본 발명을 상세히 설명한다.Hereinafter, the present invention will be described in detail with reference to the accompanying drawings.
도 2a 내지 도 2f는 본 발명에 따른 NMOS 트랜지스터의 제조공정 단면도이다.2A to 2F are cross-sectional views of a manufacturing process of an NMOS transistor according to the present invention.
도 2a를 참조하면, 스타팅 재료(Starting Material)로 〈100〉방향을 갖으며, P 형 도펀트의 농도는 1016ions/㎤정도인 기판(112)의 액티브 영역내에 저농도(Lightly Doped)N- 영역 (120) 과 고농도(Heavily Doped) N+ 영역 (126)을 형성한다.Referring to FIG. 2A, a lightly doped N-region in an active region of the substrate 112 having a <100> direction as a starting material and having a concentration of P-type dopant is about 10 16 ions / cm 3. And 120 form a heavily doped N + region 126.
상기에서 N- 영역 (120)의 접합 깊이는 N+ 영역 (126)의 접합깊이보다 크다. N- 영역 (120)은 인(Ph.) 이온 주입으로 형성되며, N+ 영역 (126)은 비소 (As)이온 주입으로 형성된다.In the above, the junction depth of the N− region 120 is greater than the junction depth of the N + region 126. N- region 120 is formed by phosphorus (Ph.) Ion implantation, and N + region 126 is formed by arsenic (As) ion implantation.
도 2b를 참조하면, 절연막(Insulation Layer)(130)을 기판전체 표면에 증착한 후 사진 및 에칭방법으로 게이트 형성 영역을 정의한다.Referring to FIG. 2B, a gate formation region is defined by depositing an insulation layer 130 on the entire surface of the substrate and then photographing and etching.
상기에서 게이트 형성 영역은 실리콘 산화막(SiO2) 또는 실리콘질화막 (Si3N4)으로 이루어진 절연막(Insulation Layer)(130A)(130B)이 제거된 기판(112)의실리콘(Silicon)이 노출된 영역이다.The gate formation region is a region where silicon is exposed on the substrate 112 from which an insulation layer 130A or 130B formed of a silicon oxide film SiO 2 or a silicon nitride film Si 3 N 4 is removed. to be.
도 2c를 참조하면, 등방성 실리콘(Silicon) 에칭(Isotropic Etching)방법으로 기판(112)내에 트렌치(141)를 형성한다.Referring to FIG. 2C, the trench 141 is formed in the substrate 112 by an isotropic silicon etching method.
상기에서 트렌치(141)의 깊이는 2000Å ~ 7000Å의 깊이를 갖으며, N- 영역 (120A)(120B)의 접합깊이보다는 조금 더 큰 값을 갖으며, 트렌치 식각으로 트렌치(141)의 하부는 P 형 도펀트의 농도가 1016ions/㎤ 인 기판(112)을 대면하고(Face)있다.The depth of the trench 141 has a depth of 2000 Å to 7000 ,, and is slightly larger than the junction depth of the N-regions 120A and 120B, and the lower portion of the trench 141 is formed by trench etching. The substrate 112 having a concentration of 10 16 ions / cm 3 is faced.
도 2d를 참조하면, CVD방법으로 트렌치(141)의 표면 및 기판위에 실리콘 산화막(SiO2) 또는 실리콘질화막 (Si3N4)으로 이루어진 절연층, 바람직하게는 실리콘질화막 (Si3N4)의 절연층을 증착한다. 절연층은 RIE방법으로 에치-백 하여 트렌치(141)의 측벽에 절연층 사이드 월 스페이서(Sidewall Spacer)(145)를 남겨둔다. 이어서 실리콘 산화막(SiO2)의 게이트 산화막(144)이 트렌치(141)의 하부에 열산화방법 또는 CVD 방법으로 형성된다. 그리고 소스 및 드레인간의 펀치스루(Punch Through) 현상을 방지하기 위하여, 또한 문턱전압(Threshold Voltage)조절을 위하여 각각 트렌치 하부에 이온주입방법으로 형성한다(도시 안 함).Referring to FIG. 2D, an insulating layer made of a silicon oxide film (SiO 2 ) or a silicon nitride film (Si 3 N 4 ), preferably a silicon nitride film (Si 3 N 4 ), is formed on a surface of the trench 141 and a substrate by a CVD method. Deposit an insulating layer. The insulating layer is etched back using the RIE method to leave the insulating layer sidewall spacers 145 on the sidewalls of the trench 141. Subsequently, a gate oxide film 144 of the silicon oxide film SiO 2 is formed under the trench 141 by a thermal oxidation method or a CVD method. In addition, in order to prevent a punch through phenomenon between the source and the drain, and to adjust the threshold voltage, the ion implantation method is formed in the lower portion of the trench (not shown).
상기에서 절연층 사이드 월 스페이서(145)의 하부(Bottom)가 트렌치(141)의 에지(Edge)부분에 위치하게끔 한다. CVD 방법으로 증착된 게이트 산화막(144)은 절연층 사이드 월 스페이서(145) 및 절연막(130A)(130B)상에 형성되나, 설명의 편의성을 위하여 도시하지 않는다.The bottom of the insulating layer side wall spacer 145 is positioned at the edge of the trench 141. The gate oxide film 144 deposited by the CVD method is formed on the insulating layer sidewall spacer 145 and the insulating films 130A and 130B, but is not shown for convenience of description.
도 2e를 참조하면, 트렌치(141)를 충진하기 위하여 폴리실리콘 또는 텅스텐, 티타늄, 탄탈륨 등의 전이금속(Transition Metals) 또는 텅스텐 실리사이드, 티타늄 실리사이드, 코발트 실리사이드, 몰리브데늄 실리사이드, 탄탈륨 실리사이드 등의 실리사이드 (Silicide) 으로 이루어지는 전도층(148)이 게이트 산화막 (144), 절연층 사이드 월 스페이서(145) 및 절연막(130A)(130B)상에 형성된다.Referring to FIG. 2E, in order to fill the trench 141, polysilicon or silicides such as transition metals such as tungsten, titanium, and tantalum, or tungsten silicide, titanium silicide, cobalt silicide, molybdenum silicide, and tantalum silicide A conductive layer 148 made of (Silicide) is formed on the gate oxide film 144, the insulating layer sidewall spacer 145, and the insulating films 130A and 130B.
도 2f를 참조하면, 전도층(148)의 상부 (Top Portion)를 CMP(Chemical Mechanical Polishing)방법으로 제거하여 절연막(130A)(130B)을 노출시킨다. 트렌치(141)내에 남아있는 전도층의 잔류부분(148)이 게이트(Gate)층(148a)을 형성한다. 이후 열처리 공정으로 N- 영역 (120A)(120B)의 도펀트를 활성화하여 수직방향 및 측면방향으로 어느정도의 확산을 가져오나, 게이트 산화막(144)의 밑(Beneath)으로까지 이동하지는 않는다. 상기 방법으로 영역(126A), (126B)는 각각 영역(120A),(120B)와 합쳐지며, 그 결과 영역 (120A) 와 (126A)는 소스를 형성하며, 영역 (120B),(126B)는 드레인을 형성한다.Referring to FIG. 2F, the top portion of the conductive layer 148 is removed by a chemical mechanical polishing (CMP) method to expose the insulating layers 130A and 130B. The remaining portion 148 of the conductive layer remaining in the trench 141 forms a gate layer 148a. Subsequently, the heat treatment process activates the dopants in the N-regions 120A and 120B to produce some diffusion in the vertical and lateral directions, but does not move to the bottom of the gate oxide layer 144. In this way, regions 126A and 126B merge with regions 120A and 120B, respectively, resulting in regions 120A and 126A forming a source, and regions 120B and 126B Form a drain.
상술한 바와 같이 본 발명에 따른 MOS 트랜지스터 제조방법은 제 1 도전형의 반도체 기판내에 제 2 도전형의 N- 영역을 이온 주입하며, 상기 기판내에 제 2 도전형의 N+ 영역을 이온 주입하며, 상기 기판상의 패터닝된 제 1 절연층을 마스크로 하여 등방성 에칭방법으로 상기 기판내에 상기 N- 영역 및 상기 N+ 영역을 노출시키는 트렌치를 형성하며, 상기 트렌치의 측벽에 제 2 절연층의 스페이서를 형성하며, 상기 트렌치의 하부에 게이트 산화막을 형성하며, 상기 트렌치의 내부에 게이트를 형성한다.As described above, the MOS transistor manufacturing method according to the present invention ion implants a second conductive type N- region into a first conductive semiconductor substrate, ion implants a second conductive type N + region into the substrate, Forming a trench in the substrate to expose the N- region and the N + region by an isotropic etching method using the patterned first insulating layer on the substrate as a mask, and forming a spacer of the second insulating layer on the sidewall of the trench, A gate oxide film is formed below the trench, and a gate is formed inside the trench.
따라서, 본 발명은 N- 영역과 폴리실리콘 게이트사이의 중첩(Overlap)을 없애Accordingly, the present invention eliminates overlap between the N- region and the polysilicon gate.
절환 속도를 감소시키는 커패시턴스의 생성을 제거하며, 유효 게이트 길이를 최Eliminates the creation of capacitances that reduce the switching speed and minimize the effective gate length
대화하여 트랜지스터 동작시 게이트 전압에 의한 수직 전계 및 드레인 전압에Talk to the vertical field and drain voltage
의한 수평 전계에 의한 핫 캐리어(Hot Carrier) 발생 현상을 제어할 수 있어 이It is possible to control the phenomenon of hot carriers caused by the horizontal electric field
에 따른 소자 특성의 열화 및 소자수명의 저하를 방지할 수 있는 잇점이 있다.There is an advantage that can be prevented deterioration of device characteristics and reduction of device life.
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