KR100306133B1 - Multiple-line grid array package - Google Patents
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Abstract
본 발명은 개선된 구조의 멀티플 라인 그리드를 갖는 멀티플 라인 그리드 어레이 패키지를 개시한다.The present invention discloses a multiple line grid array package having multiple line grids of improved structure.
본 발명은 멀티플 라인 그리드는 패키지 몸체와 같은 크기로 형성되며, 입출력 노드와 일대일 대응하는 위치에 구멍이 형성되며, 구멍에 도전물질이 충진 및 도포되어 단위 리드를 형성하여 입출력 노드에 솔더링 되는 것을 특징으로 한다.The present invention is characterized in that the multiple line grid is formed in the same size as the package body, a hole is formed at a position corresponding to the I / O node one-to-one, and a conductive material is filled and applied in the hole to form a unit lead and soldered to the I / O node. It is done.
본 발명에 따르면, 일체형 멀티플 라인 그리드를 이용해 입출력 노드가 배열된 패키지 몸체 위에 솔더링함으로써 공정을 단순화할 수 있으며, 멀티플 라인 그리드의 탑재 정확도 및 편평도를 향상시켜 열적 특성 및 전기적 특성을 향상시킬 수 있는 효과를 얻을 수 있다.According to the present invention, the process can be simplified by soldering on the package body in which the input / output nodes are arranged using the integrated multiple line grid, and the thermal and electrical properties can be improved by improving the mounting accuracy and flatness of the multiple line grid. Can be obtained.
Description
본 발명은 멀티플 라인 그리드 어레이 패키지에 관한 것으로, 더욱 상세하게는 기판에 단위 리드가 일체로 형성된 멀티플 라인 그리드를 이용해 패키지 몸체 위에 솔더링하는 멀티플 라인 그리드 어레이 패키지에 관한 것이다.The present invention relates to a multiple line grid array package, and more particularly, to a multiple line grid array package soldered onto a package body using a multiple line grid in which unit leads are integrally formed on a substrate.
멀티미디어 사회를 맞이하는데 있어서 차세대의 민수, 산업 전자기기에 대한 소형 경량화나 고기능화의 요구는 점점 엄격해지고, 상품의 차별화를 꾀하는데 있어서 지금보다 패키지와 그 실장기술이 차지하는 역할은 커지고 있다. 최신의 고밀도 실장기술은 SMT(Surface Mount Technology)의 진전으로, 현재 QFP(Quad Flat Package)로 대표되는 주변 리드 실장형 패키지가 시장의 대부분을 차지하고 있다. 그러나, 다핀화나 고밀도 실장화의 요구에 대응하기 위해 더욱 파인피치화를 진행시켜 0.4mm 미만에 달하면 종래의 일괄 플로 방식을 적용하는 것은 어렵고, 개별의 설비도입이 필요하게 된다. 그래서, 최근에는 궁극적인 실장 방식으로, 베어 칩을 직접 기판에 접속하는 플립 칩 실장기술이 각 방면에서 검토되고, 일부는 실용화되고 있으나 여러 가지 문제들로 인해 광범위한 보급에는 이르지 못하고 있다. 대신에 최근 주목받고 있는 것이 BGA(Ball Grid Array)로 대표되는 면격자 단자형 패키지의 대두로 피치가 1.5∼1.27mm의 파인 피치화를 진행함으로써, 패키지 크기의 소형화를 실현하고 있다.In order to meet the multimedia society, the demand for miniaturization and high functionalization of the next generation of civilian and industrial electronic devices becomes more and more strict, and the role of the package and its mounting technology is becoming greater than it is now to differentiate products. The latest high-density mounting technology is the advancement of Surface Mount Technology (SMT), with peripheral lead-mount packages now represented by Quad Flat Packages (QFPs) occupying most of the market. However, in order to meet the demand for multi-pinning or high-density mounting, if the fine pitch is further advanced to less than 0.4 mm, it is difficult to apply the conventional batch flow method, and individual equipment introduction is required. Therefore, in recent years, flip chip mounting technology for directly connecting a bare chip directly to a substrate has been examined in each aspect as an ultimate mounting method, and some of them have been put into practical use, but are not widely used due to various problems. Instead, attention has recently been made to achieve a fine pitch with a pitch of 1.5 to 1.27 mm in the face of a grid-type terminal package represented by a ball grid array (BGA), thereby realizing a smaller package size.
이런 추세에 따라 본 출원인은 '멀티플 라인 그리드 어레이 패키지 및 그의 제조방법'이라는 명칭으로 국내에 1997년 4월 26일자로 특허출원하였다.(특허출원번호 제97-15770호) 여기서 '멀티플 라인 그리드 어레이 패키지'라는 용어는 BGA 실장방법의 변형된 방식으로, 하나의 그리드에 다수개의 입출력 노드가 접속될 수있도록 함으로써 그리드 수를 감소시킴과 아울러 패키지의 사이즈를 감소시킨 반도체 패키지를 의미한다. 도 1은 선출원된 종래의 멀티플 라인 그리드 어레이 패키지의 일예를 개략적으로 나타낸 사시도이다.In accordance with this trend, the present applicant filed a patent on April 26, 1997 in Korea under the name of 'multiple line grid array package and manufacturing method thereof' (Patent Application No. 97-15770). The term 'package' refers to a semiconductor package in which a plurality of input / output nodes can be connected to a grid, thereby reducing the number of grids and reducing the size of the package in a modified manner of the BGA implementation method. 1 is a perspective view schematically showing an example of a conventional multiple-line grid array package that is pre- filed.
도시된 바와 같이, 멀티플 라인 그리드 어레이 패키지는 패키지 몸체(10a, 10b, 10c, 10d)와, 이 패키지 몸체(10)의 입출력 노드(12)와 솔더링되는 멀티플 라인 그리드(14)를 포함한다. 패키지 몸체(10) 내부에는 반도체 칩(13)이 내장되며, 반도체 칩(13)의 가장자리에 배열된 패드(미도시됨)와 전기적으로 연결되는 전극라인(11)이 형성되며, 이들 전극라인(11)의 끝단은 패키지 몸체(10)의 상부에 배열되어 입출력 노드(12)를 형성한다.As shown, the multiple line grid array package includes a package body 10a, 10b, 10c, 10d and a multiple line grid 14 soldered to the input / output nodes 12 of the package body 10. The semiconductor body 13 is embedded in the package body 10, and electrode lines 11 are formed to be electrically connected to pads (not shown) arranged at edges of the semiconductor chip 13. The end of 11 is arranged on top of the package body 10 to form the input / output node 12.
입출력 노드(12) 위에는 멀티플 라인 그리드(14)가 솔더링에 의해 접속된다. 첨부된 도면에서 단위 멀티플 라인 그리드(14)는 복수의 입출력 노드(12a∼12h)에 각각 대응할 수 있도록 기둥 형상의 외주면에 다수개의 분할홈(15a∼15d)이 형성되며, 이 분할홈(15)의 외주면에는 도전막(16a∼16h)이 도포된다. 도전막(16a)은 하나의 입출력 노드(12a)에 접속되는 하나의 리드가 된다. 따라서, 단위 멀티플 라인 그리드(14)는 분할홈(15)의 형성 개수에 따라 복수개의 단위 리드를 가지므로 복수개의 입출력 노드(12)와의 접속이 가능하다. 첨부도면에서는 단위 멀티플 라인 그리드(14)는 8개의 도전막(16a∼16h)을 가지며, 8개의 입출력 노드(12a∼12h)를 한 묶음으로하여 접속된다. 따라서, 패키지 몸체(10)의 상부에 솔더링되는 단위 그리드(14)의 개수를 1/8로 축소할 수 있으며, 패키지의 면적을 그만큼 축소할 수 있는 잇점이 있다.Multiple line grids 14 are connected to the input / output nodes 12 by soldering. In the accompanying drawings, the unit multiple line grid 14 has a plurality of dividing grooves 15a to 15d formed on the outer circumferential surface of the column shape so as to correspond to the plurality of input / output nodes 12a to 12h, respectively. Conductive films 16a to 16h are coated on the outer circumferential surface of the substrate. The conductive film 16a becomes one lead connected to one input / output node 12a. Therefore, since the unit multiple line grid 14 has a plurality of unit leads according to the number of formations of the division grooves 15, the unit multiple line grid 14 may be connected to the plurality of input / output nodes 12. In the accompanying drawings, the unit multiple line grid 14 has eight conductive films 16a to 16h, and is connected to a group of eight input / output nodes 12a to 12h. Therefore, the number of unit grids 14 soldered on the upper portion of the package body 10 can be reduced to 1/8, and the area of the package can be reduced by that amount.
그런데 이와 같은 종래의 멀티플 라인 그리드 어레이 패키지에 적용된 멀티플 라인 그리드는 최소한 수십개의 단위 멀티플 라인 그리드(14)를 개별적으로 패키지 몸체(10)에 솔더링해야 하는 공정상의 어려움이 있었다. 이와 같은 공정상의 어려움으로 인해 단위 멀티플 라인 그리드(14)의 위치를 정확하게 제어하기가 어렵고, 단위 멀티플 라인 그리드(14)간의 편평도를 제어하기가 어려우며, 멀티플 라인 그리드(14)와 패키지 몸체(10)의 간격을 제어하기가 어렵다.However, the multiple line grid applied to the conventional multiple line grid array package has a process difficulty of soldering at least several tens of unit multiple line grids 14 to the package body 10 individually. Due to such a process difficulty, it is difficult to accurately control the position of the unit multiple line grid 14, it is difficult to control the flatness between the unit multiple line grid 14, the multiple line grid 14 and the package body 10 It is difficult to control the spacing.
따라서 본 발명은 이와같은 종래의 문제점을 해결하기 위한 것으로, 입출력 노드가 배열된 패키지 몸체 위에 멀티플 라인 그리드의 솔더링 공정을 단순화하여 멀티플 라인 그리드의 탑재 정확도 및 편평도를 향상시켜 열적 특성 및 전기적 특성을 향상시킬 수 있는 멀티플 라인 그리드 어레이 패키지의 멀티플 라인 그리드를 제공하는데 그 목적이 있다.Accordingly, the present invention is to solve such a conventional problem, by simplifying the soldering process of the multiple line grid on the package body in which the input and output nodes are arranged to improve the mounting accuracy and flatness of the multiple line grid to improve the thermal characteristics and electrical characteristics Its purpose is to provide multiple line grids of multiple line grid array packages.
이와 같은 목적을 실현하기 위한 본 발명은 그 내부에 반도체 칩이 내장되며, 그 상면에 다수의 입출력 노드가 배열된 패키지 몸체와; 패키지 몸체의 입출력 노드와 솔더링되는 멀티플 라인 그리드를 포함하는 멀티플 라인 그리드 어레이 패키지에 있어서, 멀티플 라인 그리드는 패키지 몸체와 같은 크기로 비전도성 재질의 기판이 형성되며, 입출력 노드와 일대일 대응하는 위치에 구멍이 형성되며, 구멍에 도전물질이 충진 및 도포되어 단위 리드를 형성하여 입출력 노드에 솔더링되는 것을 특징으로 한다.The present invention for realizing the above object is a semiconductor chip embedded therein, a package body having a plurality of input and output nodes arranged on the upper surface; In a multiple line grid array package including multiple line grids soldered to the input / output nodes of the package body, the multiple line grids are formed of a substrate of non-conductive material in the same size as the package body, and have holes in one-to-one correspondence with the input / output nodes. It is formed, the conductive material is filled and applied to the hole to form a unit lead, characterized in that the soldering to the input and output nodes.
본 발명의 목적과 여러 가지 장점은 이 기술 분야에 숙련된 사람들에 의해첨부된 도면을 참조하여 아래에 기술되는 발명의 바람직한 실시예로부터 더욱 명확하게 될 것이다.The objects and various advantages of the present invention will become more apparent from the preferred embodiments of the invention described below with reference to the accompanying drawings by those skilled in the art.
도 1은 선출원된 종래의 멀티플 라인 그리드 어레이 패키지의 일예를 도시한 사시도,1 is a perspective view showing an example of a conventional multiple line grid array package pre- filed;
도 2는 본 발명에 따른 멀티플 라인 그리드 어레이 패키지의 일예를 도시한 분해 사시도,2 is an exploded perspective view illustrating an example of a multiple line grid array package according to the present invention;
도 3은 도 2의 A-A'선 단면도,3 is a cross-sectional view taken along line AA ′ of FIG. 2;
도 4는 본 발명에 따른 일체형 멀티플 라인 그리드의 솔더링 공정을 도시한 개략도.4 is a schematic diagram illustrating a soldering process of an integrated multiple line grid according to the present invention.
<도면의 주요부분에 대한 부호의 설명><Description of the symbols for the main parts of the drawings>
10 : 패키지 몸체 11 : 전극라인10: package body 11: electrode line
12 : 입출력 노드 13 : 반도체 칩12 input / output node 13 semiconductor chip
20 : 일체형 멀티플 라인 그리드 21 : 구멍20: integral multiple line grid 21: hole
22 : 단위 리드 23 : 기판22: unit lead 23: substrate
24 : 납 범프 30 : 간격 유지 지그(Jig)24: Lead Bump 30: Spacing Jig
이하, 첨부된 도면을 참조하여 본 발명에 따른 멀티플 라인 그리드 어레이 패키지의 일실시예를 상세하게 설명한다.Hereinafter, an embodiment of a multiple line grid array package according to the present invention will be described in detail with reference to the accompanying drawings.
도 2는 본 발명에 따른 일체형 멀티플 라인 그리드가 분리 도시된 멀티플 라인 그리드 어레이 패키지의 일예를 나타낸 분해 사시도이며, 도 3은 도 2의 A-A'선 단면도이다. 한편, 종래와 동일한 구성을 갖는 부재에 대해서는 동일한 도면부호를 붙여 설명한다.FIG. 2 is an exploded perspective view illustrating an example of a multiple line grid array package in which an integrated multiple line grid according to the present invention is separated, and FIG. 3 is a cross-sectional view taken along line AA ′ of FIG. 2. In addition, the member which has the same structure as before is demonstrated with the same code | symbol.
도시된 바와 같이, 일체형 멀티플 라인 그리드 어레이 패키지는 패키지 몸체(10)와, 이 패키지 몸체(10)의 입출력 노드(12)와 솔더링되는 멀티플 라인 그리드(20)를 포함하며, 본 발명에 따른 특징은 멀티플 라인 그리드(20)의 구성에 있으며, 패키지 몸체(10)는 종래와 동일하다.As shown, the integrated multiple line grid array package includes a package body 10 and a multiple line grid 20 soldered to the input and output nodes 12 of the package body 10, a feature according to the invention In the configuration of the multiple line grid 20, the package body 10 is the same as in the prior art.
즉, 패키지 몸체(10) 내부에는 반도체 칩(13)이 내장되며, 반도체 칩(13)의 가장자리에 배열된 패드(미도시됨)와 전기적으로 연결되는 전극라인(11)이 형성되며, 이들 전극라인(11)의 끝단은 패키지 몸체(10)의 상부에 배열되어 입출력 노드(12)를 형성한다. 입출력 노드(12) 위에는 멀티플 라인 그리드(20)가 솔더링에 의해 접속된다.That is, the semiconductor chip 13 is embedded in the package body 10, and electrode lines 11 electrically connected to pads (not shown) arranged at the edge of the semiconductor chip 13 are formed. The end of the line 11 is arranged on top of the package body 10 to form the input / output node 12. Multiple line grids 20 are connected to the input / output nodes 12 by soldering.
본 발명에 따르면, 멀티플 라인 그리드(20)는 세라믹 등과 같은 비전도성 재질로 된 기판(23)이 패키지 몸체(10)와 같은 크기로 형성된다. 종래의 멀티플 라인 그리드는 복수의 입출력 노드(12)(첨부도면 도 1에서는 8개)에 대응할 수 있는 단위 멀티플 라인 그리드가 분할되어 있는 반면에, 본 발명의 멀티플 라인 그리드(20)는 모든 입출력 노드(12)에 대응할 수 있도록 일체형으로 형성된다. 이를 위해 멀티플 라인 그리드(20)의 기판에는 입출력 노드(12)의 배열 형태에 상응하는 구멍(21)이 형성되어 일대일 대응한다. 구멍(21)에는 도전물질이 충진 및 도포되어 입출력 노드(12)를 외부 전원과 전기적으로 접속시키는 단위 리드(22)가 형성된다. 이와 같은 단위 리드(22)는 납 범프(24)를 이용해 입출력 노드(12)에 솔더링된다.According to the present invention, the multiple line grid 20 is formed of a substrate 23 made of a non-conductive material such as ceramic and the like having the same size as the package body 10. In the conventional multiple line grid, a unit multiple line grid that can correspond to a plurality of input / output nodes 12 (8 in FIG. 1) is divided, whereas the multiple line grid 20 of the present invention has all the input / output nodes. It is integrally formed so as to correspond to (12). To this end, holes 21 corresponding to the arrangement of the input / output nodes 12 are formed in the substrate of the multiple line grid 20 to correspond one-to-one. The hole 21 is filled with a conductive material to form a unit lead 22 for electrically connecting the input / output node 12 to an external power source. The unit leads 22 are soldered to the input / output node 12 using the lead bumps 24.
이와 같이 리드가 일체로 형성된 멀티플 라인 그리드(20)는 솔더링 공정시 기존의 분할형 멀티플 라인 그리드에 비해 많은 잇점이 있다.As such, the multiple line grid 20 in which leads are integrally formed has many advantages in comparison with the conventional split type multiple line grid in the soldering process.
첫째, 기존의 분할형 멀티플 라인 그리드는 단위 멀티플 라인 그리드마다 입출력 노드(12)와 일치시키는 정렬 공정을 반복한 후 솔더링 공정을 해야 하는 것임에 반해, 본 발명에 따른 일체형 멀티플 라인 그리드(20)는 한 번의 정렬 공정을 통해 위치를 정확하게 제어함으로써 단위 리드와 단위 입출력 노드(12)들을 일치시켜 솔더링시킬 수 있어 멀티플 라인 그리드(20)의 위치를 정확하게 제어하기 용이하다.First, in contrast to the conventional split type multiple line grid, a soldering process is required after repeating an alignment process matching the input / output node 12 for each unit multiple line grid. By precisely controlling the position through a single alignment process, the unit leads and the unit input / output nodes 12 may be matched and soldered, thereby easily controlling the position of the multiple line grid 20.
둘째, 기존의 분할형 멀티플 라인 그리드는 단위 멀티플 라인 그리드마다 개별로 솔더링되므로 전체적인 멀티플 라인 그리드의 편평도를 유지하기 어려운 반면에, 본 발명에 따른 일체형 멀티플 라인 그리드(20)는 전체가 연결된 상태에서 동시에 솔더링되므로 전체적인 편평도를 유지할 수 있다.Second, since the conventional split multiple line grid is soldered individually to each unit multiple line grid, it is difficult to maintain the flatness of the entire multiple line grid, while the integrated multiple line grid 20 according to the present invention is simultaneously connected in a state where the whole is connected. Soldering maintains overall flatness.
셋째, 본 발명에 따른 일체형 멀티플 라인 그리드(20)는 도 4에 도시된 바와 같이, 간격유지 지그(Jig;30) 등을 이용해 솔더링 공정시 패키지 몸체(10)와의 간격을 유지할 수 있다.Third, as shown in FIG. 4, the integrated multiple-line grid 20 according to the present invention may maintain a gap with the package body 10 during the soldering process using a gap maintaining jig 30 or the like.
이상, 상기 내용은 본 발명의 바람직한 일실시예를 단지 예시한 것으로 본 발명의 당업자는 본 발명의 요지를 변경시키지 않고 본 발명에 대한 수정 및 변경을 가할 수 있음을 인지해야 한다.In the above description, it should be understood that those skilled in the art can make modifications and changes to the present invention without changing the gist of the present invention as merely illustrative of a preferred embodiment of the present invention.
상술한 바와 같이 본 발명에 따르면, 일체형 멀티플 라인 그리드를 이용해 입출력 노드가 배열된 패키지 몸체 위에 솔더링함으로써 공정을 단순화할 수 있으며, 멀티플 라인 그리드의 탑재 정확도 및 편평도를 향상시켜 열적 특성 및 전기적 특성을 향상시킬 수 있는 효과를 얻을 수 있다.As described above, according to the present invention, the process can be simplified by soldering on the package body in which the input / output nodes are arranged using the integrated multiple line grid, and the thermal and electrical characteristics are improved by improving the mounting accuracy and flatness of the multiple line grid. You can get the effect.
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