KR100305718B1 - Glitch elimination circuit of input / output buffer - Google Patents
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Abstract
본 발명은 입/출력 버퍼의 글리치 제거회로에 관한 것으로, 특히 입력 패드 및 내부 회로로부터 입력된 신호에 응답하여 해당 데이터 값을 발생하는 버퍼와, 버퍼의 출력에 연결되어 정상 신호의 반주기보다 작은 펄스 폭을 가지는 신호가 입력될 경우 이를 제거하며 기준 레벨 범위보다 높거나 낮은 신호를 기준 레벨로 유지하므로, 정상 신호에 해당하는 데이터만 전송하는 글리치 제거부와, 글리치 제거부로부터 전송된 데이터를 안정화된 레벨로 유지하여 내부 회로의 입력단자 및 출력 패드에 출력하는 출력부를 구비한다. 따라서, 본 발명에 의하면, 입/출력 버퍼를 구비하는 반도체 회로의 경우에 버퍼를 통해 출력된 신호가 기준 전압 레벨보다 낮거나 높을 경우 이를 적정 전압 레벨로 유지하며, 글리치가 실린 신호를 선택적으로 제거하고 정상의 데이터만을 출력할 수 있다.The present invention relates to a glitch rejection circuit of an input / output buffer, and more particularly, a buffer for generating a corresponding data value in response to a signal input from an input pad and an internal circuit, and a pulse smaller than a half period of a normal signal connected to the output of the buffer. When a signal having a width is input, the signal is removed and the signal higher or lower than the reference level range is maintained at the reference level. Therefore, the glitch removal unit transmitting only data corresponding to the normal signal and the data transmitted from the glitch removal unit are stabilized. An output unit is provided to maintain the level and output the input terminal and the output pad of the internal circuit. Therefore, according to the present invention, in the case of a semiconductor circuit having an input / output buffer, when the signal output through the buffer is lower or higher than the reference voltage level, the signal is maintained at an appropriate voltage level, and the signal containing the glitch is selectively removed. Only normal data can be output.
Description
본 발명은 입력 버퍼 및 출력 버퍼에 관한 것으로서, 특히 상기 버퍼들 중에서 어느 한 버퍼로부터 입력되거나 출력되는 신호가 노이즈 또는 신호 변화에 의한 글리치(glitch)를 발생할 경우 이를 제거하여 안정된 데이터를 확보할 수 있는 입/출력 버퍼의 글리치 제거회로에 관한 것이다.The present invention relates to an input buffer and an output buffer, and in particular, when a signal input or output from any one of the buffers generates glitch due to noise or signal change, it is possible to secure stable data. It relates to a glitch elimination circuit of the input / output buffer.
최근에는 반도체 소자가 고집적화됨에 따라 회로 내에서 작은 신호 변화 및 비교적 짧은 시간에 한정된 불특정 원인에 의해서도 노이즈가 발생하게 되며, 이러한 노이즈는 입/출력 버퍼의 경우 데이터의 신호 파형에 글리치를 발생하여 데이터 오류를 일으킨다.Recently, as semiconductor devices are highly integrated, noise is generated by small signal changes in a circuit and unspecified causes that are limited in a relatively short time. This noise causes data errors due to glitch in the signal waveform of data in an input / output buffer. Causes
예를 들어 시간 t1, t2 동안 입력 버퍼를 통해 정상의 데이터, 즉 레벨 변경이 없는 신호가 입력되는 경우에는 안정된 데이터 값을 독출하는 반면에 불량의 데이터, 레벨 변경이 있는 신호가 입력되는 경우에는 데이터가 깨지거나 필요하지 않은 데이터가 독출된다.For example, when normal data, that is, a signal without a level change, is input through the input buffer during the time t1 and t2, a stable data value is read while a signal with a bad data or level change is input. The data is broken or data that is not needed is read.
그러므로, 입력/출력 버퍼를 통해서 출력되는 데이터에 글리치가 발생할 경우 시스템이 데이터 오류를 발생하거나 불량의 데이터 값에 의해 오동작을 일으키게 된다.Therefore, when glitches occur in the data output through the input / output buffer, the system may generate data errors or malfunction due to bad data values.
본 발명의 목적은 상기와 같은 문제점을 해결하기 위하여 입/출력 버퍼를 통해서 데이터에 글리치가 발생할 경우 불량의 데이터 값을 제거하며 정상의 데이터 값만 통과시키므로서 불량 데이터로 인한 회로 오동작을 미연에 방지할 수 있는 입/출력 버퍼의 글리치 제거회로를 제공하는데 있다.An object of the present invention is to eliminate the bad data value when the glitch occurs in the data through the input / output buffer to solve the above problems and to prevent the circuit malfunction due to the bad data in advance by passing only the normal data value. It is to provide a glitch cancellation circuit of the input / output buffer.
본 발명의 다른 목적은 상기와 같은 문제점을 해결하기 위하여 입/출력 버퍼를 통해서 데이터 값이 기준 레벨 이상으로 높거나 낮을 경우 이를 적정 레벨로 유지하므로서 안정화된 데이터를 확보할 수 있는 입/출력 버퍼의 글리치 제거회로를 제공하는데 있다.Another object of the present invention is to provide an input / output buffer capable of securing stabilized data by maintaining an appropriate level when a data value is higher or lower than a reference level in order to solve the above problems. To provide a glitch elimination circuit.
제1도는 본 발명에 따른 입력 버퍼의 글리치 제거회로를 나타낸 일 실시예의 회로도.1 is a circuit diagram of one embodiment showing a glitch elimination circuit of an input buffer according to the present invention.
제2도는 본 발명을 설명하기 위하여 입력 신호와 글리치 제거회로를 통과한 출력 신호를 비교 도시한 파형도이다.2 is a waveform diagram showing a comparison between an input signal and an output signal passing through the glitch elimination circuit for explaining the present invention.
* 도면의 주요부분에 대한 부호의 설명* Explanation of symbols for main parts of the drawings
10 : 입력 패드 20 : 입력 버퍼10: input pad 20: input buffer
30 : 글리치 제거부 40 : 출력부30: glitch removal unit 40: output unit
50 : 입력단50: input terminal
상기 목적을 달성하기 위하여 본 발명의 장치는 입력 및 출력 버퍼에 있어서, 입력 패드 및 내부 회로로부터 입력된 신호에 응답하여 해당 데이터 값을 발생하는 버퍼와, 버퍼의 출력에 연결되어 정상 신호의 반주기보다 작은 펄스 폭을 가지는 신호가 입력될 경우 이를 제거하며 기준 레벨 범위보다 높거나 낮은 신호를 기준 레벨로 유지하므로, 정상 신호에 해당하는 데이터만 전송하는 글리치 제거부와, 글리치 제거부로부터 전송된 데이터를 안정화된 레벨로 유지하여 내부 회로의 입력단자 및 출력 패드에 출력하는 출력부를 구비한다.In order to achieve the above object, the apparatus of the present invention is an input and an output buffer, comprising: a buffer for generating a corresponding data value in response to a signal input from an input pad and an internal circuit; When a signal having a small pulse width is input, it is removed and the signal higher or lower than the reference level range is maintained at the reference level. Therefore, the glitch remover transmitting only data corresponding to the normal signal and the data transmitted from the glitch remover An output unit is provided to maintain the stabilized level and output the input terminal and the output pad of the internal circuit.
본 발명의 장치에 있어서, 상기 글리치 제거부는 버퍼의 출력에 연결되어 신호를 필터링하는 필터와, 필터에 연결되며 버퍼의 출력 신호가 소정 시간동안 천이가 있을 경우 이를 감지하는 논리 게이트와, 논리 게이트에 병렬로 연결되며 버퍼의 출력 신호를 소정 시간 지연시키는 지연부와, 논리 게이트를 통해서 출력된 신호에 따라 턴온되어 지연부의 신호를 전송하는 트랜지스터를 구비한다.In the device of the present invention, the glitch remover is connected to an output of the buffer to filter the signal, a logic gate connected to the filter and detecting the output signal of the buffer when a transition occurs for a predetermined time; A delay unit connected in parallel and delaying the output signal of the buffer for a predetermined time, and a transistor turned on according to a signal output through a logic gate to transmit a signal of the delay unit.
본 발명에 의하면, 글리치 제거부는 입/출력 버퍼를 통해서 출력된 신호가 기준 전압 레벨보다 낮거나 높은 신호를 설정된 전압 레벨로 유지하며, 글리치가 실린 데이터만 선택적으로 제거하여 정상의 데이터 값만 입력단/출력단으로 전송한다.According to the present invention, the glitch remover maintains a signal output through the input / output buffer at a set voltage level that is lower or higher than the reference voltage level, and selectively removes only the data containing the glitch to input / output the normal data value. To send.
이하, 첨부한 도면을 첨부하여 본 발명을 상세하게 설명하고자 한다.Hereinafter, the present invention will be described in detail with reference to the accompanying drawings.
제1도는 본 발명에 따른 입력 버퍼의 글리치 제거회로를 나타낸 일 실시예의 회로도이다.1 is a circuit diagram of an embodiment showing a glitch elimination circuit of an input buffer according to the present invention.
제1도를 참조하여 보면, 본 발명에 따른 글리치 제거회로를 구비한 회로는 입력 패드(10)로부터 입력된 신호에 턴온되는 씨모스 트랜지스터에 의해 입력 신호에 응답하는 데이터 값을 발생하는 버퍼(20)와, 버퍼(20)의 출력에 연결되어 정상 신호의 절반 주기보다 작은 펄스 폭을 가지는 신호가 입력될 경우 이를 제거하며 기준 레벨 범위보다 높거나 낮은 신호를 기준 레벨로 유지하므로서, 정상 신호에 해당하는 데이터만 선택적으로 전송하는 글리치 제거부(30)와, 글리치 제거부(30)로부터 전송된 데이터를 안정화된 레벨로 유지하여 내부 회로의 입력단자(50)에 출력하는 출력부(40)로 구성된다.Referring to FIG. 1, a circuit having a glitch elimination circuit according to the present invention includes a buffer 20 for generating a data value in response to an input signal by a CMOS transistor turned on to a signal input from an input pad 10. And a signal having a pulse width smaller than half the period of the normal signal, which is connected to the output of the buffer 20, is removed, and the signal higher or lower than the reference level range is maintained at the reference level, thereby corresponding to the normal signal. A glitch removal unit 30 for selectively transmitting only the data to be transmitted, and an output unit 40 for maintaining the data transmitted from the glitch removal unit 30 at a stabilized level and outputting the data to the input terminal 50 of the internal circuit. do.
여기서, 글리치 제거부(30)는 다음과 같이 상세하게 구성되는데, 버퍼(20)의 출력에 연결되어 신호를 필터링하는 필터(32)와, 필터(32)에 병렬로 연결되며 버퍼의 출력 신호를 반전한 신호와 원신호를 논리 조합하여 두 신호가 같을 때 하이 레벨을 발생하는 논리 게이트(34)와, 논리 게이트(34)에 병렬로 연결되며 버퍼의 출력 신호를 소정 시간동안 지연시키는 지연부(36)와, 논리 게이트(34)를 통해서 출력된 신호에 따라 턴온되어 지연부(36)의 신호를 전송하는 트랜지스터(38)와, 트랜지스터(38)의 출력을 센싱하여 입력단(50)으로 출력하는 씨모스형 트랜지스터들(CMOS1,CMOS2)을 포함하는 래치(40)로 구성된다.Here, the glitch removal unit 30 is configured in detail as follows, a filter 32 connected to the output of the buffer 20 to filter the signal, and connected in parallel to the filter 32 and outputs the output signal of the buffer A logic gate 34 generating a high level when the two signals are the same by logically combining the inverted signal and the original signal, and a delay unit connected in parallel to the logic gate 34 and delaying the output signal of the buffer for a predetermined time ( 36 and a transistor 38 that is turned on in response to a signal output through the logic gate 34 to transmit a signal of the delay unit 36, and outputs an input of the transistor 38 by sensing the output of the transistor 38. The latch 40 includes CMOS transistors CMOS1 and CMOS2.
여기서, 필터(32)는 각각 병렬로 연결된 제1 및 제2저항(R1,R2)과, 상기 저항들(R1,R2)과 접지 사이에 각각 직렬로 연결되며 전류 방향이 다른 다이오드들(D1,D2)로 구성된다. 그리고, 논리 게이트(34)는 필터(32)를 통과한 신호를 반전하는 인버터(In1)와, 필터(32) 및 인버터(In1)의 각 신호를 논리 조합하여 두 신호가 동일할 때만 하이레벨을 발생하는 배타적 노아 게이트(XNOR)로 구성되며, 지연부(36)는 직렬로 연결된 한쌍의 인버터(In2,In3)로 구성된다.Here, the filter 32 is connected to the first and second resistors R1 and R2 connected in parallel, respectively, and connected in series between the resistors R1 and R2 and the ground, respectively, and having different current directions. D2). The logic gate 34 logically combines the signals of the inverter In1 that inverts the signal passed through the filter 32 and the signals of the filter 32 and the inverter In1 to obtain a high level only when the two signals are the same. The exclusive NOR gate XNOR is generated, and the delay unit 36 includes a pair of inverters In2 and In3 connected in series.
상기와 같이 구성된 글리치 제거회로를 포함하는 반도체 회로는 입력 패드(10)로부터 입력된 신호(In)가 정상의 펄스 폭을 가진 데이터가 아니라 정상 신호의 절반 주기보다 작은 펄스 폭을 가진 데이터(하이에서 로우 레벨로 천이)일 경우 회로는 다음과 같이 동작한다.In the semiconductor circuit including the glitch elimination circuit configured as described above, the signal In input from the input pad 10 is not the data having the normal pulse width, but the data having the pulse width smaller than half the period of the normal signal. Transition to low level) the circuit operates as follows.
예를 들어, 글리치 제거부(30)는 버퍼(20)로부터 인가된 하이 레벨의 신호(A)가 기준 레벨보다 높거나 낮을 경우 이를 필터(32)를 통해 필터링한다. 그리고, 필터(32)의 신호(B)가 글리치를 가지고 있기 때문에 논리 게이트(34)를 통해서 하이 레벨의 스위칭 신호(D)를 발생한다. 그러면, 트랜지스터(38)는 이 스위칭 신호(D)에 턴온되지 않으며 결국 지연부(3)를 통과한 신호(D)를 출력부(40)로 전송하지 못한다.For example, the glitch remover 30 filters the high level signal A applied from the buffer 20 through the filter 32 when the high level signal A is higher or lower than the reference level. Since the signal B of the filter 32 has glitches, a high level switching signal D is generated through the logic gate 34. Then, the transistor 38 does not turn on the switching signal D, and thus cannot transmit the signal D, which has passed through the delay unit 3, to the output unit 40.
그러나, 입력 신호(In)가 정상의 신호일 경우에는 논리 게이트(34)를 통해 로우 레벨의 스위칭 신호(C)가 발생되어 트랜지스터(38)를 턴온시킨다. 턴온된 트랜지스터(38)에 의해 지연부(36)의 신호(D)가 출력부(40)로 전송되며, 출력부(40)는 씨모스 트랜지스터들(CMOS1,CMOS2)을 통해서 지연된 시간동안 다소 레벨이 떨어진 신호를 센싱하여 안정화된 레벨로 유지하여 내부 회로의 입력단자(50)에 출력한다.However, when the input signal In is a normal signal, a low level switching signal C is generated through the logic gate 34 to turn on the transistor 38. The signal D of the delay unit 36 is transmitted to the output unit 40 by the turned-on transistor 38, and the output unit 40 is somewhat leveled for a delayed time through the CMOS transistors CMOS1 and CMOS2. The separated signal is sensed and maintained at a stabilized level and output to the input terminal 50 of the internal circuit.
제2도는 본 발명을 설명하기 위하여 입력 신호와 글리치 제거회로를 퉁과한 출력 신호를 비교 도시한 파형도이다.2 is a waveform diagram illustrating a comparison between an input signal and an output signal through a glitch elimination circuit for explaining the present invention.
제2도를 참조하면, 글리치 제거부를 구성하는 필터는 위에서 설명한 바와 같이 버퍼의 신호(A) 레벨이 기준 레벨인 5V보다 높거나 또는 낮은 부분을 필터링하기 때문에 필터를 통과한 신호(B)는 정상의 레벨 범위를 가진다.Referring to FIG. 2, the signal B passing through the filter is normal because the filter constituting the glitch remover filters the portion of the buffer A level higher or lower than the reference level 5V as described above. Has a range of levels.
따라서, 본 발명에 의하면 입/출력 버퍼를 구비하는 반도체 회로의 경우에 버퍼를 통해 출력된 신호가 기준 전압 레벨보다 낮거나 높을 경우 이를 적정 전압 레벨로 유지하며, 글리치가 실린 신호를 선택적으로 제거하고 정상의 신호만을 출력한다.Therefore, according to the present invention, in the case of a semiconductor circuit having an input / output buffer, when the signal output through the buffer is lower or higher than the reference voltage level, the signal is maintained at an appropriate voltage level, and the signal containing the glitch is selectively removed. Output only normal signal.
그러므로, 본 발명은 안정된 데이터값을 확보하여 글리치로 인한 불량 데이터 판독 및 시스템 오동작 등을 미연에 방지할 수 있는 효과가 있다.Therefore, the present invention has the effect of ensuring a stable data value to prevent bad data reading and system malfunction due to glitch in advance.
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