KR0184152B1 - Output circuit - Google Patents
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Abstract
본 발명은 출력포트를 인에이블시키는 신호가 들어올때 그 신호를 유지시키기 위한 제1래치와, 입력되는 데이터의 신호 상태를 유지시켜 주기 위한 제2래치와, 제1래치의 출력신호를 입력받아 반전시켜 출력하는 인버터와, 제1제어신호를 게이트 단자에 입력받아 온오프 동작하며 온동작시 소스 단자에 입력되는 소정 양전압을 드레인 단자로 출력하는 PMOS 트랜지스터와, 제2제어신호를 게이트 단자에 입력받아 온오프 동작하며 온동작시 상기 PMOS 트랜지스터의 드레인 단자에 걸리는 전압을 접지로 도통시키는 NMOS 트랜지스터를 구비하고 있는 출력회로에 관한 것으로 특히, 상기 제2래치의 출력신호를 입력받아 소정기간동안 지연시켜 출력하는 지연수단과, 상기 지연수단의 입출력단에 연결구성되어 제3제어신호에 따라 상기 제2래치의 출력신호의 전송로를 전환하는 전송경로 스위칭 수단과, 상기 제1래치의 출력신호와 상기 지연수단 또는 전송경로 스위칭 수단에서 출력되는 신호를 입력받아 부정 논리곱 동작하여 제1제어신호를 출력하는 낸드 게이트와, 상기 인버터의 출력신호와 상기 상기 지연수단 또는 전송경로 스위칭 수단에서 출력되는 신호를 입력받아 부정 논리합 동작하여 제2제어신호로 출력하는 노아 게이트, 및 상기 PMOS 트랜지스터와 NMOS 트랜지스터의 공통 드레인 단자에 걸리는 신호와 제2래치부에 입력되는 데이터의 신호상태를 입력받아 비교하여 그 비교치를 제3제어신호로 출력하는 비교수단을 포함한다.The present invention provides a semiconductor memory device including a first latch for holding a signal to be enabled when a signal for enabling an output port is received, a second latch for holding a signal state of input data, A PMOS transistor which receives an input of a first control signal to a gate terminal and outputs a predetermined positive voltage input to a source terminal in an off operation and in an on operation state to a drain terminal, And an NMOS transistor connected between the drain terminal of the PMOS transistor and the drain of the PMOS transistor. The output circuit receives the output signal of the second latch and delays the input signal for a predetermined period of time Outputting the output signal of the second latch in response to a third control signal, which is connected to the input / output terminal of the delay means; A NAND gate for receiving a signal output from the first latch and a signal output from the delay means or the transmission path switching means and performing a NAND operation to output a first control signal; A NOR gate for receiving an output signal of the inverter and a signal output from the delay means or the transmission path switching means to perform a NOR operation and outputting the signal as a second control signal and a signal applied to a common drain terminal of the PMOS transistor and the NMOS transistor And comparing means for receiving and comparing the signal state of data input to the second latch unit and outputting the comparison value as a third control signal.
Description
제1도는 종래 출력 회로의 구성도.1 is a block diagram of a conventional output circuit;
제2도는 본 발명에 따른 출력 회로의 구성도.FIG. 2 is a configuration diagram of an output circuit according to the present invention; FIG.
본 발명은 출력회로에 관한 것으로 특히, 많은 출력값이 동시에 변할때 생기는 전원전압의 순간적인 변화에 의해 내부회로의 오동작을 방지하도록하기 위한 출력회로에 관한 것이다.The present invention relates to an output circuit, and more particularly, to an output circuit for preventing an erroneous operation of an internal circuit due to a momentary change in a power supply voltage generated when a large number of output values change at the same time.
일반적으로, 종래의 출력회로는 첨부한 제1도에 도시되어 있는 바와같이, 출력포트(Port)를 인에이블시키는 신호(OPE)가 들어올때 그 신호를 유지시키기 위한 제1래치(L1)와, 입력되는 데이터의 신호 상태를 유지시켜 주기 위한 제2래치(L2)와, 상기 제1래치(L1)의 출력신호를 입력받아 반전시켜 출력하는 인버터(INV)와, 상기 제1래치(L1)와 제2래치(L2)의 출력신호를 입력받아 부정 논리곱동작하여 출력하는 낸드 게이트(NAND)와, 상기 인버터(INV)와 제2래치(L2)의 출력신호를 입력받아 부정 논리합 동작하여 출력하는 노아 게이트(NOR)와, 상기 낸드 게이트(NAND)의 출력신호를 게이트 단자에 입력받아 온오프 동작하며 온동작시 소스 단자에 입력되는 소정 양전압(Vcc)를 드레인 단자로 출력하는 PMOS 트랜지스터(P)및 상기 노아 게이트(NOR)의 출력신호를 게이트 단자에 입력받아 온오프 동작하며 온동작시 상기 PMOS 트랜지스터(P)의 드레인 단자에 걸리는 전압을 접지로 도통시키는 NMOS 트랜지스터(N)로 구성된다.In general, the conventional output circuit includes a first latch L1 for holding the signal when the signal OPE for enabling the output port is input, as shown in the accompanying Figure 1, A second latch L2 for maintaining a signal state of data to be input; an inverter INV for receiving and outputting an output signal of the first latch L1; A NAND gate NAND for receiving and outputting an output signal of the second latch L2 and an NAND gate NAND for receiving the output signal of the inverter INV and the second latch L2, And a PMOS transistor P (P) which receives an output signal of the NAND gate (NAND) and outputs a predetermined positive voltage (Vcc) input to the source terminal in an off- ) And the output signal of the NOR gate (NOR) to the gate terminal And an NMOS transistor N for turning off the voltage received by the drain terminal of the PMOS transistor P and turning on the voltage applied to the drain terminal of the PMOS transistor P to the ground.
상기와 같이 구성되는 종래 출력회로의 동작을 간략히 살펴보면, 출력포트 인에이블(OPE)신호가 하이상태로 제1래치(L1)의 데이터 입력단(D)에 입력되면, 상기 제1래치(L1)는 입력되는 출력포트 인에이블(OPE) 신호를 유지한체로 낸드 게이트(NAND)의 입력중 일 입력으로 하이신호를 제공한다.The operation of the conventional output circuit constructed as described above will be briefly described. When the output port enable signal (OPE) is inputted to the data input terminal D of the first latch L1 in a high state, the first latch L1 And provides a high signal to one input of the NAND gate (NAND) holding the input port output enable (OPE) signal.
또한, 상기 제1래치(L1)에서 출력되는 신호는 인버터(INV)에도 입력되어지며 상기 인버터(INV)에서는 입력신호를 반전하여 노아 게이트(NOR)의 입력중 일 입력으로 로우신호를 제공한다.The signal output from the first latch L1 is also input to the inverter INV. The inverter INV inverts the input signal to provide a low signal to one input of the NOR gate.
이때, 제2래치(L2)는 신호 입력단에 데이터(DATA)가 입력되면 이를 유지하며 동일 신호 상태로 출력하게 되는데, 우선 데이터의 신호상태가 하이라고 가정하면 상기 제2래치(L2)는 하이상태의 신호를 출력하여 상기 낸드 게이트(NAND)와 노아 게이트(NOR)의 나머지 입력단에 제공한다.At this time, when the data (DATA) is inputted to the signal input terminal of the second latch (L2), the second latch (L2) outputs the same signal state while maintaining it. Assuming that the signal state of the data is high first, And provides the signal to the other input terminals of the NAND gate (NAND) and the NOR gate (NOR).
그에따라, 상기 낸드 게이트(NAND)와 노아 게이트(NOR)에서는 동일하게 로우신호를 출력하게 된다. 상기 낸드 게이트(NAND)에서 출력되는 신호의 상태가 로우이므로 PMOS 트랜지스터(P)는 턴온동작하고 반면에, 노아 게이트(NOR)에서 출력되는 로우신호를 게이트 단자에 입력받아 NMOS 트랜지스터(N)은 턴오프 동작한다.Accordingly, the NAND gate (NAND) and the NOR gate (NOR) output the same low signal. The PMOS transistor P is turned on while the signal output from the NAND gate is low while the low signal outputted from the NOR gate NOR is input to the gate terminal of the NMOS transistor N, Off operation.
그러므로, 상기 PMOS 트랜지스터(P)와 NMOS 트랜지스터(N)의 공통 드레인 단자에는 상기 양전압(Vcc)가 걸리게되어 출력신호는 하이상태가 된다.Therefore, the positive voltage Vcc is applied to the common drain terminal of the PMOS transistor P and the NMOS transistor N, and the output signal becomes a high state.
동일한 과정에 따라 데이터(DATA)가 로우상태로 상기 제2래치(L2)에 입력되는 경우에는 상기 낸드 게이트(NAND)와 노아 게이트(NOR)에서는 동일하게 하이신호를 출력하게 되어 상기 PMOS 트랜지스터(P)는 턴오프 동작하고 NMOS 트랜지스터(N)은 턴온 동작하게 된다.When the data DATA is input to the second latch L2 in a low state according to the same procedure, the NAND gate NOR outputs a high signal in the same manner as the NAND gate NOR, Is turned off and the NMOS transistor N is turned on.
그에따라, 출력신호는 접지전위인 로우상태가 출력되는 것이다.Accordingly, the output signal is a low state which is the ground potential.
그러나, 상술한 바와같은 종래의 데이터 출력회로는 전달되는 데이터의 신호상태에 따라 출력포트의 신호상태가 결정됨으로 데이터의 량이 많은 경우 그리고 데이터의 상태가 동시에 변화하면 데이터 자체에 순간적으로 심각한 노이즈가 섞인것과 같은 현상이 발생되며 그로 인해 출력단을 구성하고 있는 PMOS와 NMOS 가 동시에 턴온되는 경우가 순간적으로 발생할 수 있다.However, in the conventional data output circuit as described above, when the signal state of the output port is determined according to the signal state of the transmitted data, when the amount of data is large and when the state of the data changes simultaneously, the data itself is instantaneously mixed with a serious noise The PMOS transistor and the NMOS transistor constituting the output terminal may be instantaneously turned on at the same time.
따라서, 양전압(Vcc) 공급라인과 접지전위 공급라인이 순간적인 전류치의 변화를 감당할 수 있을 정도로 구성되어 있지 않으면 양전압 또는 접지전압 바우싱(Bouncing)이 발생되어 내부의 회로가 오동작하는 원인으로 작용되어 시스템의 신뢰성 저하를 가져온다는 문제점이 발생되었다.Therefore, if the positive voltage supply line and the ground potential supply line are not configured so as to be able to cope with a change in the instantaneous current value, a positive voltage or a ground voltage bouncing may be generated to cause an internal circuit to malfunction And the reliability of the system is deteriorated.
상기와 같은 문제점을 해소하기 위한 본 발명의 목적은, 입력포트가 다수개이며 각 입력포트당 하나씩의 출력포트를 갖는 경우 입력포트에 입력되는 신호의 상태가 동시에 여러 신호상태를 갖는 경우 출력포트를 연결하는 전압 공급라인과 접지전위 공급라인에서 순간적인 바우싱 발생을 억제하기 위하여 각각의 출력포트마다 전상태와 현상태의 신호상태를 비교하여 시간적인 지연을 주어 신호의 충돌을 방지할 수 있도록하는 출력회로를 제공하는 데 있다.In order to solve the above problems, it is an object of the present invention to provide an output port in which, when a plurality of input ports are provided and one output port is provided for each input port, In order to suppress instantaneous bouncing on the connecting voltage supply line and the ground potential supply line, an output which compares the signal state of the current state with the state of the current for each output port, Circuit.
상기목적을 달성하기 위한 본 발명의 특징은, 출력포트를 인에이블시키는 신호가 들어올때 그 신호를 유지시키기 위한 제1래치와, 입력되는 데이터의 신호 상태를 유지시켜 주기 위한 제2래치와, 제1래치의 출력신호를 입력받아 반전시켜 출력하는 인버터와, 제1제어신호를 게이트 단자에 입력받아 온오프 동작하며 온동작시 소스 단자에 입력되는 소정 양전압을 드레인 단자로 출력하는 PMOS 트랜지스터와, 제2제어신호를 게이트 단자에 입력받아 온오프 동작하며 온동작시 상기 PMOS 트랜지스터의 드레인 단자에 걸리는 전압을 접지로 도통시키는 NMOS 트랜지스터를 구비하고 있는 출력회로에 있어서: 상기 제2래치의 출력신호를 입력받아 소정기간동안 지연시켜 출력하는 지연수단과, 상기 지연수단의 입출력단에 연결구성되어 제3제어신호에 따라 상기 제2래치의 출력신호의 전송로를 전환하는 전송경로 스위칭 수단과, 상기 제1래치의 출력신호와 상기 지연수단 또는 전송경로 스위치 수단에서 출력되는 신호를 입력받아 부정 논리곱 동작하여 제1제어신호로 출력하는 낸드 게이트와, 상기 인버터의 출력신호와 상기 상기 지연수단 또는 전송경로 스위칭 수단에서 출력되는 신호를 입력받아 부정 논리합 동작하여 제2제어신호로 출력하는 노아 게이트, 및 상기 PMOS 트랜지스터와 NMOS 트랜지스터의 공통 드레인 단자에 걸리는 신호와 제2래치부에 입력되는 데이터의 신호상태를 입력받아 비교하여 그 비교치를 제3제어신호로 출력하는 비교수단을 포함하는 데 있다.According to an aspect of the present invention, there is provided a semiconductor memory device including a first latch for holding a signal when a signal for enabling an output port is input, a second latch for holding a signal state of input data, A first PMOS transistor for receiving a first control signal at a gate terminal and outputting a predetermined positive voltage input to a source terminal in an off operation and in a source terminal at a drain terminal; And an NMOS transistor which is turned off when the second control signal is inputted to the gate terminal and conducts the voltage applied to the drain terminal of the PMOS transistor to the ground at the time of the ON operation, the output circuit comprising: A delay means connected to the input / output terminal of the delay means for delaying the input signal for a predetermined period of time, A delay circuit for delaying the output signal of the first latch and a signal output from the delay circuit or the transmission path switch circuit and outputting a first control signal, A NOR gate for receiving an output signal of the inverter and a signal output from the delay means or the transmission path switching means to perform a NOR operation to output a second control signal, And a comparator for comparing a signal input to the common drain terminal of the first latch and a signal state of data input to the second latch to output the comparison result as a third control signal.
이하, 첨부한 도면을 참조하여 본 발명에 따른 바람직한 실시예를 설명한다.Hereinafter, preferred embodiments according to the present invention will be described with reference to the accompanying drawings.
제2도는 본 발명에 따른 출력회로의 구성도로서, 출력포트(Port)를 인에이블시키는 신호(OPE)가 들어올때 그 신호를 유지시키기 위한 제1래치(L1)와, 입력되는 데이터의 신호 상태를 유지시켜 주기 위한 제2래치(L2)와, 상기 제1래치(L1)의 출력신호를 입력받아 반전시켜 출력하는 인버터(INV)와, 상기 제2래치(L2)의 출력신호를 입력받아 노이즈를 제거하며 소정기간동안 지연시켜 출력하는 저역통과필터(LPE)와, 제어신호에 따라 상기 제2래치(L2)의 출력신호를 직접통과시키는 전송게이트(T)와, 상기 제1래치(L1)의 출력신호와 상기 저역통과필터(LPE) 또는 전송게이트(T)에서 출력되는 신호를 입력받아 부정 논리곱동작하여 출력하는 낸드 게이트(NAND)와, 상기 인버터(INV)의 출력신호와 상기 저역통과필터(LPE) 또는 전송게이트(T)에서 출력되는 신호를 입력받아 부정 논리합 동작하여 출력하는 노아 게이트(NOR)와, 상기 낸드 게이트(NAND)의 출력신호를 게이트 단자에 입력받아 온오프 동작하며 온동작시 소스 단자에 입력되는 소정 양전압(Vcc)를 드레인 단자로 출력하는 PMOS 트랜지스터(P)와, 상기 노아 게이트(NOR)의 출력신호를 게이트 단자에 입력받아 온오프 동작하며 온동작시 상기 PMOS 트랜지스터(P)의 드레인 단자에 걸리는 전압을 접지로 도통시키는 NMOS 트랜지스터(N), 및 상기 PMOS 트랜지스터(P)와 NMOS 트랜지스터(N)의 공통 드레인 단자에 걸리는 신호와 제2래치부에 입력되는 데이터의 신호상태를 입력받아 배타적 논리합 동작하여 그 연산치를 상기 전송게이트의 제어신호로 제공하는 배타적 오아 게이트(XOR)로 구성된다.FIG. 2 is a configuration diagram of an output circuit according to the present invention. The output latch circuit includes a first latch L1 for holding a signal OPE for enabling an output port Port when the signal OPE is input, An inverter INV for receiving and outputting an output signal of the first latch L1 and a second latch L2 for receiving the output signal of the second latch L2, A transfer gate T for directly passing an output signal of the second latch L2 according to a control signal and a transfer gate T for directly passing an output signal of the second latch L2 according to a control signal, A NAND gate NAND for receiving an output signal of the inverter INV and a signal output from the low pass filter LPE or the transmission gate T and performing a NAND operation on the output signal of the inverter INV, A signal output from the filter LPE or the transmission gate T is input, A NAND gate for receiving the output signal of the NAND gate and outputting a predetermined positive voltage Vcc input to the source terminal during the ON operation to the drain terminal; And an NMOS transistor (NMOS transistor) that receives an output signal of the NOR gate (NOR) and receives a voltage from the gate terminal and turns on a voltage applied to a drain terminal of the PMOS transistor (P) N and a signal state of data input to the second latch unit and a signal applied to a common drain terminal of the PMOS transistor P and the NMOS transistor N and performs an exclusive OR operation on the signal state, And an exclusive-OR gate (XOR) provided as a signal.
상기와 같이 구성되는 본 발명에 따른 출력회로의 동작을 살펴보면 다음과 같다.The operation of the output circuit according to the present invention will now be described.
출력포트 인에이블(OPE) 신호가 하이상태로 제1래치(L1)의 데이터 입력단(D)에 입력되면, 상기 제1래치(L1)는 입력되는 출력포트 인에이블(OPE)신호를 유지한체로 낸드 게이트(NAND)의 입력중 일 입력으로 하이신호를 제공한다.When the output port enable (OPE) signal is inputted to the data input terminal D of the first latch L1 in a high state, the first latch L1 is turned on by the NAND gate holding the input port enable signal (OPE) And provides a high signal at one input of the input of the NAND gate.
또한, 상기 제1래치(L1)에서 출력되는 신호는 인버터(INV)에도 입력되어지며 상기 인버터(INV)에서는 입력신호를 반전하여 노아 게이트(NOR)의 입력중 일 입력으로 로우신호를 제공한다.The signal output from the first latch L1 is also input to the inverter INV. The inverter INV inverts the input signal to provide a low signal to one input of the NOR gate.
이때, 제2래치(L2)는 신호 입력단에 데이터(DATA)가 입력되면 이를 유지하며 동일 신호 상태로 출력하게 되는데, 우선 데이터의 신호상태가 하이이고 출력포트로 사용되는 PMOS 트랜지스터(P)와 NMOS 트랜지스터(N)의 공통 드레인 단자에 걸려있는 종전의 출력데이터의 상태가 하이라고 가정하면, 배타적 오아 게이트(XOR)의 출력신호는 로우상태가 된다.At this time, when the data (DATA) is input to the signal input terminal, the second latch L2 outputs the same signal state. First, the PMOS transistor P and the NMOS Assuming that the state of the previous output data held by the common drain terminal of the transistor N is high, the output signal of the exclusive OR gate XOR becomes low.
이에따라, 상기 배타적 오아 게이트(XOR)의 출력신호에 따라 온/오프 동작하는 전송게이트(T)는 온동작하게 된다. 상기 전송게이트(T)의 온동작으로 인해 상기 제2래치(L2)에서 출력되는 하이상태의 신호는 상기 낸드 게이트(NAND)와 노아 게이트(NOR)의 나머지 입력단에 저역통과필터(LPF)를 거치지 않고 직접 제공된다.Accordingly, the transfer gate T which is turned on / off according to the output signal of the exclusive OR gate XOR is turned on. The high state signal output from the second latch L2 due to the ON operation of the transfer gate T passes through the low pass filter LPF to the remaining input terminals of the NAND gate NOR and the NOR gate NOR Directly.
그에따라, 상기 낸드 게이트(NAND)와 노아 게이트(NOR)에서는 동일하게 로우신호를 출력하게 된다. 상기 낸드 게이트(NAND)에서 출력되는 신호의 상태가 로우이므로 PMOS 트랜지스터(P)는 턴온동작하고 반면에, 노아 게이트(NOR)에서 출력되는 로우신호를 게이트 단자에 입력받은 NMOS 트랜지스터(N)은 턴오프 동작한다.Accordingly, the NAND gate (NAND) and the NOR gate (NOR) output the same low signal. The PMOS transistor P is turned on while the signal outputted from the NAND gate is low while the NMOS transistor N receiving the low signal outputted from the NOR gate at the gate terminal is turned on Off operation.
그러므로, 상기 PMOS 트랜지스터(P)와 NMOS 트랜지스터(N)의 공통드레인 단자에는 상기 양전압(Vcc)가 걸리게되어 출력신호는 하이상태가 된다.Therefore, the positive voltage Vcc is applied to the common drain terminal of the PMOS transistor P and the NMOS transistor N, and the output signal becomes a high state.
이와같은 동작은 현재 입력되는 데이터의 상태와 종전의 출력데이터 즉, 종전에 입력된 데이터의 상태가 동일한 경우에는 종래의 출력회로와 동일하게 동작한다는 것을 알 수 있다.It can be seen that this operation operates in the same manner as the conventional output circuit when the state of the currently input data is the same as that of the previous output data, that is, the state of the previously input data.
반면에, 종전의 출력데이터의 상태가 로우이고 현재의 입력데이터(DATA)가 하이상태이거나, 종전의 출력데이터의 상태가 하이이고 현재의 입력데이터(DATA)가 로우 상태인 경우 상기 배타적 오아 게이트(XOR)의 출력신호는 하이상태가 되어 전송게이트(T)는 턴오프 동작한다.On the other hand, if the state of the previous output data is low and the current input data DATA is high, or if the state of the previous output data is high and the current input data DATA is low, XOR is high and the transfer gate T is turned off.
상기 전송게이트(T)의 오프동작으로 인해 상기 제2래치(L2)에서 출력되는 신호는 저역통과필터(LPF)를 거쳐 노이즈가 제거된 상태로 상기 낸드 게이트(NAND)와 노아 게이트(NOR)에 입력된다.The signal output from the second latch L2 due to the OFF operation of the transfer gate T is supplied to the NAND gate NOR and the NOR gate NOR in a state in which the noise is removed via the low pass filter LPF .
이때, 상기 저역통과필터(LPF)에서는 입력신호에 섞여있는 노이즈를 제거하는 기능이외에 입력신호를 지연하여 출력하는 기능을 수행하게 된다.At this time, the low-pass filter (LPF) performs a function of removing the noise mixed in the input signal and outputting the delayed input signal.
그에따라, 제2래치(L2)에 입력되는 데이터가 많은 량이며 동시에 변화한다 하여도 실제 출력단자에는 이 신호가 서로 출돌없이 소정시간 간격을 유지하며 출력되게 된다.Accordingly, even if the amount of data input to the second latch L2 is large and changes at the same time, these signals are output to the actual output terminal while maintaining a predetermined time interval without colliding with each other.
상술한 바와같이 동작하는 본 발명에 따른 출력회로를 제공하면 또한, 출력 포트 별로 서로 다른 R, C 지연시간을 갖도록함으로써, 많은 입력값이 동시에 변화한다 하더라도 출력값은 동시에 변화하지 않도록하여 시스템의 신뢰성을 높일 수 있다.Providing the output circuit according to the present invention operating as described above also has different R and C delay times for each output port so that the output values do not change at the same time even if many input values change at the same time, .
또한, 피크 전류를 줄일 수 있어 피크 전류에 의한 전자파 간섭 현상의 감소 및 레이아웃시 메탈라인의 폭을 감소시킬 수 있어서 칩의 크기를 줄일 수 있다.In addition, since the peak current can be reduced, the electromagnetic wave interference phenomenon due to the peak current can be reduced, and the width of the metal line can be reduced during layout, thereby reducing the size of the chip.
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