KR100300863B1

KR100300863B1 - Digital audio interface circuit

Info

Publication number: KR100300863B1
Application number: KR1019980061074A
Authority: KR
Inventors: 정상수
Original assignee: 박종섭; 주식회사 하이닉스반도체
Priority date: 1998-12-30
Filing date: 1998-12-30
Publication date: 2001-09-06
Also published as: KR20000044575A

Abstract

본 발명은 디지털 오디오 인터페이스 회로에 관한 것이다. 그 회로는 선택신호에 따라 정상 혹은 역순의 디지털 오디오 데이터를 선택하여 출력하는 제1멀티플렉서와, 로드 신호에 따라 상기 제1멀티플렉서의 출력을 래치하고, 이를 직렬 클럭신호에 동기되어 쉬프팅하는 쉬프트 레지스터와, 모드 신호에 따라 상기 쉬프트 레지스터의 최상위 비트를 1 클럭 지연 출력하는 지연부와, 샘플 주파수 클럭신호에 동기되어 어드레스를 발생하는 어드레스 발생부와, 상기 직렬 클럭신호에 동기되어 상기 어드레스의 최하위 비트를 2 클럭 지연시킨 후, 상기 모드 신호에 따라 지연된 신호 또는 인버팅된 지연 신호를 선택적으로 출력하는 워드 선택신호 발생부, 및 상기 모드 신호에 따라 워드 선택신호의 발생 시점을 조절하여 상기 로드 신호로서 출력하는 제어부를 포함하여 이루어진다. 본 발명에 의하면, I2S 및 정규 직렬 오디오 포맷을 모두 수용할 수 있으며, 데이터 폭을 조절할 수 있다.The present invention relates to digital audio interface circuits. The circuit comprises: a first multiplexer for selecting and outputting normal or reverse digital audio data according to a selection signal; a shift register for latching an output of the first multiplexer according to a load signal and shifting it in synchronization with a serial clock signal; A delay unit for delaying the most significant bit of the shift register by one clock according to a mode signal, an address generator for generating an address in synchronization with a sample frequency clock signal, and a least significant bit for the address in synchronization with the serial clock signal; After delaying two clocks, a word select signal generator for selectively outputting a delayed signal or an inverted delay signal according to the mode signal, and adjusting the generation time of a word select signal according to the mode signal to output as the load signal. It comprises a control unit. According to the present invention, both I2S and regular serial audio formats can be accommodated and data width can be adjusted.

Description

Digital audio interface circuit

본 발명은 디지털 오디오 인터페이스 회로에 관한 것으로, 특히 데이터 폭 조절이 가능하면서 서로 다른 오디오 포맷의 지원이 가능한 디지털 오디오 인터페이스 회로에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to digital audio interface circuits, and more particularly to digital audio interface circuits capable of supporting data widths and supporting different audio formats.

일반적으로 이용되는 디지털 오디오 인터페이스 포맷(digital audio interface format)은 여러 가지 종류가 있으며, 그중 대표적인 것이 I2S(Inter-IC Sound bus), 정규 직렬 오디오 포맷(normal serial audio format), S/PDIF(Sony/Philips Digital Interface), 및 AES/EBU(audio engineering society, european boardcasting union) 등이 있다. 디지털 오디오 분야에 이용되는 아날로그-디지털 변환기(Digital to Analog Converter: DAC)는 오디오 음질을 결정하는 중요한 요소가 된다. 소형 휴대용 디지털 오디오 기기들에 이용되는 오디오 디지털-아날로그 변환기들은 일반적으로 I2S 및 정규 직렬 오디오 포맷을 많이 지원하는데, 특히 중급용 디지털 오디오 기기들에 이러한 포맷들이 많이 이용된다.There are many types of digital audio interface formats that are commonly used, including the Inter-IC Sound bus (I2S), the normal serial audio format, and the S / PDIF (Sony / Philips Digital Interface, and AES / EBU (audio engineering society, european boardcasting union). Digital-to-analog converters (DACs) used in the field of digital audio are important factors in determining audio quality. Audio digital-to-analog converters used in small portable digital audio devices generally support many I2S and regular serial audio formats, especially for mid-range digital audio devices.

도 1 및 도 2는 상술한 I2S 및 정규 직렬 오디오 포맷을 각각 설명하기 위한 신호 파형도를 도시한 것으로, 도면 부호 WSEL은 워드 선택신호를, SCLK는 직렬 클럭신호를, 그리고 SDATA는 직렬 데이터를 각각 나타낸 것이다.1 and 2 show signal waveform diagrams for explaining the above-described I2S and normal serial audio formats, respectively, wherein WSEL denotes a word select signal, SCLK denotes a serial clock signal, and SDATA denotes serial data, respectively. It is shown.

워드 선택신호(WSEL)는 2 채널 오디오 신호에서 L 및 R 채널을 결정하기 위한 신호로서, I2S 포맷의 경우에는 로우 레벨일 때 L 채널을, 하이 레벨일 때 R 채널을 선택하며, 정규 직렬 오디오 포맷은 정반대가 된다. 직렬 클럭신호(SCLK)는 인터페이스 회로 동작의 기준이 되는 클럭신호를 말하는 것으로, 이 클럭신호의 하강 모서리(falling edge)에서 천이하게 된다. 직렬 데이터(SDATA)는 직렬형 데이터를 말한다. 일반적인 디지털 오디오 인터페이스 회로는 신호를 보내는 마스터(master)와 신호를 수신하는 슬래이브(slave)로 구성되는데, 마스터측에서 이 직렬 클럭신호(SCLK)의 하강 모서리에서 데이터 전송이 이루어지고 슬래이브측에서 이 직렬 클럭신호(SCLK)의 상승 모서리(rising edge)에서 안정된 데이터를 추출하게 된다. 이때, I2S 포맷과 정규 직렬 오디오 포맷은 워드 선택신호(WSEL)의 천이 부분에서 직렬 데이터(SDATA)가 1 비트 쉬프트 여부가 가장 큰 차이점이 된다. 즉, I2S 포맷은 최하위 비트(LSB)가 1 비트 쉬프트된 상태가 되며, 정규 직렬 오디오 포맷은 쉬프트 되지 않는다.The word select signal (WSEL) is a signal for determining L and R channels in a 2-channel audio signal. For the I2S format, the word select signal WSEL selects an L channel at a low level and an R channel at a high level. Is the opposite. The serial clock signal SCLK refers to a clock signal which is a reference for the operation of the interface circuit, and transitions from the falling edge of the clock signal. Serial data SDATA refers to serial data. A typical digital audio interface circuit consists of a master sending a signal and a slave receiving a signal. At the master side, data is transmitted at the falling edge of the serial clock signal (SCLK) and at the slave side. Stable data is extracted from the rising edge of the serial clock signal SCLK. In this case, the difference between the I2S format and the normal serial audio format is whether the serial data SDATA is shifted by one bit in the transition portion of the word select signal WSEL. That is, in the I2S format, the least significant bit (LSB) is shifted by one bit, and the normal serial audio format is not shifted.

도 3은 종래의 I2S 디지털 오디오 인터페이스 회로를 설명하기 위한 구성 블록도를 도시한 것이다.3 is a block diagram illustrating a conventional I2S digital audio interface circuit.

도 3에 도시된 인터페이스 회로는 디지털 오디오 데이터(DATA)를 일시 저장하는 버퍼 레지스터(1)와, 병렬 입력이 가능한 쉬프트 레지스터(2) 및 에지 검출기(3)로 구성된다. 먼저, 버퍼 레지스터(1)는 로드 신호(LOAD)에 따라 프로세서(미도시)로부터 입력되는 디지털 오디오 데이터(DATA)를 입력받아 이를 일시 저장한다. 이 레지스터(1)는 시스템 클럭(CLK)과 쉬프트 레지스터(2)의 직렬 클럭신호(SCLK)가 서로 다르기 때문에 반드시 필요하다. 쉬프트 레지스터(2)는 직렬 클럭신호(SCLK)에 동기되어 버퍼 레지스터(1)로부터 입력된 데이터에 대하여 쉬프팅 동작을 수행한다. 에지 검출기(3)는 워드 선택신호(WSEL)의 천이 시점을 검출하고, 이 검출 시점에 따라 병렬 로드 신호를 생성하게 된다. 도 3에 도시된 인터페이스 회로는 고정된 데이터 폭(data width)을 가지며, 처리할 수 있는 디지털 오디오 포맷도 I2S 포맷으로 한정된다. 따라서, 정규 직렬 오디오 포맷에 대해서는 이를 지원할 수가 없었다.The interface circuit shown in FIG. 3 comprises a buffer register 1 for temporarily storing digital audio data DATA, a shift register 2 and an edge detector 3 capable of parallel input. First, the buffer register 1 receives digital audio data DATA input from a processor (not shown) according to a load signal LOAD and temporarily stores them. This register 1 is necessary because the system clock CLK and the serial clock signal SCLK of the shift register 2 are different from each other. The shift register 2 performs a shifting operation on the data input from the buffer register 1 in synchronization with the serial clock signal SCLK. The edge detector 3 detects a transition time of the word select signal WSEL and generates a parallel load signal according to the detection time. The interface circuit shown in FIG. 3 has a fixed data width, and the digital audio format that can be processed is also limited to the I2S format. As a result, it could not be supported for regular serial audio formats.

본 발명은 상기 문제점을 해결하기 위하여 안출된 것으로써, 서로 다른 두 개의 오디오 포맷을 지원 가능하며, 데이터 폭을 조절할 수 있는 디지털 오디오 인터페이스 회로를 제공하는데 그 목적이 있다.SUMMARY OF THE INVENTION The present invention has been made to solve the above problems, and an object thereof is to provide a digital audio interface circuit capable of supporting two different audio formats and adjusting data widths.

도 1 및 도 2는 디지털 오디오 인터페이스 포맷을 설명하기 위한 신호 파형도.1 and 2 are signal waveform diagrams for explaining the digital audio interface format.

도 3은 종래의 디지털 오디오 인터페이스 회로를 설명하기 위한 구성 블록도.3 is a block diagram illustrating a conventional digital audio interface circuit.

도 4는 본 발명에 따른 디지털 오디오 인터페이스 회로를 설명하기 위한 구성 블록도.4 is a block diagram illustrating the digital audio interface circuit according to the present invention;

도 5는 본 발명의 일 실시예에 따른 디지털 오디오 인터페이스 회로.5 is a digital audio interface circuit according to an embodiment of the present invention.

도 6a 내지 도 6d는 도 5에 도시된 디지털 오디오 인터페이스 회로의 동작을 설명하기 위한 신호 파형도.6A to 6D are signal waveform diagrams for explaining the operation of the digital audio interface circuit shown in FIG.

* 도면의 주요 부분에 대한 설명* Description of the main parts of the drawing

10 : 버퍼 레지스터 20 : 멀티플렉서10: buffer register 20: multiplexer

30 : 쉬프트 레지스터 40 : 지연부30: shift register 40: delay unit

50 : 제어부 60 : 워드 선택신호 발생부50: controller 60: word select signal generator

70 : 어드레스 발생부70: address generator

상기 목적을 달성하기 위한 본 발명에 따른 디지털 오디오 인터페이스 회로는 선택신호에 따라 정상 혹은 역순의 디지털 오디오 데이터를 선택하여 출력하는 제1멀티플렉서와, 로드 신호에 따라 상기 제1멀티플렉서의 출력을 래치하고, 이를 직렬 클럭신호에 동기되어 쉬프팅하는 쉬프트 레지스터와, 모드 신호에 따라 상기 쉬프트 레지스터의 최상위 비트를 1 클럭 지연 출력하는 지연부와, 샘플 주파수 클럭신호에 동기되어 어드레스를 발생하는 어드레스 발생부와, 상기 직렬 클럭신호에 동기되어 상기 어드레스의 최하위 비트를 2 클럭 지연시킨 후, 상기 모드 신호에 따라 지연된 신호 또는 인버팅된 지연 신호를 선택적으로 출력하는 워드 선택신호 발생부, 및 상기 모드 신호에 따라 워드 선택신호의 발생 시점을 조절하여 상기 로드 신호로서 출력하는 제어부를 포함하여 이루어진다.A digital audio interface circuit according to the present invention for achieving the above object comprises a first multiplexer for selecting and outputting normal or reverse digital audio data according to a selection signal, and latching an output of the first multiplexer according to a load signal, A shift register for shifting it in synchronization with a serial clock signal, a delay unit for delaying outputting the most significant bit of the shift register by one clock according to a mode signal, an address generator for generating an address in synchronization with a sample frequency clock signal, and A word select signal generator for delaying the least significant bit of the address by two clocks in synchronization with a serial clock signal and selectively outputting a delayed signal or an inverted delay signal according to the mode signal, and a word selection according to the mode signal Output time as the load signal by adjusting the generation time of the signal It comprises a control unit.

이하, 첨부된 도면을 참조하여 본 발명을 상세히 설명하면 다음과 같다.Hereinafter, the present invention will be described in detail with reference to the accompanying drawings.

도 4는 본 발명에 따른 디지털 오디오 인터페이스 회로를 설명하기 위한 구성 블록도를 도시한 것이다.4 is a block diagram illustrating a digital audio interface circuit according to the present invention.

도 4에 도시된 디지털 오디오 인터페이스 회로는 디지털 오디오 데이터(DATA[n-1:0])를 일시 저장하기 위한 버퍼 레지스터(10)와, 선택신호(SEL)에 따라 디지털 오디오 데이터(DATA[n-1:0]의 최상위 비트에서 최하위 비트까지의 순서 또는 그 반대로 입력되는 디지털 오디오 데이터를 선택 출력하는 멀티플렉서(MUX)(20)와, 로드신호(LD)에 따라 데이터를 로딩하고, 직렬 클럭신호(SOCK)에 동기되어 데이터를 쉬프팅하는 쉬프트 레지스터(30)와, 모드 신호(mode)에 따라 데이터를 1 클럭 지연 출력하는 지연부(40)와, 모드 신호(mode)에 따라 어드레스의 최하위 비트(LSB)를 직렬 클럭신호(SOCK)에 동기 시켜 워드 선택 출력 신호(SOWS)를 발생하는 워드 선택신호 발생부(60)와, 샘플 주파수를 가지는 클럭신호(FCK)에 동기되어 어드레스를 발생하는 어드레스 발생부(70)와, 모드 신호(mode) 및 워드 선택신호(WSEL)에 따라 각 구성 요소를 제어하는 제어부(50)로 구성된다.The digital audio interface circuit shown in FIG. 4 has a buffer register 10 for temporarily storing digital audio data DATA [n-1: 0] and digital audio data DATA [n− according to the selection signal SEL. 1: 0], and multiplexer (MUX) 20 for selectively outputting the input digital audio data in order from the most significant bit to the least significant bit, or vice versa, and loads the data according to the load signal LD, and the serial clock signal ( A shift register 30 for shifting data in synchronization with the SOCK, a delay unit 40 for delaying data output by one clock in accordance with the mode signal, and the least significant bit LSB of the address in accordance with the mode signal. ) Is a word select signal generator 60 for generating a word select output signal SOWS by synchronizing with the serial clock signal SOCK, and an address generator for generating an address in synchronization with a clock signal FCK having a sample frequency. 70, the mode signal (mod e) and a controller 50 for controlling each component in accordance with the word select signal WSEL.

도 5는 도 4에 도시된 인터페이스 회로의 일 실시예를 도시한 것으로, 중복 설명을 피하기 위하여 동일 구성 요소는 동일 도면 부호로 처리하기로 한다.FIG. 5 illustrates an embodiment of the interface circuit shown in FIG. 4, and like reference numerals designate like elements in order to avoid redundant description.

먼저, 제어부(50)는 직렬 클럭신호(SOCK)에 동기되어 워드 선택신호(WSEL)를 각각 순차적으로 래치하는 D 플립플롭들(51, 52)과, 이 플립플롭들(51, 52)의 출력을 배타 논리합 연산하는 배타 논리합 게이트(53)와, 직렬 클럭신호(SOCK)에 동기되어 배타 논리합 게이트(53)의 출력을 카운팅하는 32비트 카운터(54)와, 배타 논리합 게이트(53)와 카운터(54)의 출력을 모드 신호(mode)에 따라 선택적으로 로드 신호(LD)로서 출력하는 멀티플렉서(55)로 구성된다. 또한, 지연부(40)는 직렬 클럭신호(SOCK)에 동기되어 쉬프트 레지스터(30)의 최상위 비트(MSB)를 래치하는 D 플립플롭(41)과, 모드 신호(mode)에 따라 최상위 비트(MSB) 또는 D 플립플롭(41)의 출력을 선택적으로 직렬 출력 데이터(SOD)로서 출력하는 멀티플렉서(42)로 구성된다. 또한, 워드 선택신호 발생부(60)는 직렬 클럭신호(SOCK)에 동기되어 어드레스의 최하위 비트(LSB)를 순차적으로 래치하는 D 플립플롭들(61, 62)과, D 플립플롭(62)의 출력 또는 인버터(63)에 의해 인버트된 출력을 선택하는 멀티플렉서(64)로 구성된다.First, the controller 50 synchronizes the serial clock signal SOCK and sequentially latches the word select signal WSEL, respectively, and the outputs of the flip-flops 51 and 52. An exclusive-OR gate 53 for calculating the exclusive OR, a 32-bit counter 54 for counting the output of the exclusive-OR gate 53 in synchronization with the serial clock signal SOCK, an exclusive-OR gate 53, and a counter ( And a multiplexer 55 for selectively outputting the output of 54 as a load signal LD in accordance with the mode signal mode. The delay unit 40 also has a D flip-flop 41 which latches the most significant bit MSB of the shift register 30 in synchronization with the serial clock signal SOCK and the most significant bit MSB in accordance with the mode signal. Or a multiplexer 42 for selectively outputting the output of the D flip-flop 41 as serial output data SOD. In addition, the word select signal generator 60 of the D flip-flops 61 and 62 and the D flip-flop 62 sequentially latch the least significant bit LSB of the address in synchronization with the serial clock signal SOCK. It consists of a multiplexer 64 that selects an output or an output inverted by an inverter 63.

도 6a~도 6d는 도 5에 도시된 인터페이스 회로의 신호 파형도를 도시한 것으로, 도 6a는 16비트 I2S 포맷으로 동작한 경우, 도 6c는 24비트 I2S 포맷으로 동작한 경우, 도 6C는 16비트 정규 포맷으로 동작한 경우, 그리고 도 6d는 24비트의 정규 포맷으로 동작한 경우를 각각 도시한 것으로, 도면 부호 SOWS는 워드 선택신호 발생부(60)의 출력신호를, SOCK는 직렬 클럭신호를, 그리고 SOD는 지연부(40)에서 출력되는 직렬 데이터를 각각 나타낸 것이다.6A to 6D show signal waveform diagrams of the interface circuit shown in FIG. 5, and FIG. 6A shows a case in the 16-bit I2S format, and FIG. 6C shows a 16-bit I2S format. 6D shows a case of operating in a bit normal format, and FIG. 6D shows a case of operating in a 24-bit normal format, where SOWS denotes an output signal of the word select signal generator 60 and SOCK denotes a serial clock signal. And SOD represent serial data output from the delay unit 40, respectively.

보통 콤팩트 디스크 정도의 오디오 데이터를 16비트가 되며, 이러한 디지털 오디오 데이터를 아날로그 신호로 변환하기 위해서는 16 비트 이상의 오디오 디지털-아날로그 변환기를 이용해야 하며, 좀 더 좋은 음질을 위해서는 24비트, 32비트의 오디오 디지털-아날로그 변환기가 이용되며, 이를 위해 데이터는 16 비트이지만 '0'을 최하위 비트 이전이나, 최상위 비트 이후에 붙여서 24 비트, 32비트의 데이터 사이즈를 가지도록 해줘야 한다. 따라서, 제어부(50)가 오디오 포맷을 선택하기 위한 모드 신호(mode)에 따라 변화되는 직렬 클럭신호(SOCK)와 로드 신호(LD)를 이용하여 이를 구현한다. 도 6c와 도 6d에 도시된 바와 같이, 데이터 사이즈가 16비트를 24 비트로 만들기 위해 직렬 클럭신호(SOCK)의 한 채널당 16번 뛰다가 24번 뛰도록 하고, 로드 신호(LD)를 직렬 클럭신호(SOCK)의 8 클럭 동안 지연시킴에 의해 '0'을 삽입시키게 된다. 따라서, 16 번째 비트에서 24번째 비트까지 '0'이 삽입된다. 이때, 제어부(50)는 워드 선택신호(WSEL)의 발생 시점을 조절하기 위하여 32비트 카운터(54)를 이용한다. 이때, 모드 신호(mode)에 따라 카운터(54) 또는 배타논리합 게이트(53)의 출력중 하나를 선택하여 로드 신호(LD)로서 출력한다. 즉, 쉬프트 레지스터(30)에 로드 신호(LD)의 발생 시점을 조절하는 방법으로 데이터 폭을 변경하게 된다. 또한, 오디오 포맷을 선택하기 위한 모드 신호(mode)에 의해 지연부(40) 및 워드 선택신호 발생부(60)의 동작이 결정된다. 즉, 지연부(40)는 모드 신호(mode)에 의해 1 클럭 지연 여부가 결정되며, 워드 선택신호 발생부(60)는 이 모드 신호(mode)에 의해 출력 신호의 인버팅 여부가 결정된다. 워드 선택신호 발생부(60)의 출력신호(SOWS)는 어드레스 발생부(70)에서 발생되는 어드레스의 최하위 비트(LSB)가 D 플립플롭(61, 62)에 의해 2 클럭 지연된 후, 모드 신호(mode)에 의해 인버팅된 신호와 그렇지 않은 신호중 하나가 선택된다. 이때, 어드레스의 최하위 비트(LSB)가 '0'이면 L 채널이 선택되며, '1'이면 R 채널이 된다.Normally, a compact disc is about 16 bits of audio data. To convert this digital audio data into an analog signal, a 16-bit or more audio digital-to-analog converter is required. For better sound quality, 24-bit and 32-bit audio is required. A digital-to-analog converter is used, which requires 16 bits of data, but adds a '0' before the least significant bit or after the most significant bit so that it has a data size of 24 bits or 32 bits. Therefore, the controller 50 implements this by using a serial clock signal SOCK and a load signal LD that change according to a mode signal mode for selecting an audio format. As shown in FIGS. 6C and 6D, the data size jumps 16 times per channel of the serial clock signal SOCK 24 times to make 16 bits 24 bits, and the load signal LD is converted to the serial clock signal ( By delaying for 8 clocks of SOCK, '0' is inserted. Therefore, '0' is inserted from the 16th bit to the 24th bit. At this time, the controller 50 uses the 32-bit counter 54 to adjust the generation time of the word selection signal WSEL. At this time, one of the outputs of the counter 54 or the exclusive logic gate 53 is selected according to the mode signal mode and output as the load signal LD. That is, the data width is changed by adjusting the timing at which the load signal LD is generated in the shift register 30. In addition, the operation of the delay unit 40 and the word select signal generator 60 is determined by a mode signal for selecting an audio format. That is, the delay unit 40 determines whether or not one clock is delayed by the mode signal, and the word select signal generator 60 determines whether the output signal is inverted by the mode signal. The output signal SOWS of the word select signal generator 60 is a mode signal after the least significant bit LSB of the address generated by the address generator 70 is delayed by two clocks by the D flip-flops 61 and 62. mode, one of the inverted signal and the other one is selected. At this time, if the least significant bit LSB of the address is '0', the L channel is selected, and if it is '1', the L channel is selected.

본 발명의 기술 사상은 상기 바람직한 실시예에 따라 구체적으로 기술되었으나, 상기한 실시예는 그 설명을 위한 것이며, 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의 범위 내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.Although the technical spirit of the present invention has been described in detail according to the above-described preferred embodiment, it should be noted that the above-described embodiment is for the purpose of description and not of limitation. In addition, those skilled in the art will understand that various embodiments are possible within the scope of the technical idea of the present invention.

상기와 같이 이루어지는 본 발명에 따른 디지털 오디오 인터페이스 회로는 서로 다른 두 개의 오디오 포맷의 지원이 가능하며, 데이터 폭을 조절할 수 있다.The digital audio interface circuit according to the present invention made as described above can support two different audio formats and can adjust the data width.

Claims

A first multiplexer which selects and outputs normal or reverse digital audio data according to a selection signal;

A shift register for latching an output of the first multiplexer according to a load signal and shifting it in synchronization with a serial clock signal;

A delay unit which outputs the most significant bit of the shift register by one clock according to a mode signal;

An address generator for generating an address in synchronization with a sample frequency clock signal;

A word select signal generator for delaying the least significant bit of the address by two clocks in synchronization with the serial clock signal and selectively outputting a delayed signal or an inverted delay signal according to the mode signal; And

And a controller for adjusting a generation time of a word selection signal according to the mode signal and outputting the load signal as the load signal.

The method of claim 1,

The delay unit is configured to latch a most significant bit of the shift register in synchronization with the serial clock signal, and a second multiplexer to selectively output the most significant bit of the shift register or an output of the first latch according to the mode signal. Digital audio interface circuit comprising a.

The method of claim 1,

The control unit may include second and third latches configured to sequentially latch the word select signal in synchronization with the serial clock signal;

An exclusive OR gate for performing an exclusive OR operation on the outputs of the second and third latches;

A counter counting an output of the exclusive OR gate in synchronization with the serial clock signal; And

And a third multiplexer for selectively outputting the output of the exclusive OR gate or the counter according to the mode signal.

The method of claim 1,

Fourth and fifth latches configured to sequentially latch the least significant bit of an address from the address generator in synchronization with the serial clock signal;

An inverter for inverting the output of the fifth latch; And

And a fourth multiplexer for selectively outputting the fifth latch or the output of the inverter according to the mode signal.