KR100297706B1 - Polycrystalline thin film transistor - Google Patents
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Abstract
Description
제1도는 종래 다결정 실리콘 박막 트랜지스터의 개략적 단면도.1 is a schematic cross-sectional view of a conventional polycrystalline silicon thin film transistor.
제2도는 제1도에 도시된 종래 다결정 실리콘 박막 트랜지스터의 개략적 평면 배치도.2 is a schematic plan view of the conventional polycrystalline silicon thin film transistor shown in FIG.
제3도는 본발명에 따른 다결정 실리콘 박막 트랜지스터의 개략적 단면도.3 is a schematic cross-sectional view of a polycrystalline silicon thin film transistor according to the present invention.
제4도는 제2도에 도시된 본 발명 다결정 실리콘 박막 트랜지스터의 개략적 평면 배치도.4 is a schematic plan layout of the present invention polycrystalline silicon thin film transistor shown in FIG.
본 발명은 다결정 실리콘 박막 트랜지스터에 관한 것으로서, 특히 오프-셋 구조의 다결정 실리콘 박막 트랜지스터에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to polycrystalline silicon thin film transistors, and more particularly to polycrystalline silicon thin film transistors having an off-set structure.
최근에 이르러 고도 정보화 사회의 도래에 따른 필연적 요구로 고품질의 평판 표시 소자에 대한 수요가 날로 급증하고 있다. 현재 널리 쓰이는 평판 표시 소자로는 LCD(Liquid Crystal Display). ELD(Eletro luminescence Display), 그리고 PDP(Plasma Display Panel)등을 들수 있다. 이들 중에서 특히 LCD의 경우는 대면적화가 용이하고 저소비전력의 이점이 있기 때문에 가장 널리 보급되어 있다. 그러나 현재 사용되고 있는 LCD 소자는 거의가 이동도가 1 이하인 비정질 실리콘을 사용하고 있는데, 이러한 LCD는 동작 속도가 느리고 나아가서는 구동회로를 동일 기판상에 집적할 수 없는 단점이 있다. 이러한 비정질 실리콘을 사용한 LCD 소자의 문제점을 해결하기 위한 것의 하나가 바로 다결정 실리콘 박막 트랜지스터이다. 다결정 실리콘 박막 트랜지스터를 사용하는 LCD의 경우 폴리 실리콘이 가지는 100 정도의 높은 이동도로 인하여 소자의 고속 구동, 고밀도화가 가능할 뿐 아니라 패널의 구동에 필요한 구동회로를 기판에 직접 집적할 수 있기 때문에 전체 표시 소자의 소형화 및 저가격화를 기할 수 있는 장점이 있다.In recent years, the demand for high quality flat panel display devices is rapidly increasing due to the necessity of the high information society. A widely used flat panel display device is liquid crystal display (LCD). ELD (Eletro luminescence Display) and PDP (Plasma Display Panel). Among them, in particular, LCDs are most widely used because of their large area and the low power consumption. However, most of the LCD devices currently used use amorphous silicon having a mobility of less than or equal to 1, and such LCDs have a disadvantage in that the operating speed is slow and the driving circuits cannot be integrated on the same substrate. One of the problems to solve the problems of the LCD device using the amorphous silicon is a polycrystalline silicon thin film transistor. In case of LCD using polycrystalline silicon thin film transistor, the high mobility of polysilicon of about 100 enables high-speed driving and high-density of the device, as well as driving circuits required for driving the panel can be directly integrated into the substrate. There is an advantage that can be miniaturized and low price.
그러나 폴리 실리콘 박막 트랜지스터를 화소의 구동에 사용하는 LCD소자의 경우 다결정 실리콘 박막 트랜지스터가 가지는 높은 누설 전류(Off Current)에 의해 영상신호의 손실이 일어나고 이에 따라 화상의 콘트라스트 비가 저하되고 플리커(flicker)등이 나타나는 등의 문제점이 있다.However, in the case of an LCD device using a polysilicon thin film transistor to drive a pixel, the loss of an image signal occurs due to a high leakage current (off current) of the polysilicon thin film transistor. There are problems such as appearing.
이러한 문제점을 해결하기 위하여 화소의 구동에 사용되는 박막 트랜지스터에 한하여 누설전류를 줄여 주고자하는 노력이 다방면에서 진행되어 왔다. 박막 트랜지스터의 게이트-드레인에 존재하는 강한 전계에 의해 발생하는 이 누설전류를 줄여 주는 여러가지 방안 중 가장 효과적인 것이 박막 트랜지스터의 드레인 영역에 주입되는 불순물의 량을 제어하는 즉, 오프-셋 구조이다. 이 구조는 강한 전계가 발생하는 게이트-드레인 사이의 실효거리를 늘려서 전계를 감소시킴으로써 누설 전류를 줄일 수 있도록 된 것이다.In order to solve this problem, efforts have been made to reduce leakage current only in thin film transistors used for driving pixels. The most effective method of reducing this leakage current caused by the strong electric field present in the gate-drain of the thin film transistor is to control the amount of impurities injected into the drain region of the thin film transistor, that is, the off-set structure. This structure reduces the electric field by reducing the electric field by increasing the effective distance between the gate and the drain where a strong electric field occurs, thereby reducing the leakage current.
그리고, LDD(Lightly Doped Drain) 구조를 이용한 박막 트랜지스터의 경우 기존의 코-프레너(Co-planar)구조의 박막 트랜지스터에 비해 현저하게 낮은 누설 전류량을 가지는 것으로 알려 지고 있다. 즉, 온-커런트(On-current)의 감소는 거의 없이 오프-커런트(Off-current)를 감소시킬 수 있기때문에 누설전류에 따른 화질의 저하를 방지할 수 있다.In addition, a thin film transistor using a lightly doped drain (LDD) structure is known to have a significantly lower leakage current than a thin film transistor having a co-planar structure. That is, since the on-current can be reduced with little reduction in on-current, it is possible to prevent the deterioration of image quality due to leakage current.
제1도는 상기 LDD 구조의 박막 트랜지스터의 개략적 단면도이다.1 is a schematic cross-sectional view of a thin film transistor having the LDD structure.
도면에서 8은 유리 기판이며 6은 도핑이 되지 않은 활성층의 다결정 실리콘의 채널이며, 그 양측 2와 3은 도핑된 활성층의 소오스와 드레인이다. 그리고 7a는 상기 활성층의 위에 형성되는 게이트 절연층으로서 상기 소오스(2)와 드레인(3)에 대응하는 스루우 홀을 갖는다. 상기 절연층(7)의 정중앙에 마련되는 1 은 게이트이 며, 1a, 2a 그리고 3a는 게이트 전극, 소오스 전극 그리고 드레인 전극 그리고 7b는 제2절연층이다.In the figure, 8 is a glass substrate, 6 is a channel of polycrystalline silicon of an undoped active layer, and both sides 2 and 3 are sources and drains of the doped active layer. 7a is a gate insulating layer formed on the active layer and has a through hole corresponding to the source 2 and the drain 3. 1 at the center of the insulating layer 7 is a gate, 1a, 2a and 3a are a gate electrode, a source electrode and a drain electrode, and 7b is a second insulating layer.
위의 구조에서 상기 게이트가 상기 채널에서 오프-셋되어 소오스 측으로 쏠리어 있는 것을 알수 있는데, 이러한 구조를 얻기 위한 방법으로는 드레인으로 이온 주입을 차단하기 위해 마스킹을 위한 스페이서를 마련하는 방법, 게이트를 두번 노광/식각하여 드레인을 이온이 주입된 영역에서 후퇴시키는 방법, 그리고 게이트 식각시 언더 -컷을 실시하여 게이트 구조를 역사다리 형으로 만드는 방법 등이 있다. 그러나, 앞의 두가지의 경우는 LDD를 위한 마스크가 요구되며, 공정이 복잡해지고 이에 따라 소자의 수율이 떨어지는 문제점이 있고, 게이트 언더-컷 방식의 경우 공정의 재현성을 높이기가 어려워 실용화에 있어서 문제가 있다.In the above structure, it can be seen that the gate is offset to the source side by being offset from the channel. In order to obtain such a structure, a method of preparing a spacer for masking to block ion implantation into the drain, There are a method of retreating the drain from the ion-implanted region by exposure / etching twice, and a method of making the gate structure inverted by performing under-cut during gate etching. However, in the previous two cases, a mask for LDD is required, and there is a problem in that the process is complicated and the yield of the device is lowered. In the case of the gate under-cut method, it is difficult to increase the reproducibility of the process, which causes problems in practical use. have.
본 발명은 이상과 같은 문제점을 개선하기 위하여 창안된 것으로서, 효율적으로 전류 누설이 억제된 다결정 실리콘 박막 트랜지스터를 제공함에 그 목적이 있다.The present invention has been made to improve the above problems, and an object thereof is to provide a polycrystalline silicon thin film transistor in which current leakage is effectively suppressed.
또한 본 발명은 액정표시소자에서 콘트라스트 비를 향상시켜 양질의 화상을 실현할 수 있는 다결정 실리콘 박막 트랜지스터를 제공함에 그 목적이 있다.Another object of the present invention is to provide a polycrystalline silicon thin film transistor capable of realizing a high quality image by improving contrast ratio in a liquid crystal display device.
상기의 목적을 달성하기 위하여 본 발명 다결정 실리콘 박막 트랜지스터는, 기판과, 상기 기판에 형성되며 상기 다결정 실리콘의 채널의 양측에 불순물이 도핑된 소오스와 드레인이 마련된 활성층과, 상기 활성층과 전기적인 절연을 유지하며 상기 채널의 상부에 위치되는 게이트를 갖춘 다결정 실리콘 박막 트랜지스터에 있어서, 상기 드레인에 인접된 상기 채널의 상방에 마스크층이 마련된 점에 그 특징이 있다.In order to achieve the above object, the polycrystalline silicon thin film transistor of the present invention comprises a substrate, an active layer formed on the substrate and having an impurity doped source and a drain on both sides of a channel of the polycrystalline silicon, and electrically insulating the active layer. A polycrystalline silicon thin film transistor having a gate which is held above the channel, which is maintained, is characterized in that a mask layer is provided above the channel adjacent to the drain.
상기 다결정 실리콘 마스크층은 전기적으로 중성이며, 그리고 상기 게이트와 같은 소재로 이루어 지며, 특히 같은 패터닝 공정을 통해서 형성되도록 하는 것이 바람직하다.The polycrystalline silicon mask layer is electrically neutral and is made of the same material as the gate, and is particularly preferably formed through the same patterning process.
이상의 본발명 다결정 실리콘 박막 트랜지스터에 있어서 상기 다결정 실리콘 마스크층은 이온 주입 공정시 마스크의 역할을 하며, 이로써 게이트와 드레인간의 실효거리를 크게 한다.In the polycrystalline silicon thin film transistor of the present invention, the polycrystalline silicon mask layer serves as a mask during the ion implantation process, thereby increasing the effective distance between the gate and the drain.
이하 첨부된 도면을 참조하면서 본발명의 실시예를 상세히 설명한다.Hereinafter, embodiments of the present invention will be described in detail with reference to the accompanying drawings.
제3도와 제4도를 참조하면, 유리 기판(80)의 상면에 중앙의 도핑되지 않은 다결정 실리콘 채널(60)과 이 양측의 도핑된 다결정실리콘 소오스(20)와 드레인(30)을 갖는 활성층이 마련되고, 상기 활성층의 상부에는 제1절연층(70a)이 마련되고 제1절연층(70a)의 위에는 다결정 실리콘 게이트(10)와 마스크층(11)이 마련된다. 그리고 상기 게이트(10)와 마스크층(11)의 위에는 제2절연층(70b)이 전면적으로 형성된다. 그리고 상기 절연층(70a)(70b) 들에는 상기 게이트(10)와 상기 소오스(20), 그리고 드래인(30)에 대응하는 스루우 홀이 마련되고 여기에 각 전극(10a)(20a)(30a)들이 각각 형성된다.3 and 4, an active layer having a central undoped polycrystalline silicon channel 60 on the upper surface of the glass substrate 80, and a doped polycrystalline silicon source 20 and a drain 30 on both sides thereof. The first insulating layer 70a is provided on the active layer, and the polycrystalline silicon gate 10 and the mask layer 11 are provided on the first insulating layer 70a. The second insulating layer 70b is entirely formed on the gate 10 and the mask layer 11. Through-holes corresponding to the gate 10, the source 20, and the drain 30 are provided in the insulating layers 70a and 70b, and the electrodes 10a and 20a ( 30a) are formed respectively.
이러한 구조의 본발명 다결정 실리콘 박막 트랜지스터는 제4도에 도시된 바와 같이, 상기 게이트(10)의 옆에 마스크층(11)이 마련되어 있고, 이 마스크층(11)이 드레인(30)에 인접된 다결정실리콘(60)의 위에 위치한다는 점에 그 특징이 있다.In the present invention polycrystalline silicon thin film transistor of this structure, as shown in FIG. 4, a mask layer 11 is provided next to the gate 10, and the mask layer 11 is adjacent to the drain 30. The feature is that it is located above the polysilicon 60.
이러한 구조에 의하면, 게이트(10)와 드레인(30)간의 실효거리가 충분히 길어지게 되는데, 효과적인 오프-셋 효과를 위하여 상기 게이트와 마스크 층간의 간격은 0.3 내지 0.7㎛ 특히 0.5㎛로 하며 그리고 마스크층의 폭은 0.3 내지 0.7㎛ 특히 0.5㎛가 되도록 한다.According to this structure, the effective distance between the gate 10 and the drain 30 becomes sufficiently long. For the effective off-set effect, the distance between the gate and the mask layer is 0.3 to 0.7 mu m, in particular 0.5 mu m, and the mask layer The width of is to be 0.3 to 0.7 mu m, in particular 0.5 mu m.
상기한 바와 같이 게이트(10)와 드레인(30)의 실효거리의 확보는 상기 마스크층(11)이 이온 도핑시 마스크의 역할을 하게 됨으로써 가능하게 된다. 즉, 상기 마스크층(11)은 제조 과정 중 드레인에 인접된 부위를 마스킹하여 이온의 도핑을 막아 주는 마스크의 역할을 하여 게이트(10)에 중첩되지 않는 부위에도 도핑이 되지 않게 하는 기능을 하게 되며, 소자 동작시에는 전기적으로 중성이기 때문에 아무런 기능을 하지 않는다. 상기한 바와 같이 상기 마스크층에 의해 이온이 도핑되지 않은 부위는 게이트와 드레인 사이에 발생하는 고전계를 감쇄시키고, 전자의 이동 즉 전류를 제한함으로서 오프 커런트를 감소시킨다. 그러나 공핍영역(Depeletion)이나 전위 영역(Inversion)에서는 길이 가 긴 게이트 하부에 흐르는 전류는 드레인 영역의 농도가 이에 관계없이 주사(Injection)나 투과(Tunneling)에 의해서 흐르게 되므로 온 커런트에는 큰 영향이 없다. 즉, 게이트-드레인 사이에 직접 여기될 수 있는 전계는 이온이 주입되지 않은 채널의 영역에 의해 마스크층의 폭 만큼 이격거리를 가지게 되고 이에 의해 게이트-드레인 사이의 전계는 통상의 코-프레너 박막 트랜지스터에 비해 낮아 질 수 있게 된다.As described above, the effective distance between the gate 10 and the drain 30 can be secured by acting as the mask when the mask layer 11 is ion-doped. That is, the mask layer 11 functions as a mask that prevents doping of ions by masking a portion adjacent to the drain during the manufacturing process so that the mask layer 11 is not doped even in a portion that does not overlap the gate 10. At the time of operation, the device is electrically neutral and does not function. As described above, the portion where the ions are not doped by the mask layer attenuates the high electric field generated between the gate and the drain, and reduces the off current by limiting the movement of electrons, that is, the current. However, in the depletion region or the inversion region, the current flowing under the long gate flows by injection or tunneling regardless of the concentration of the drain region, so there is no significant effect on the on current. . That is, the electric field that can be directly excited between the gate and the drain is spaced apart by the width of the mask layer by the region of the channel where no ions are implanted, whereby the electric field between the gate and the drain is a conventional co-prener thin film. It can be lower than the transistor.
이상과 같은 본발명에 의하면, 박막 트랜지스터의 오프 커런트 감소로 화면의 콘트라스트 비 및 휘도가 향상되며, 기존의 코-프레너 방식의 공정을 수정없이 이용할 수 있어서 마스크 제작이나 기타의 공정이 필요없기 때문에 제품의 저가격화가 가능하게 되며, 그리고 LCD에서 화소 구동용 박막 트랜지스터의 사이즈를 줄일 수 있으므로 화소의 개구율을 높일 수 있게 된다.According to the present invention as described above, the contrast ratio and brightness of the screen can be improved by reducing the off current of the thin film transistor, and since the existing co-prener process can be used without modification, no mask fabrication or other process is required. It is possible to reduce the price of the product, and to reduce the size of the pixel driving thin film transistor in the LCD, thereby increasing the aperture ratio of the pixel.
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