KR100294638B1 - Method for forming contact hole of semiconductor device - Google Patents

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Abstract

PURPOSE: A method for forming a contact hole of a semiconductor device is provided to increase a margin of a mask aligning by etching a multi-layer insulating layer respectively without adding a photolithographic process to increase inlet dimension of a contact hole. CONSTITUTION: A first interlayer dielectric(22) is formed on a substrate(20) in which any of process is completed. A first photoresist pattern is formed to open a contact hole having a predetermined width on the interlayer dielectric. The opened width is wider by isotropic etching a part of the first photoresist pattern. A first contact hole(24) is formed to have a wider width than the predetermined width by etching the first interlayer dielectric using the first photoresist pattern as a mask. A conductive layer pattern is formed to bury the first contact hole. A second interlayer dielectric(27) is formed on the conductive pattern. A second photoresist pattern is formed on the second interlayer dielectric to expose any portion of the conductive layer pattern. A second contact hole(28) is formed by etching the second interlayer dielectric using the second photoresist pattern as a mask to secure a width having an aligning margin with the first contact hole.

Description

반도체 장치의 콘택홀 형성 방법{METHOD FOR FORMING CONTACT HOLE OF SEMICONDUCTOR DEVICE}Contact hole formation method of a semiconductor device {METHOD FOR FORMING CONTACT HOLE OF SEMICONDUCTOR DEVICE}

본 발명은 반도체 장치 제조 방법에 관한 것으로, 특히 반도체 장치의 콘택홀 형성 방법에 관한 것이다.The present invention relates to a method for manufacturing a semiconductor device, and more particularly, to a method for forming a contact hole in a semiconductor device.

일반적으로, 자기정렬(self aligned) 방법으로 반도체 장치의 콘택홀을 형성할 경우 콘택홀과 금속 배선과의 자기정렬 과정에서 콘택홀 폭의 감소가 불가피한데, 다층의 금속 배선 구조를 갖는 반도체 장치에 형성되는 콘택홀 폭은 점점 더 감소할 수밖에 없다.In general, when forming the contact holes of the semiconductor device by a self aligned method, it is inevitable to decrease the contact hole width during the self-alignment process between the contact hole and the metal wiring. The contact hole width formed is bound to decrease gradually.

한편, 디램(DRAM) 제조 공정에서, 게이트 전극, 제1 층간절연막, 비트라인(bit line) 및 제2 층간절연막을 차례로 형성한 후 제1 층간절연막 및 제2 층간절연막을 한 번에 식각하여 콘택홀을 형성할 경우, 과도식각을 실시하여야 하므로 기판이 손상되는데 이로 인하여 소자의 리프레쉬(refresh) 특성이 저하된다.Meanwhile, in a DRAM manufacturing process, a gate electrode, a first interlayer insulating film, a bit line, and a second interlayer insulating film are sequentially formed, followed by etching the first interlayer insulating film and the second interlayer insulating film at once. When the hole is formed, the substrate is damaged because the over etching is to be performed, thereby reducing the refresh characteristics of the device.

그리고, 반도체 소자의 집적도가 증가함에 따라 콘택홀 형성에 관한 다양한 방법이 개발되고 있는데, 이 중 하나가 다층의 절연막을 여러 번 식각하여 하나의 콘택홀을 형성하는 방법으로, 금속 배선 및 절연막을 형성할 때마다 매층의 절연막을 식각하여 하나의 콘택홀을 형성한다.In addition, as the degree of integration of semiconductor devices increases, various methods for forming contact holes have been developed, and one of them is a method of forming a contact hole by etching multiple layers of insulating films several times. Each time, the insulating film of each layer is etched to form one contact hole.

첨부된 도면 도1은 종래 기술에 따른 반도체 장치의 콘택홀 형성 공정 단면도이다. 이하, 도1을 참조하여 종래 기술에 따른 반도체 장치의 콘택홀 형성 방법을 설명한다.1 is a cross-sectional view illustrating a process of forming a contact hole in a semiconductor device according to the related art. Hereinafter, a method for forming a contact hole in a semiconductor device according to the related art will be described with reference to FIG. 1.

먼저, 반도체 기판(10) 상에 게이트 전극(11) 및 스페이서(12)를 형성하고 이온주입 공정을 실시하여 소오스 및 드레인 접합 영역(도시하지 않음)을 형성한다.First, the gate electrode 11 and the spacer 12 are formed on the semiconductor substrate 10 and an ion implantation process is performed to form source and drain junction regions (not shown).

이어서, 식각마스크로 질화막(13)을 형성하고, 제1 층간절연막(14)을 형성한 후 선택적으로 식각하여 게이트 전극(11) 사이의 반도체 기판(10) 표면을 노출하는 제1 콘택홀(15)을 형성한다.Subsequently, the nitride layer 13 is formed using an etching mask, the first interlayer insulating layer 14 is formed, and then selectively etched to expose the surface of the semiconductor substrate 10 between the gate electrodes 11. ).

다음으로, 제1 콘택홀(15) 내부에 전도막을 매립한 후, 금속 배선(16) 및 제2 층간절연막(17)을 형성한다. 이어서, 제2 층간절연막(17)을 식각하여 제1 콘택홀(15)을 통하여 반도체 기판(10)과 연결되는 제2 콘택홀(17)을 형성한다.Next, after the conductive film is embedded in the first contact hole 15, the metal wiring 16 and the second interlayer insulating film 17 are formed. Subsequently, the second interlayer insulating layer 17 is etched to form a second contact hole 17 connected to the semiconductor substrate 10 through the first contact hole 15.

상기와 같이 이루어지는 종래의 콘택홀 형성 방법에서 제1 콘택홀(15)과 제2 콘택홀(17)을 형성을 위한 마스크 정렬 마진(margin)을 확보하기 위하여 제1 콘택홀(15) 내부에 전도막을 매립하는 과정에서 제1 콘택홀 (15) 입구에 전도막 패턴을 크게 형성하기도 한다. 이 때, 제1 콘택홀(15) 입구에 전도막 패턴을 형성하기 위한 별도의 사진식각공정이 필요하다. 또한, 제1 콘택홀(15) 입구 부분 전체를 넓혀주기도 하는데 이 경우에도 별도의 식각공정이 필요하다. 또한, 제1 콘택홀(15)을 크게 형성하기 위한 마스크를 사용하여 콘택홀을 형성할 수도 있으나 패턴의 집적도가 높아짐에 따라 콘택홀의 크기만을 크게 정의하기가 어렵다.In the conventional method of forming a contact hole as described above, conduction is performed in the first contact hole 15 to secure a margin of mask alignment for forming the first contact hole 15 and the second contact hole 17. In the process of filling the film, a conductive film pattern may be formed at the entrance of the first contact hole 15. In this case, a separate photolithography process is required to form a conductive film pattern at the entrance of the first contact hole 15. In addition, the entire inlet portion of the first contact hole 15 may be widened. In this case, a separate etching process is required. In addition, although the contact hole may be formed using a mask for forming the first contact hole 15 largely, it is difficult to define only the size of the contact hole largely as the degree of integration of the pattern is increased.

상기와 같은 문제점을 해결하기 위하여 안출된 본 발명은 고집적 반도체 장치의 콘택홀을 효과적으로 형성함에 있어 마스크 정렬 마진을 증대시킬 수 있는 반도체 장치의 콘택홀 형성 방법을 제공하는데 그 목적이 있다.SUMMARY OF THE INVENTION An object of the present invention is to provide a method for forming a contact hole in a semiconductor device capable of increasing a mask alignment margin in effectively forming a contact hole in a highly integrated semiconductor device.

도1은 종래 기술에 따른 반도체 장치의 콘택홀 형성 공정 단면도.1 is a cross-sectional view of a process for forming a contact hole in a semiconductor device according to the prior art;

도2a 내지 도2e는 본 발명의 일실시예에 따른 반도체 장치의 콘택홀 형성 공정 단면도.2A to 2E are cross-sectional views of a contact hole forming process of a semiconductor device according to an embodiment of the present invention.

도3a 내지 도3d는 본 발명의 다른 실시예에 따른 반도체 장치의 콘택홀 형성 평면 및 단면을 나타내는 SEM 사진.3A to 3D are SEM photographs showing a contact hole forming plane and a cross section of a semiconductor device according to another embodiment of the present invention.

* 도면의 주요 부분에 대한 부호의 설명* Explanation of symbols for the main parts of the drawings

20 : 반도체 기판 21 : 제1 전도막 패턴20: semiconductor substrate 21: first conductive film pattern

22 : 제1 층간절연막 23 : 제1 감광막 패턴22: first interlayer insulating film 23: first photosensitive film pattern

23' : 제2 감광막 패턴 24: 제1 콘택홀23 ': second photosensitive film pattern 24: first contact hole

25 : 전도막 26: 제2 전도막 패턴25: conductive film 26: second conductive film pattern

27 : 제2 층간절연막 28: 제2 콘택홀27: second interlayer insulating film 28: second contact hole

31 : 게이트 32: 질화막31: gate 32: nitride film

34 : 전도막34: conductive film

상기와 같은 목적을 달성하기 위한 본 발명은 반도체 장치의 콘택홀 형성 방법에 있어서, 반도체 기판 상에 층간절연막을 형성하는 제 1 단계; 상기 층간절연막 상에 콘택홀 영역을 오픈하는 감광막 패턴을 형성하는 제 2 단계; 상기 감광막 패턴을 등방성 부분 식각하여 상기 감광막 패턴의 오픈 폭을 넓히는 제 3 단계; 및 상기 폭이 넓어진 감광막 패턴을 식각마스크로 상기 층간절연막을 식각하여 상기 반도체 기판이 노출되는 콘택홀을 형성하는 제 4 단계를 포함하여 이루어짐을 특징으로 하고, 본 발명의 다른 실시예는 소정 공정이 완료된 반도체 기판 상에 제 1 층간절연막을 형성하는 단계; 상기 제 1 층간절연막 상에 반사방지막을 형성하는 단계; 상기 반사방지막 상에 콘택홀 영역이 정의된 감광막패턴을 형성하는 단계; 상기 감광막패턴을 등방성 부분식각하여 상기 감광막패턴의 오픈 폭을 넓히는 단계; 상기 넓어진 감광막패턴을 마스크로 상기 제 1 층간절연막을 식각하여 상기 반도체 기판이 노출되는 제 1 콘택홀을 형성하는 단계; 상기 제 1 콘택홀 내에 전도막을 매립하여 전도막패턴을 형성하는 단계; 상기 전도막패턴 상부에 제 2 층간절연막을 형성하고 상기 제 2 층간절연막을 선택적으로 콘택 식각하여 상기 전도막 패턴 상에 오버레이 마진이 확보된 제 2 콘택홀을 형성하는 단계를 포함하여 이루어짐을 특징으로 한다.According to an aspect of the present invention, there is provided a method of forming a contact hole in a semiconductor device, the method comprising: forming an interlayer insulating film on a semiconductor substrate; Forming a photoresist pattern on the interlayer insulating layer, the photoresist pattern openings opening contact hole regions; A third step of isotropically etching the photoresist pattern to widen an open width of the photoresist pattern; And forming a contact hole through which the semiconductor substrate is exposed by etching the interlayer insulating layer using the wider photoresist pattern as an etch mask. Another embodiment of the present invention provides a method for forming a contact hole. Forming a first interlayer insulating film on the completed semiconductor substrate; Forming an anti-reflection film on the first interlayer insulating film; Forming a photoresist pattern on which the contact hole region is defined; Isotropically etching the photoresist pattern to widen an open width of the photoresist pattern; Etching the first interlayer insulating layer using the wider photoresist pattern as a mask to form a first contact hole through which the semiconductor substrate is exposed; Filling a conductive film in the first contact hole to form a conductive film pattern; And forming a second contact hole having an overlay margin secured on the conductive film pattern by forming a second interlayer insulating film on the conductive film pattern and selectively contact etching the second interlayer insulating film. do.

첨부된 도면 도2a 내지 도2e는 본 발명의 일실시예에 따른 반도체 장치의 콘택홀 형성 공정 단면도이다. 본 발명의 일실시예에 따른 반도체 장치의 콘택홀 형성 방법은 다음과 같이 이루어진다.2A through 2E are cross-sectional views illustrating a process of forming a contact hole in a semiconductor device according to an embodiment of the present invention. A method for forming a contact hole in a semiconductor device according to an embodiment of the present invention is performed as follows.

먼저, 도2a에 도시한 바와 같이 반도체 기판(20) 상에 제1 전도막 패턴(21)을 형성한 후 제1 층간절연막(22)을 형성한다. 이어서, 제1 층간절연막(22) 상부에 감광막을 도포하고 노광 및 현상 공정으로 패터닝하여 콘택홀 형성을 위한 제1 감광막 패턴(23)을 형성한다. 도면부호 'a'는 제1 감광막 패턴(23)으로 정의된 콘택홀의 폭을 나타낸다. 상기 제1 전도막 패턴(21)은 게이트 전극이 될 수도 있다.First, as shown in FIG. 2A, the first conductive layer pattern 21 is formed on the semiconductor substrate 20, and then the first interlayer insulating layer 22 is formed. Subsequently, a photoresist film is coated on the first interlayer insulating film 22 and patterned by an exposure and development process to form a first photoresist pattern 23 for forming a contact hole. Reference numeral 'a' denotes the width of the contact hole defined by the first photoresist pattern 23. The first conductive layer pattern 21 may be a gate electrode.

다음으로, 도2b에 도시한 바와 같이 콘택 식각 장치 내에서 제1 감광막 패턴(23)을 등방성 부분 식각하고 연속적인 인시튜(IN-SITU) 건식 콘택홀 식각을 실시하여, 원래의 제1 감광막패턴(23)보다 콘택홀 크기가 큰 제2 감광막패턴(23')을 형성한다. 즉, 식각되기 전의 제1 감광막패턴(23)이 정의한 콘택홀의 폭(a)보다 식각 후 제2 감광막패턴(23')이 정의하는 콘택홀의 폭(b)이 더 크도록 한다. 도2b에서 알 수 있듯이, 콘택홀 크기가 큰 제2 감광막 패턴(23')을 형성함으로써

Figure pat00001
만큼의 마스크 정렬 마진을 확보할 수 있다.Next, as shown in FIG. 2B, the first photoresist layer pattern 23 isotropically etched in the contact etching apparatus, and continuous IN-SITU dry contact hole etching is performed to produce the original first photoresist layer pattern. A second photosensitive film pattern 23 'having a larger contact hole size than that of 23 is formed. That is, the width b of the contact hole defined by the second photoresist layer pattern 23 ′ after etching is greater than the width a of the contact hole defined by the first photoresist layer pattern 23 before etching. As can be seen in FIG. 2B, the second photoresist pattern 23 'having a large contact hole size is formed.
Figure pat00001
As much mask alignment margin as possible.

여기서, 상기 콘택홀의 크기를 크게 하기 위한 제1 감광막 패턴(23)의 등방성 식각은, 산소 가스를 이용하는데, 전체 가스량의 30 % 미만으로 NF3, CF4, CHF3, CH3F, C2F6, C3F8, C4F8, CH2F 등의 불소계 가스를 첨가하고, 전체 가스량 중의 40 % 내지 85%는 He, Ar, Xe, N2등의 불활성가스 또는 운반가스가 차지할 수도 있다 한다. 또한, 식각장비를 플라즈마 형성 전원과 DC 바이어스 인가 전원이 독립적으로 분리되어 있는 건식 식각 장비로서, ECR(electron cyclotron resonance), ICP(inductively coupled plasma), TCP(transmission coupled plasma), HELICON 등의 고밀도 플라즈마 발생 장비를 이용한다. 본 발명의 일실시예에서는 가열된 실리콘 루프(heated silicon roof)가 장착된 ICP 방식의 챔버에서 산소 가스를 주식각 가스로 이용하여 실리콘 루프의 온도를 140 ℃ 내지 290 ℃가 되도록 하고, ICP RF 전력을 1200 W 내지 2800 W, 바이어스 RF 전력을 0 W 내지 400 W 그리고, 전체 가스량을 30 sccm 내지 500 sccm으로 하여 제1 감광막패턴(23)을 식각한다.Here, the isotropic etching of the first photoresist layer pattern 23 for increasing the size of the contact hole uses oxygen gas, but less than 30% of the total amount of gas NF 3 , CF 4 , CHF 3 , CH 3 F, C 2 Fluorine-based gases such as F 6 , C 3 F 8 , C 4 F 8 , and CH 2 F are added, and 40% to 85% of the total gas amount is occupied by inert gas such as He, Ar, Xe, N 2 or carrier gas. It may be. In addition, the etching equipment is a dry etching equipment in which the plasma forming power source and the DC bias applied power source are independently separated from each other. Use generating equipment. In an embodiment of the present invention, the temperature of the silicon loop is 140 ° C. to 290 ° C. by using oxygen gas as a stock angle gas in an ICP chamber equipped with a heated silicon roof, and the ICP RF power. The first photosensitive film pattern 23 is etched using 1200 W to 2800 W, a bias RF power of 0 W to 400 W, and a total gas amount of 30 sccm to 500 sccm.

다음으로, 도2c에 도시한 바와 같이 식각된 제2 감광막 패턴(23')을 식각마스크로 제1 층간절연막(22)을 선택적으로 식각하여 반도체 기판(20) 표면이 노출되는 제1 콘택홀(24)을 형성한다. 상기 제1 감광막패턴(23)을 등방성 식각하는 과정과 상기 제1 층간절연막(22)을 식각하여 제1 콘택홀(24)을 형성하는 과정은 동일한 챔버에서 이루어진다.Next, as illustrated in FIG. 2C, the first contact hole exposing the surface of the semiconductor substrate 20 by selectively etching the first interlayer insulating layer 22 using the etched second photoresist layer pattern 23 ′ as an etch mask. 24). The isotropic etching of the first photoresist layer pattern 23 and the process of forming the first contact hole 24 by etching the first interlayer insulating layer 22 are performed in the same chamber.

다음으로, 도2d에 도시한 바와 같이 식각된 제2 감광막패턴(23')을 제거하고, 제1 콘택홀(24) 내부를 폴리실리콘 또는 텅스텐 등의 전도막(25)으로 매립한다.Next, as illustrated in FIG. 2D, the etched second photoresist layer pattern 23 ′ is removed, and the inside of the first contact hole 24 is filled with a conductive layer 25 such as polysilicon or tungsten.

다음으로, 도2e에 도시한 바와 같이 제2 전도막 패턴(26)을 형성한 후, 제2 층간절연막(27)을 형성하고 선택적으로 식각하여 제1 콘택홀(24)에 매립된 전도막(25)을 노출시키는 제2 콘택홀(28)을 형성한다. 상기 제2 전도막 패턴(26)은 비트라인일 수 있다. 도면부호 'c'는 제2 콘택홀(28)의 폭을 나타내는 것으로, 제1 콘택홀(24)의 폭(a)과 제2 콘택홀의 폭(c)의 차이에 의해 마스크 정렬 마진이

Figure pat00002
로 정해진다.Next, as shown in FIG. 2E, after forming the second conductive film pattern 26, the second interlayer insulating film 27 is formed and selectively etched to fill the first contact hole 24. A second contact hole 28 exposing 25 is formed. The second conductive layer pattern 26 may be a bit line. Reference numeral 'c' denotes the width of the second contact hole 28. The mask alignment margin is changed by the difference between the width a of the first contact hole 24 and the width c of the second contact hole.
Figure pat00002
It is decided.

상기 제1 층간절연막 상에 제1 감광막패턴(23)을 형성하기 전 감광막과 성질이 유사한 유기물질을 이용하여 반사방지막을 형성하기도 한다. 유기물질을 반사방지막으로 형성하면 SiN 및 TiN 등의 다른 반사방지막에 비하여 식각 후 감광막을 제거할 수 있는 점이 좋지만, 감광막 패턴 사이에 유기물질이 드러나는 문제로 인하여 사용이 기피되어 왔다. 본 발명에서는 상기 감광막 패턴을 등방성 식각하는 과정에서 감광막 패턴 사이에 노출된 유기물질이 제거된다.Before forming the first photoresist layer pattern 23 on the first interlayer insulating layer, an anti-reflection layer may be formed using an organic material having similar properties to the photoresist layer. When the organic material is formed as an antireflection film, it is preferable to remove the photoresist film after etching as compared to other antireflection films such as SiN and TiN, but use has been avoided due to the problem of the organic material being exposed between the photoresist patterns. In the present invention, the organic material exposed between the photoresist patterns is removed in the process of isotropically etching the photoresist pattern.

첨부된 도면 도3a 및 도3b, 그리고 도3c 내지 도3d는 각각 본 발명의 다른 실시예에 따른 공정 평면 및 단면을 나타내는 SEM(scanning electron microscopy) 사진이다. 본 발명의 다른 실시예에 따른 반도체 장치의 콘택홀 형성 방법은 다음과 같이 이루어진다.3A and 3B, and FIGS. 3C to 3D are scanning electron microscopy (SEM) photographs showing a process plane and a cross-section, respectively, according to another embodiment of the present invention. A method for forming a contact hole in a semiconductor device according to another embodiment of the present invention is performed as follows.

먼저, 반도체 장치의 콘택홀을 형성하기 위하여 반도체 기판 상에 게이트 전극을 형성한 후 식각마스크로 질화막을 형성하고, 제1 층간절연막을 형성한다. 상기 제1 층간절연막 상에 유기물질로 반사방지막을 형성하기도 한다.First, in order to form a contact hole in a semiconductor device, a gate electrode is formed on a semiconductor substrate, a nitride film is formed using an etching mask, and a first interlayer insulating film is formed. An antireflection film may be formed of an organic material on the first interlayer insulating film.

다음으로, 콘택홀 형성 마스크를 사용하여 제1 층간절연막 상에 감광막 패턴을 형성하고, 상기 감광막 패턴의 일부를 등방성 식각하여 콘택홀의 폭을 넓힌다. 이때, 상기 감광막 패턴을 등방성 식각하기 위한 조건은 앞에서 설명한 본 발명의 일실시예와 동일하다. 도3a 및 도3b는 각각 콘택홀 형성 마스크를 이용하여 형성한 감광막 패턴 및 등방성 식각된 감광막 패턴의 평면을 보이는 SEM 사진으로 감광막 패턴을 등방성 식각할 경우 감광막 패턴이 노출하는 폭이 증가함을 알 수 있다.Next, a photoresist pattern is formed on the first interlayer insulating layer using a contact hole forming mask, and a portion of the photoresist pattern is isotropically etched to widen the contact hole. At this time, the conditions for isotropic etching the photosensitive film pattern is the same as the embodiment of the present invention described above. 3A and 3B are SEM images showing planes of photoresist patterns and isotropic etched photoresist patterns formed using contact hole forming masks, respectively. FIG. 3A and FIG. 3B show that when the photoresist pattern is isotropically etched, the width of the photoresist pattern is increased. have.

등방성 식각된 감광막 패턴을 식각마스크로 제1 층간절연막을 선택적으로 식각하여 반도체 기판 표면을 노출하는 제1 콘택홀을 형성한 후 제1 콘택홀 내부를 폴리실리콘 또는 텅스텐 등의 전도막으로 매립한다. 도3c는 제1 콘택홀을 형성한 후 제1 콘택홀 내에 전도막을 증착하고 전면 식각하여 매립한 후의 단면을 나타내는 SEM 사진이다.The first interlayer insulating layer is selectively etched using the isotropic etched photoresist pattern as an etch mask to form a first contact hole exposing the surface of the semiconductor substrate, and then the inside of the first contact hole is filled with a conductive film such as polysilicon or tungsten. FIG. 3C is a SEM photograph showing a cross section after a first contact hole is formed and a conductive film is deposited in the first contact hole, and the surface is etched and embedded.

다음으로, 제2 층간절연막을 형성하고, 선택적으로 식각하여 제1 콘택홀 내의 전도막을 노출하는 제2 콘택홀을 형성한다. 도3d는 제2 콘택홀을 형성한 후의 단면을 나타내는 SEM 사진이다.Next, a second interlayer insulating film is formed and selectively etched to form a second contact hole exposing the conductive film in the first contact hole. 3D is a SEM photograph showing a cross section after the formation of the second contact hole.

도3c 및 도3d에서 도면부호 '31'은 게이트 전극, '32'는 질화막, '33은 제1 층간절연막, '34'는 제1 콘택홀 내부에 매립된 전도막, '35'는 제2 층간절연막 그리고 '36'은 제2 콘택홀을 각각 나타낸다.3C and 3D, reference numeral 31 denotes a gate electrode, 32 denotes a nitride film, 33 denotes a first interlayer insulating layer, 34 denotes a conductive layer embedded in a first contact hole, and 35 denotes a second layer. The interlayer insulating film and '36' represent second contact holes, respectively.

상술한 바와 같이 본 발명을 다층의 층간절연막 콘택 식각에 적용하면 통상적인 적층 콘택(Stack contact) 공정에서 추가의 플러그 패드 크기 확보 공정없이, 후속 플러그 패드 크기 증대를 도모할 수 있으며, 따라서 상부 콘택의 플러그 패드에 대한 정렬마진을 확보할 수 있다.As described above, when the present invention is applied to the multilayer interlayer insulating layer contact etching, it is possible to increase the size of subsequent plug pads without additional plug pad size securing process in a conventional stack contact process, and thus Alignment margin for the plug pad can be secured.

이상에서 설명한 본 발명은 전술한 실시예 및 첨부된 도면에 의해 한정되는 것이 아니고, 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 여러 가지 치환, 변형 및 변경이 가능하다는 것이 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자에게 있어 명백할 것이다.The present invention described above is not limited to the above-described embodiments and the accompanying drawings, and various substitutions, modifications, and changes are possible in the technical field of the present invention without departing from the technical spirit of the present invention. It will be clear to those of ordinary knowledge.

상기와 같이 이루어지는 본 발명은 다층의 절연막을 각각 식각하여 반도체 장치의 콘택홀을 형성하는 방법에 있어서, 하부에 형성되는 콘택홀 입구의 면적을 증가시키기 위한 사진식각 공정 추가 없이 마스크 정렬 마진을 증가시키는 것이 가능하다.According to the present invention, a method of forming a contact hole of a semiconductor device by etching a plurality of insulating films, the mask alignment margin is increased without the addition of a photolithography process for increasing the area of the contact hole inlet formed below. It is possible.

Claims (12)

반도체장치의 제조 방법에 있어서, 소정 공정이 완료된 반도체 기판상에 제 1 층간절연막을 형성하는 제 1 단계; 상기 제 1 층간절연막상에 기설정된 폭의 콘택홀 영역을 오픈하는 제 1 감광막 패턴을 형성하는 제 2 단계; 상기 제 1 감광막 패턴을 등방성 부분 식각하여 상기 제 1 감광막 패턴의 오픈 폭을 넓히는 제 3 단계; 상기 폭이 넓어진 제 1 감광막 패턴을 식각마스크로 상기 제 1 층간절연막을 식각하여 상기 기설정된 폭보다 넓은 폭을 갖는 제 1 콘택홀을 형성하는 제 4 단계; 상기 제 1 콘택홀에 매립되는 전도막패턴을 형성하는 제 5 단계; 상기 전도막 패턴상에 제 2 층간절연막을 형성하는 제 6 단계; 상기 제 2 층간절연막상에 상기 전도막패턴을 소정 부분 노출시키는 제 2 감광막패턴을 형성하는 제 7 단계; 및 상기 제 2 감광막패턴을 마스크로 이용하여 상기 제 2 층간절연막을 식각하여 상기 제 1 콘택홀과의 정렬마진이 확보되는 폭을 갖는 제 2 콘택홀을 형성하는 제 8 단계를 포함하여 이루어짐을 특징으로 하는 반도체장치의 콘택홀 형성 방법.A method of manufacturing a semiconductor device, comprising: a first step of forming a first interlayer insulating film on a semiconductor substrate on which a predetermined process is completed; Forming a first photoresist pattern on the first interlayer insulating film, the first photoresist film pattern opening a contact hole region having a predetermined width; A third step of isotropically etching the first photoresist pattern to widen an open width of the first photoresist pattern; A fourth step of forming a first contact hole having a width wider than the predetermined width by etching the first interlayer insulating layer using the wider first photoresist pattern as an etch mask; A fifth step of forming a conductive film pattern buried in the first contact hole; A sixth step of forming a second interlayer insulating film on the conductive film pattern; A seventh step of forming a second photoresist film pattern exposing a portion of the conductive film pattern on the second interlayer insulating film; And an eighth step of forming the second contact hole having a width such that an alignment margin with the first contact hole is secured by etching the second interlayer insulating layer using the second photoresist pattern as a mask. A contact hole forming method of a semiconductor device. 제1항에 있어서, 상기 제 3 단계에서, 식각 가스로 산소 가스를 사용하는 것을 특징으로 하는 반도체 장치의 콘택홀 형성 방법.The method of claim 1, wherein in the third step, oxygen gas is used as an etching gas. 제1항에 있어서, 상기 제 3 단계는, 플라즈마 형성 전원과 DC 바이어스 전원이 독립적으로 분리되는 건식 식각장비에서 실시하는 것을 특징으로 하는 반도체 장치의 콘택홀 형성 방법.The method of claim 1, wherein the third step is performed in a dry etching apparatus in which the plasma forming power source and the DC bias power source are independently separated. 제2항에 있어서, 상기 산소 가스에 불소 함유 가스를 더 첨가하는 것을 특징으로 하는 반도체 장치의 콘택홀 형성 방법.The method of claim 2, further comprising adding a fluorine-containing gas to the oxygen gas. 제4항에 있어서, 상기 불소 함유 가스는 NF3, CF4, CHF3, CH3F, C2F6, C3F8, C4F8또는 CH2F 중 어느 하나를 이용하는 것을 특징으로 하는 반도체 장치의 콘택홀 형성 방법.According to claim 4, The fluorine-containing gas is characterized in that using any one of NF 3 , CF 4 , CHF 3 , CH 3 F, C 2 F 6 , C 3 F 8 , C 4 F 8 or CH 2 F. A method for forming a contact hole in a semiconductor device. 제2항에 있어서, 상기 산소 가스에 He, Ar, Xe 또는 N2중 어느 하나를 더 첨가하는 것을 특징으로 하는 반도체 장치의 콘택홀 형성 방법.The method of claim 2, wherein any one of He, Ar, Xe or N 2 is further added to the oxygen gas. 제4항에 있어서, 상기 불소 함유 가스가 차지하는 비율이 30 %를 넘지 않는 것을 특징으로 하는 반도체 장치의 콘택홀 형성 방법.The method for forming a contact hole in a semiconductor device according to claim 4, wherein the proportion of the fluorine-containing gas does not exceed 30%. 제6항에 있어서, 상기 산소 가스에서 상기 He, Ar, Xe 또는 N2가스가 차지하는 비율은 40 % 내지 85 %인 것을 특징으로 하는 반도체 장치의 콘택홀 형성 방법.The method of claim 6, wherein the ratio of the He, Ar, Xe, or N 2 gas in the oxygen gas is 40% to 85%. 제3항에 있어서, 상기 건식 식각 장비는 ECR, ICP, TCP 또는 HELICON 중 어느 하나의 방식을 이용하는 것을 특징으로 하는 반도체 장치의 콘택홀 형성 방법.The method of claim 3, wherein the dry etching equipment uses any one of ECR, ICP, TCP, and HELICON. 제1항 또는 제9항에 있어서, 상기 제 3 단계는, 상기 ICP 방식의 챔버 중 가열된 실리콘 루프가 장착된 챔버와 산소 가스를 식각가스로 이용하고, 상기 가열된 실리콘 루프의 온도가 140 ℃ 내지 290 ℃ 되도록 하고, ICP RF 전력을 1200 W 내지 2800 W로, 바이어스 전력을 0 W 내지 400 W로 인가하고, 혼합 가스의 양이 30 sccm 내지 500 sccm인 조건에서 실시하는 것을 특징으로 하는 반도체 장치의 콘택홀 형성 방법.The method of claim 1 or 9, wherein the third step comprises using an oxygen gas as an etching gas and a chamber in which the heated silicon loop is mounted in the chamber of the ICP method, and the temperature of the heated silicon loop is 140 ° C. To 290 ° C., ICP RF power is applied at 1200 W to 2800 W, bias power is applied at 0 W to 400 W, and the semiconductor device is carried out under the condition that the amount of mixed gas is 30 sccm to 500 sccm. Contact hole formation method. 소정 공정이 완료된 반도체 기판 상에 제 1 층간절연막을 형성하는 단계; 상기 제 1 층간절연막 상에 반사방지막을 형성하는 단계; 상기 반사방지막상에 콘택홀 영역이 정의된 감광막패턴을 형성하는 단계; 상기 감광막패턴을 등방성 부분식각하여 상기 감광막패턴의 오픈 폭을 넓히는 단계; 상기 넓어진 감광막패턴을 마스크로 상기 제 1 층간절연막을 식각하여 상기 반도체 기판이 노출되는 제 1 콘택홀을 형성하는 단계; 상기 제 1 콘택홀 내에 전도막을 매립하여 전도막패턴을 형성하는 단계; 상기 전도막패턴 상부에 제 2 층간절연막을 형성하고 오버레이 마진이 확보되도록 상기 제 2 층간절연막을 선택적으로 콘택 식각하여 상기 전도막 패턴 상에 제 2 콘택홀을 형성하는 단계를 포함하여 이루어짐을 특징으로 하는 반도체 장치의 콘택홀 형성 방법.Forming a first interlayer insulating film on the semiconductor substrate on which a predetermined process is completed; Forming an anti-reflection film on the first interlayer insulating film; Forming a photoresist pattern on which the contact hole region is defined, on the anti-reflection film; Isotropically etching the photoresist pattern to widen an open width of the photoresist pattern; Etching the first interlayer insulating layer using the wider photoresist pattern as a mask to form a first contact hole through which the semiconductor substrate is exposed; Filling a conductive film in the first contact hole to form a conductive film pattern; And forming a second contact hole on the conductive film pattern by forming a second interlayer insulating film on the conductive film pattern and selectively contact etching the second interlayer insulating film to secure an overlay margin. A method for forming a contact hole in a semiconductor device. 제11항에 있어서, 상기 감광막패턴을 등방성 부분식각하는 단계에서, 상기 감광막패턴 하부의 반사방지막이 제거되는 것을 특징으로 하는 반도체 장치의 콘택홀 형성 방법.The method of claim 11, wherein in the isotropic partial etching of the photoresist pattern, the anti-reflection film under the photoresist pattern is removed.
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