KR100287784B1 - 데이터통신용인터페이스회로 - Google Patents

Abstract

본 발명에 따른 인터페이스 회로는, CPU(중앙처리소자)와 외부 입출력 장치 사이의 데이터 통신용 인터페이스 회로이다. 이 회로는 프로토콜 운영부, 양방향 트랜시이버들, 램, 제1 제어 버퍼, 라인 구동부들, 주소 설정부, 제2 제어 버퍼, 데이터 버퍼 및 주소 버퍼를 포함한다. 프로토콜 운영부는, 두 채널의 입출력 포트들을 구비하여, CPU로부터의 제어 신호에 따라 입출력 포트들의 현재 상태가 입력 상태 및 출력 상태중에서 어느 상태에 속하는지를 판별하고, 어느 한 채널의 입출력 포트로부터 데이터가 입력되면 상응하는 데이터, 주소 및 제어 신호를 발생시켜 CPU에 전송하고, CPU로부터의 주소 및 제어 신호에 따라 CPU로부터의 데이터 신호를 상응하는 입출력 포트에 전송한다. 램에는, CPU로부터 프로토콜 운영부로 입력될 데이터 신호, 및 프로토콜 운영부로부터 CPU로 입력된 데이터 신호가 일시적으로 저장된다. 제1 제어 버퍼에는, CPU로부터 상기 프로토콜 운영부로 입력될 제어 신호, 및 프로토콜 운영부로부터 CPU로 입력될 제어 신호가 일시적으로 저장된다.

Description

데이터 통신용 인터페이스 회로

제 1 도는 본 발명의 일 실시예에 따른 테이터 통신용 인터페이스 회로의 블록도이다.

제 2 도는 제 1 도의 제어 방식을 도해한 개념도이다.

제 3 도는 제 1 도의 프로토콜 운영부의 모니터(MT) 모드 알고리즘을 예시한 제어 흐름도이다.

* 도면의 주요 부분에 대한 부호의 설명 *

1... 제어부, 1a... 프로토콜 운영부,

1b, 1c... 양방향 트랜시이버, 1d... 램,

1e... 제1 제어 버퍼, 2... 주소 설정부,

3, 4... 라인 구동부, 5... 제2 제어 버퍼,

6... 데이터 버퍼, 7... 주소 버퍼.

본 발명은 데이터 통신용 인터페이스 회로에 관한 것으로서, 원거리 데이터 통신시에도 통신의 신속성, 신뢰성, 및 정확성을 증대할 수 있는 인터페이스 회로에 관한 것이다.

일반적으로 많이 사용되는 테이터 통신용 인터페이스 회로로는, RS-232C 또는 RS-422 인터페이스 회로를 들 수 있다. 이러한 종래의 인터페이스 회로들은 단순한 직렬 통신 방식이 적용됨에 따라, 원거리 통신시 예를 들어, 150 미터(m) 이상의 거리에서 통신할 때에 통신의 신속성, 신뢰성, 및 정확성이 떨어지는 문제점이 대두되고 있다.

본 발명은 상기와 같은 문제점들을 개선하기 위하여 창안된 것으로서, 원거리 데이터 통신시에도 통신의 신속성, 신뢰성, 및 정확성을 증대시킬 수 있는 인터페이스 회로를 제공하는 것에 그 목적이 있다.

상기 목적을 달성하기 위한 본 발명의 인터페이스 회로는, CPU(중앙처리소자)와 외부 입출력 장치 사이의 데이터 통신용 인터페이스 회로이다. 이 회로는 프로토콜 운영부, 양방향 트랜시이버들, 램, 제1 제어 버퍼, 라인 구동부들, 주소 설정부, 제2 제어 버퍼, 데이터 버퍼 및 주소 버퍼를 포함한다.

상기 프로토콜 운영부는, 두 채널의 입출력 포트들을 구비하여, 상기 CPU로부터의 제어 신호에 따라 상기 입출력 포트들의 현재 상태가 입력 상태 및 출력 상태중에서 어느 상태에 속하는지를 판별하고, 어느 한 채널의 입출력 포트로부터 데이터가 입력되면 상응하는 데이터, 주소 및 제어 신호를 발생시켜 상기 CPU에 전송하고, 상기 CPU로부터의 주소 및 제어 신호에 따라 상기 CPU로부터의 데이터 신호를 상응하는 입출력 포트에 전송한다.

상기 양방향 트랜시이버들은 상기 프로토콜 운영부의 각각의 입출력 포트에 연결된다. 상기 램에는, 상기 CPU로부터 상기 프로토콜 운영부로 입력될 데이터 신호, 및 상기 프로토콜 운영부로부터 상기 CPU로 입력된 데이터 신호가 일시적으로 저장된다. 상기 제1 제어 버퍼에는, 상기 CPU로부터 상기 프로토콜 운영부로 입력될 제어 신호, 및 상기 프로토콜 운영부로부터 상기 CPU로 입력될 제어 신호가 일시적으로 저장된다.

상기 라인 구동부들은 상기 각각의 양방향 트랜시이버와 상기 입출력 장치 사이의 데이터 버스를 중계한다. 상기 주소 설정부는 상기 프로토콜 운영부의 시작 모드를 결정하기 위하여 마련된다. 상기 제2 제어 버퍼는 상기 제1 제어 버퍼와 상기 CPU 사이의 제어 버스를 중계한다. 상기 데이터 버퍼는 상기 CPU와 프로토콜 운영부 사이의 데이터 버스를 중계한다. 그리고 상기 주소 버퍼는 상기 CPU와 프로토콜 운영부 사이의 주소 버스를 중계한다.

본 발명의 상기 데이터 통신용 인터페이스 회로에 의하면, 상기 프로토콜 운영부에 의하여 상기 두 채널의 입출력 포트들을 모두 사용할 수 있으므로, 원거리 데이터 통신시에도 통신의 신속성을 증대시킬 수 있다. 또한, 일방향으로 전송될 데이터가 상기 램에 지속적으로 저장되면서 전송될 수 있으므로, 원거리 데이터 통신시에도 통신의 신뢰성 및 정확성을 증대시킬 수 있다. 아울러, 상기 프로토콜 운영부의 기능에 의하여, 상기 입출력 장치로의 별도의 제어 라인이 불필요하므로 연결 라인의 수를 줄일 수 있다.

바람직하게는, 상기 프로토콜 운영부의 동작 모드는 버스 제어 모드, 원격 터미널 모드 및 모니터 모드를 포함한다. 상기 버스 제어 모드에서는 데이터 버스의 정보 전송시 데이터의 흐름이 제어된다. 상기 원격 터미널 모드에서는, 상기 버스 제어 모드의 백업(Back-up) 기능이 수행되어, 상기 버스 제어 모드에서 제어된 데이터가 목적지에 전송된다. 상기 모니터 모드에서는, 전송될 데이터가 상기 램에 지속적으로 축적된다. 이에 따라, 통신 상태에 따라 상기 각 모드가 시분할 수행될 수 있으므로, 하나의 CPU(중앙처리소자)와 복수의 외부 입출력 장치들 사이의 데이터 통신이 가능하다.

이하 첨부된 도면을 참조하면서 본 발명에 따른 바람직한 실시예를 설명하기로 한다.

제 1 도는 본 발명의 일 실시예에 따른 데이터 통신용 인터페이스 회로의 블록도이다. 제 1 도를 참조하면, 본 발명에 따른 인터페이스 회로는, CPU(중앙처리소자)와 적어도 한 외부 입출력 장치(I/O) 사이의 데이터 통신용 인터페이스 회로이다. 여기서, 외부 입출력 장치(I/O)는 두 채널들로 구성된 복합 통신 버스(1553B 버스)에 연결된다. 이 인터페이스 회로는 제어부(1), 라인구동부들(3, 4), 주소 설정부(2), 제2 제어 버퍼(5), 데이터 버퍼(6) 및 주소 버퍼(7)를 포함한다. 제어부(1)는, 프로토콜 운영부(1a), 제1 양방향 트랜시이버(1b), 제2 양방향 트랜시이버(1c), 램(Random Access Memory, 1d), 및 제1 제어 버퍼(1e)가 마련되어 전체적 제어를 수행한다.

프로토콜 운영부(1a)는, 제1 및 제2 채널의 입출력 포트들을 구비하여, CPU로부터의 제어 신호를 따라 입출력 포트들의 현재 상태가 입력 상태 및 출력 상태중에서 어느 상태에 속하는지를 판별한다. 또한, 어느 한 채널의 입출력 포트로부터 데이터가 입력되면 상응하는 데이터, 주소 및 제어 신호를 발생시켜 CPU에 전송하고, CPU로부터의 주소 및 제어 신호에 따라 CPU로부터의 데이터 신호를 상응하는 입출력 포트에 전송한다.

양방향 트랜시이버들(1b, 1c)은 프로토콜 운영부(1a)의 각각의 입출력 포트에 연결된다. 램(1d)에는, CPU로부터 프로토콜 운영부(1a)로 입력된 데이터 신호, 및 프로토콜 운영부(1a)로 입력된 데이터 신호, 및 프로토콜 운영부(1a)로부터 CPU로 입력될 데이터 신호가 일시적으로 저장된다. 제1 제어 버퍼(1e)에는, CPU로부터 프로토콜 운영부(1a)로 입력될 제어 신호, 및 프로토콜 운영부로부터 CPU로 입력될 제어 신호가 일시적으로 저장된다.

라인 구동부들(3, 4)은 각각의 양방향 트랜시이버(1B, 1C)와 외부 입출력 장치 사이의 데이터 버스를 중계한다. 주소 설정부(2)는 프로토콜 운영부(1a)의 시작 모드를 결정하기 위하여 마련된다. 제2 제어 버퍼(5)는 제1 제어 버퍼(1e)와 CPU 사이의 제어 버스를 중계한다. 데이터 버퍼(6)는 CPU와 프로토콜 운영부(1a) 사이의 데이터를 중계한다. 그리고 상기 주소 버퍼는 상기 CPU와 프로토콜 운영부(1a) 사이의 주소 버스를 중계한다.

이에 따라, 프로토콜 운영부(1a)에 의하면 두 채널의 입출력 포트들을 모두 사용할 수 있으므로, 원거리 데이터 통신시에도 통신의 신속성을 증대시킬 수 있다. 또한, 일방향으로 전송될 데이터가 램(1d)에 지속적으로 저장되면서 전송될 수 있으므로, 원거리 데이터 통신시에도 통신의 신뢰성 및 정확성을 증대시킬 수 있다. 아울러, 프로토콜 운영부(1a)의 기능에 의하여, 외부 입출력 장치로의 별도의 제어 라인이 불필요하므로 각 채널의 연결 라인의 수를 줄일 수 있다.

본 실시예의 경우, 제어부(1)로서 세 가지의 동작 모드 즉, 버스 제어 모드(BC mode, Bus Control mode), 원격 터미널 모드(RT mode, Remote Terminal mode), 및 모니터 모드(MT mode, Monitor mode)를 수행할 수 있는 BU 61580 소자를 적용하였다. 여기서 버스 제어 모드(BC mode)란 데이터 버스의 정보 전송시 데이터의 흐름을 제어하는 모드로서, CPU로 입력될 제어 신호가 일시적으로 저장된다.

라인 구동부들(3, 4)은 각각의 양방향 트랜시이버(1B, 1C)와 외부 입출력 장치 사이의 데이터 버스를 중계한다. 주소 설정부(2)는 프로토콜 운영부(1a)의 시작 모드를 결정하기 위하여 마련된다. 제2 제어 버퍼(5)는 제1 제어 버퍼(1e)와 CPU 사이의 제어 버스를 중계한다. 데이터 버퍼(6)는 CPU와 프로토콜 운영부(1a) 사이의 데이터 버스를 중계한다. 그리고 상기 주소 버퍼는 상기 CPU와 프로토콜 운영부(1a) 사이의 주소 버스를 중계한다.

이에 따라, 프로토콜 운영부(1a)에 의하여 두 채널의 입출력 포트들을 모두 사용할 수 있으므로, 원거리 데이터 통신시에도 통신의 신속성을 증대시킬 수 있다. 또한 일방향으로 전송될 데이터가 램(1d)에 지속적으로 저장되면서 전송될 수 있으므로, 원거리 데이터 통신시에도 통신의 신뢰성 및 정확성을 증대시킬 수 있다. 아울러 프로토콜 운영부(1a)의 기능에 의하여, 외부 입출력 장치로의 별도의 제어 라인이 불필요하므로 각 채널의 연결 라인의 수를 줄일 수 있다.

본 실시예의 경우, 제어부(1)로서 세 가지의 동작 모드 즉, 버스 제어 모드(BC mode, Bus Control mode), 원격 터미널 모드(RT mode, Remote Terminal mode), 및 모니터 모드(MT mode, Monitor mode)를 수행할 수 있는 BU 61580 소자를 적용하였다. 여기서 버스 제어 모드(BC mode)란 데이터 버스의 정보 전송시 데이터의 흐름을 제어하는 모드로서, 일반적인 명령 / 응답(Command/Response) 방법이 적용된다. 원격 터미널 모드(RT mode)란 상기 버스 제어 모드(BC mode)에서 제어된 데이터를 목적지에 전송하는 모드로서, 버스 제어 모드(BC mode)의 백업(Back-up) 기능이 포함되기도 한다. 그리고 모니터 모드(MT mode)란 전송될 데이터를 램(1d)에 지속적으로 축적하는 모드이다. 이와 같은 모드 중 상기 프로토콜 운영부(1a)의 시작 모드는 딥 스위치(DIP Switch, Dual In line Package type Switch)로 된 주소 설정부(2)에 의하여 조정되므로, 해당 소프트웨어를 별도로 수정할 필요가 없다. 이와 같이, 통신 상태에 따라 각 모드가 시분할 수행될 수 있으므로, 하나의 CPU(중앙처리소자)와 복수의 외부 입출력 장치들 사이의 데이터 통신이 가능하다.

라인 구동부(3, 4)는 제어부(1) 내의 양방향 트랜시이버(1b, 1c)와 외부 입출력 장치 사이의 데이터 버스를 중계한다. 본 실시예의 경우, 라인 구동부(3, 4)로서 BUS-24579 소자를 각각 적용하였다. 본 발명에 적용된 프로토콜은 1553B라 명명되어 있으므로, 외부 입출력 장치와 본 인터페이스 회로 사이의 버스를 1553B 버스라 명명하였다. 제2 제어 버퍼(5)는 상기 제1 제어 버퍼(1e)와 해당 CPU 사이의 제어 버스를 중계한다. 본 실시예의 경우, 제2 제어 버퍼(5)는 한 개의 74LS164 소자, 한 개의 74LS244 소자, 그리고 두 개의 220V10 소자를 갖추고 있다. 데이터 버퍼(6)는 상기 CPU와 제어부(1) 사이의 데이터 버스를 중계한다. 본 실시예의 경우, 데이터 버퍼(6)는 두 개의 74LS640 소자로써 두 채널에 적용하였다. 주소 버퍼(7)는 상기 CPU와 제어부(1) 사이의 주소 버스를 중계한다. 본 실시예의 경우, 주소 버퍼(7)는 세 개의 74HC540 소자로써 두 채널에 적용하였다.

제1도를 중심으로 외부 입출력 장치로부터 해당 CPU에 데이터가 전송되는 과정을 살펴보기로 한다. 먼저 외부 입출력 장치로부터의 데이터는 1553B 버스를 통하여 해당 채널의 라인 구도부(3 또는 4)에 입력된다. 다음에 해당 채널의 라인 구동부(3 또는 4)에서 신호의 레벨이 조정된 데이터는, 제어부(1) 내의 해당 채널의 트랜시이버(1b 또는 1c)를 통하여 프로토콜 운영부(1a)에 입력된다. 프로토콜 운영부(1a)에서는 소정의 제어 알고리즘에 의거하여 입력된 데이터를 램(1d)에 저장시킴과 동시에, 전송될 데이터가 입력되었다는 신호를 제1 제어 버퍼(1e) 및 제2 제어 버퍼(5)를 통하여 해당 CPU에 전송한다. 다음에 CPU는 데이터 판독(Read)에 필요한 제어 신호를 제2 제어 버퍼(5), 및 제1 제어 버퍼(1e)를 통하여 프로토콜 운영부(1a)에 입력시키고, 이에 따라 프로토콜 운영부(1a)는 제1 제어 버퍼(1e)를 제어하여 램(1d)에 저장된 데이터를 데이터 버스에 실어 CPU에 전송한다.

다음은 제1도를 중심으로 해당 CPU로부터 외부 입출력 장치에 데이터가 전송되는 과정을 살펴보기로 한다. 먼저 해당 CPU는 전송할 데이터와 그 주소를 데이터 버퍼(6) 및 주소 버퍼(7)에 전송함과 동시에, 데이터를 전송하겠다는 제어 신호를 제2 제어 버퍼(5)를 통하여 제1 제어 버퍼(1e)에 입력시킨다. 다음에 데이터 버퍼(6) 및 주소 버퍼(7)는 해당 CPU로부터의 제어 신호에 따라, 입력된 데이터 및 그 주소를 데이터 버스와 주소 버스에 실어 보낸다. 다음에 제1 제어 버퍼(1e)는 상기 CPU로부터의 제어 신호를 프로토콜 운영부(1a)에 입력하고, 상기 버스상의 데이터를 램(1d)에 저장시킨다. 프로토콜 운영부(1a)는 소정의 제어 알고리즘에 의거하여 램(1d)에 저장된 데이터를 해당 채널의 트랜시이버(1b 또는 1c)를 통하여 해당 채널의 라인 구동부(3 또는 4)에 입력시킨다. 그리고 상기 라인 구동부(3 또는 4)에서 신호의 레벨이 조정된 데이터는, 1553B 버스를 통하여 외부 입출력 장치에 전송된다.

제2도는 제1도의 제어 방식을 도해한 개념도이다. 제2도에 도시된 바와 같이 제어부(제1도의 l)로 적용된 BU 61580 소자는, 두 채널의 데이터를 세 가지의 동작 모드 즉, 버스 제어 모드(BC mode, Bus Control mode), 원격 터미널 모드(RT mode, Remote Terminal mode), 및 모니터 모드(MT mode, Monitor mode)로서 제어할 수 있다. 여기서 각 모드의 램(제1도의 1d)에 대한 관리 방식은 서로 다르므로, 각 모드를 동시에 수행할 수 없다. 따라서 각 모드의 프로그램을 코딩한 후, 인터럽트(Interrupt) 방식을 이용하여 각 모드를 시분할(Time sharing) 처리하면 된다. 즉, 제어부(제1도의 l)로 적용된 BU 61580 소자 내의 스타트/리셋 레지스터(Start/Reset Register, 도시되지 않음) 및 해당 모드의 처리 시간이 설정된 레지스터(도시되지 않음)를 동작시키면 된다. 이와 같은 모드 중 상기 프로토콜 운영부(제1도의 1a)의 시작 모드는 딥 스위치(DIP Switch, Dual In line Package type Switch)로 된 주소 설정부(2)에 의하여 조정되므로, 해당 소프트웨어를 별도로 수정할 필요가 없다.

제3도는 제1도의 프로토콜 운영부의 모니터(MT) 모드 알고리즘을 예시한 제어 흐름도이다. 각 과정을 약술하면 다음과 같다. 먼저 제어부(제1도의 l) 내의 레지스터, 램(제1도의 1d), 및 스택 포인터를 초기화시킨 후, 모드 레지스터(Mode register)의 상태를 모니터(MT) 모드로 설정한다. 다음에 제어부(제1도의 l) 내의 스타트/리셋 레지스터(Start/Reset Register)를 동작시키고, 해당 스택 포인터에 대한 모니터(MT) 명령을 수행한다. 다음에 스택 포인터의 값이 증가되면, 블록 상태의 워드(Block status word)에 대한 데이터 에러 비트가 발생되었는지를 확인한다. 데이터 에러 비트가 발생되지 않으면, 해당 데이터를 램(제1도의 1d)에 저장하고, 스택 포인터의 값을 4워드(Word)만큼 증가시킨다. 그리고 상기 스택 포인터에 대한 모니터(MT) 명령 수행 단계 이후를 반복함으로써, 전송될 데이터를 램(1d)에 지속적으로 축적할 수 있다.

이상 설명된 바와 같이, 본 발명에 따른 데이터 통신용 인터페이스 회로에 의하면, 프로토콜 운영부에 의하여 두 채널의 입출력 포트들을 모두 사용할 수 있으므로, 원거리 데이터 통신시에도 통신의 신속성을 증대시킬 수 있다. 또한, 전송될 데이터가 램에 지속적으로 저장되면서 전송될 수 있으므로, 원거리 데이터 통신시에도 통신의 신뢰성 및 정확성을 증대시킬 수 있다. 아울러 프로토콜 운영부의 기능에 의하여 외부 입출력 장치로의 별도의 제어 라인이 불필요하므로 연결 라인의 수를 줄일 수 있다.

본 발명은, 상기 실시예에 한정되지 않고, 청구범위에서 정의된 발명의 사상 및 범위 내에서 당업자에 의하여 변형 및 개량될 수 있다.

Claims (2)

1. CPU(중앙처리소자)와 외부 입출력 장치 사이의 데이터 통신용 인터페이스 회로에 있어서,

   두 채널의 입출력 포트들을 구비하여, 상기 CPU로부터의 제어 신호에 따라 상기 입출력 포트들의 현재 상태가 입력상태 및 출력 상태중에서 어느 상태에 속하는지를 판별하고, 어느 한 채널의 입출력 포트로부터 데이터가 입력되면 상응하는 데이터, 주소 및 제어 신호를 발생시켜 상기 CPU에 전송하고, 상기 CPU로부터의 주소 및 제어 신호에 따라 상기 CPU로부터의 데이터 신호를 상응하는 입출력 포트에 전송하는 프로토콜 운영부;

   상기 프로토콜 운영부의 각각의 입출력 포트에 연결된 양방향 트랜시이버들;

   상기 CPU로부터 상기 프로토콜 운영부로 입력될 데이터 신호, 및 상기 프로토콜 운영부로부터 상기 CPU로 입력될 데이터 신호가 일시적으로 저장되는 램;

   상기 CPU로부터 상기 프로토콜 운영부로 입력될 제어 신호 및 상기 프로토콜 운영부로부터 상기 CPU로 입력될 제어 신호가 일시적으로 저장되는 제1 제어 버퍼;

   상기 각각의 양방향 트랜시이버와 상기 입출력 장치 사이의 데이터 버스를 중계하는 라인 구동부들;

   상기 프로토콜 운영부의 시작 모드를 결정하기 위한 주소 설정부;

   상기 제1 제어 버퍼와 상기 CPU 사이의 제어 버스를 중계하는 제2 제어 버퍼;

   상기 CPU와 프로토콜 운영부 사이의 데이터 버스를 중계하는 데이터 버퍼; 및

   상기 CPU와 프로토콜 운영부 사이의 주소 버스를 중계하는 주소 버퍼를 포함한 데이터 통신용 인터페이스 회로.
2. 제 1 항에 있어서, 상기 프로토콜 운영부의 동작 모드는,

   데이터 버스의 정보 전송시 데이터 흐름을 제어하는 버스제어 모드;

   상기 버스 제어 모드의 백업(Back-up) 기능이 포함되어, 상기 버스 제어 모드에서 제어된 데이터를 목적지에 전송하는 원격 터미널 모드; 및

   전송될 데이터를 상기 램에 지속적으로 축적하는 모니터 모드; 인 것을 그 특징으로 데이터 통신용 인터페이스 회로.