KR100284140B1 - How to Form Cell Gate Line of Flash Ipyrom - Google Patents
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Abstract
본 발명은 플래쉬 이이피롬의 셀 게이트 라인(cell gate line in flash EEPROM) 형성 방법에 관한 것으로, 터널 산화막, 플로팅 게이트, ONO 유전체막 및 콘트롤 게이트가 적층된 셀 게이트 라인을 형성한 후, 플로팅 게이트와 터널 산화막의 접촉면 가장자리 부분을 약간 두텁게 하기 위한 리옥시데이션(reoxidation) 공정시 ONO 유전체막의 두께 변화로 인한 플래쉬 이이피롬 소자의 동작 특성 저하를 방지하기 위하여, 본 발명은 셀 게이트 라인을 형성한 후, 질화물이 포함된 물질 예를 들어, Si3N4및/또는 SiNxOy등으로 된 층을 셀 게이트 라인 상에 형성하고, 리옥시데이션 공정을 실시한다. 질화물이 포함된 층에 의해 ONO 유전체막은 고립되기 때문에 리옥시데이션 공정시 ONO 유전체막의 두께를 일정하게 유지시킬 수 있다.The present invention relates to a method for forming a cell gate line in flash EEPROM, and includes forming a cell gate line in which a tunnel oxide film, a floating gate, an ONO dielectric film, and a control gate are stacked. In order to prevent deterioration of operating characteristics of the flash Y pyromium element due to the thickness change of the ONO dielectric layer during the reoxidation process to slightly thicken the contact edge of the tunnel oxide layer, A layer including a nitride-containing material such as Si 3 N 4 and / or SiN x O y is formed on the cell gate line and subjected to a reoxidation process. Since the ONO dielectric film is isolated by the layer containing nitride, the thickness of the ONO dielectric film can be kept constant during the reoxidation process.
Description
본 발명은 플래쉬 이이피롬의 셀 게이트 라인(cell gate line in flash EEPROM) 형성 방법에 관한 것으로, 특히 셀 게이트 라인 형성 후에 실시되는 리옥시데이션(reoxidation) 공정시 발생되는 ONO 유전체막의 두께 변화를 방지할 수 있는 플래쉬 이이피롬의 셀 게이트 라인 형성 방법에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a method for forming a cell gate line in flash EEPROM, and in particular, to prevent a thickness change of an ONO dielectric film generated during a reoxidation process performed after cell gate line formation. A method of forming a cell gate line of a flash Y pyrom which can be used.
일반적으로, 플래쉬 이이피롬에서 셀의 게이트 구조는 역할에 따라 크게 2가지로 분리된다. 각각의 역할에 따른 게이트는 전자들이 축적(charge up)되는 플로팅 게이트와 플로팅 게이트에 축적되어 있는 전자들을 방출시키거나 플로팅 게이트에 전자들을 축적시키는 콘트롤 게이트로 형성된다. 이들 플로팅 게이트와 콘트롤 게이트 사이에는 ONO구조가 형성되며, 사이드 월(side wall)로써는 스페이서(spacer)가 플로팅 게이트를 고립(isolation) 시킨다.In general, the gate gate structure of a cell in flash ypyrom is largely divided into two parts according to its role. The gate according to each role is formed of a floating gate in which electrons are charged up and a control gate that emits electrons accumulated in the floating gate or accumulates electrons in the floating gate. An ONO structure is formed between the floating gate and the control gate, and a spacer isolates the floating gate as a side wall.
도 1a 내지 도 1c는 종래 플래쉬 이이피롬의 셀 게이트 라인 형성 방법을 설명하기 위한 단면도이다.1A to 1C are cross-sectional views illustrating a cell gate line forming method of a conventional flash Y pyrom.
도 1a를 참조하면, 반도체 기판(11)상에 터널 산화막(12), 플로팅 게이트(13), ONO 유전체막(14), 콘트롤 게이트(15) 및 캡 산화막(16)이 적층된 셀 게이트 라인이 제공된다.Referring to FIG. 1A, a cell gate line in which a tunnel oxide film 12, a floating gate 13, an ONO dielectric film 14, a control gate 15, and a cap oxide film 16 are stacked on a semiconductor substrate 11 is illustrated. Is provided.
ONO 유전체막(14)은 하부 산화막(bottom oxide film; 14a), 질화막(nitride film; 14b) 및 상부 산화막(top oxide film; 14c)의 적층구조로 이루어진다.The ONO dielectric film 14 has a stacked structure of a bottom oxide film 14a, a nitride film 14b, and a top oxide film 14c.
도 1b를 참조하면, 셀 게이트 라인이 형성된 상태에서 리옥시데이션(reoxidation) 공정을 실시하여, 플로팅 게이트(13)와 터널 산화막(12)의 접촉면 가장자리 부분(A)을 약간 두텁게 한다. 플로팅 게이트(13)와 터널 산화막(12)의 접촉면 가장자리 부분(A)을 두텁게 하는 이유는 플로팅 게이트(13)에 전자를 주입시킬 때 인가되는 드레인 전압 Vd에 의한 터널 산화막(12)의 손상을 최소화하기 위해서이다. 그러나, 이러한 리옥시데이션 공정으로 인한 장점이 있는 반면 플로팅 게이트(13) 윗부분의 ONO 유전체막(14)의 상부 산화막 및 하부 산화막(14a 및 14b) 역시 가장자리 부분(B)이 두텁게 형성된다.Referring to FIG. 1B, a reoxidation process is performed in a state where a cell gate line is formed to slightly thicken the contact surface edge portion A of the floating gate 13 and the tunnel oxide film 12. The reason for thickening the contact surface edge portion A of the floating gate 13 and the tunnel oxide film 12 is to minimize the damage of the tunnel oxide film 12 due to the drain voltage Vd applied when electrons are injected into the floating gate 13. To do that. However, while there is an advantage due to this reoxidation process, the upper oxide film and the lower oxide films 14a and 14b of the ONO dielectric film 14 above the floating gate 13 also have a thick edge portion B.
도 1c를 참조하면, 셀 게이트 라인을 외부의 다른 소자로부터 전기적 절연을 위하여, 절연물 증착 및 스페이서 식각 공정을 통해 셀 게이트 라인 측벽에 스페이서(17)를 형성한다.Referring to FIG. 1C, spacers 17 are formed on the sidewalls of the cell gate lines through an insulator deposition and spacer etching process to electrically insulate the cell gate lines from other devices.
상술한 바와 같이, 셀 게이트 라인을 형성한 후에 리옥시데이션 공정을 실시할 경우, ONO 유전체막(14)의 가장자리 부분(B)이 두텁게 형성되어 플래쉬 이이피롬의 소거(erase) 동작시 콘트롤 게이트(15)에 인가되는 -Vg의 전계(electric field)를 약화시키는 블로킹(blocking) 역할을 하므로써, 결과적으로 소거 동작이 느려지거나 소거 동작이 잘 안돼는 문제가 있다.As described above, when the reoxidation process is performed after the cell gate line is formed, the edge portion B of the ONO dielectric layer 14 is formed thick so that the control gate during the erase operation of the flash Y pyrom ( As a blocking function to weaken the electric field of -Vg applied to 15), there is a problem that the erase operation is slowed or the erase operation is difficult.
따라서, 본 발명은 셀 게이트 라인 형성 후에 실시되는 리옥시데이션 공정시 발생되는 ONO 유전체막의 두께 변화를 방지하여 플래쉬 이이피롬의 소거 동작 특성을 향상시킬 수 있는 플래쉬 이이피롬의 셀 게이트 라인 형성 방법을 제공함에 그 목적이 있다.Accordingly, the present invention provides a method for forming a cell gate line of flash Y pyrom which can improve the erase operation characteristics of the flash Y pyrom by preventing the thickness change of the ONO dielectric film generated during the reoxidation process performed after the cell gate line is formed. Has its purpose.
이러한 목적을 달성하기 위한 본 발명의 셀 게이트 라인 형성 방법은 반도체 기판 상에 터널 산화막, 플로팅 게이트, ONO 유전체막, 콘트롤 게이트 및 캡 산화막이 적층된 셀 게이트 라인이 제공되는 단계; 상기 셀 게이트 라인을 포함한 전체 구조상에 보호막을 형성하고, 리옥시데이션 공정을 실시하여, 상기 플로팅 게이트와 상기 터널 산화막의 접촉면 가장자리 부분을 두텁게 하는 단계; 및 상기 셀 게이트 라인의 측벽에 스페이서를 형성하는 단계를 포함하여 이루어지는 것을 특징으로 한다.According to an aspect of the present invention, there is provided a cell gate line forming method comprising: providing a cell gate line having a tunnel oxide film, a floating gate, an ONO dielectric film, a control gate, and a cap oxide film stacked on a semiconductor substrate; Forming a protective film on the entire structure including the cell gate line and performing a reoxidation process to thicken the contact surface edge portion of the floating gate and the tunnel oxide film; And forming a spacer on a sidewall of the cell gate line.
도 1a 내지 도 1c는 종래 플래쉬 이이피롬의 셀 게이트 라인 형성 방법을 설명하기 위한 단면도.1A to 1C are cross-sectional views for explaining a cell gate line forming method of a conventional flash Y pyrom.
도 2a 내지 도 2c는 본 발명의 실시예에 따른 플래쉬 이이피롬의 셀 게이트 라인 형성 방법을 설명하기 위한 단면도.2A to 2C are cross-sectional views illustrating a cell gate line forming method of a flash Y pyrom according to an embodiment of the present invention.
〈도면의 주요 부분에 대한 부호의 설명〉<Explanation of symbols for main parts of drawing>
11 및 21: 반도체 기판 12 및 22: 터널 산화막11 and 21: semiconductor substrates 12 and 22: tunnel oxide film
13 및 23: 플로팅 게이트 14 및 24: ONO 유전체막13 and 23: floating gates 14 and 24: ONO dielectric film
14a 및 24a: 하부 산화막 14b 및 14b: 질화막14a and 24a: lower oxide films 14b and 14b: nitride films
14c 및 14c: 상부 산화막 15 및 25: 콘트롤 게이트14c and 14c: upper oxide films 15 and 25: control gate
16 및 26: 캡 산화막 17 및 27: 스페이서16 and 26: cap oxide films 17 and 27: spacer
100: 보호막100: shield
이하, 본 발명을 첨부된 도면을 참조하여 상세히 설명하기로 한다.Hereinafter, the present invention will be described in detail with reference to the accompanying drawings.
도 2a 내지 도 2c는 본 발명의 실시예에 따른 플래쉬 이이피롬의 셀 게이트 라인 형성 방법을 설명하기 위한 단면도이다.2A to 2C are cross-sectional views illustrating a cell gate line forming method of a flash Y pyrom according to an exemplary embodiment of the present invention.
도 2a를 참조하면, 반도체 기판(21)상에 터널 산화막(22), 플로팅 게이트(23), ONO 유전체막(24), 콘트롤 게이트(25) 및 캡 산화막(26)이 적층된 셀 게이트 라인이 제공된다.Referring to FIG. 2A, a cell gate line in which a tunnel oxide layer 22, a floating gate 23, an ONO dielectric layer 24, a control gate 25, and a cap oxide layer 26 are stacked on a semiconductor substrate 21 is formed. Is provided.
ONO 유전체막(24)은 하부 산화막(bottom oxide film; 24a), 질화막(nitride film; 24b) 및 상부 산화막(top oxide film; 24c)의 적층구조로 이루어진다.The ONO dielectric film 24 has a stacked structure of a bottom oxide film 24a, a nitride film 24b, and a top oxide film 24c.
도 2b를 참조하면, 셀 게이트 라인을 포함한 전체 구조상에 보호막(100)을 형성하고, 리옥시데이션 공정을 실시하여, 플로팅 게이트(23)와 터널 산화막(22)의 접촉면 가장자리 부분(A)을 약간 두텁게 한다. 플로팅 게이트(23)와 터널 산화막(22)의 접촉면 가장자리 부분(A)을 두텁게 하는 이유는 종래 기술에서 전술한 바와 같이 플로팅 게이트(23)에 전자를 주입시킬 때 인가되는 드레인 전압 Vd에 의한 터널 산화막(22)의 손상을 최소화하기 위해서이다. 그런데, 이러한 리옥시데이션 공정을 실시하더라도 종래와는 달리 보호막(100)이 ONO 유전체막(24)을 고립시키기 때문에 플로팅 게이트(23) 윗부분의 ONO 유전체막(24)의 상부 산화막 및 하부 산화막(24a 및 24b) 가장자리 부분이 두텁게 되지 않는다.Referring to FIG. 2B, the protective film 100 is formed on the entire structure including the cell gate line and a reoxidation process is performed to slightly reduce the contact surface edge portion A of the floating gate 23 and the tunnel oxide film 22. Thicken. The reason for thickening the contact surface edge portion A of the floating gate 23 and the tunnel oxide film 22 is a tunnel oxide film due to the drain voltage Vd applied when electrons are injected into the floating gate 23 as described in the related art. This is to minimize the damage of 22. However, even if the reoxidation process is performed, unlike the conventional method, since the protective film 100 isolates the ONO dielectric film 24, the upper oxide film and the lower oxide film 24a of the ONO dielectric film 24 above the floating gate 23 are separated. And 24b) the edges are not thickened.
ONO 유전체막(24)의 두께 변화를 방지하기 위한 보호막(100)은 질화물이 포함된 물질 예를 들어, Si3N4및/또는 SiNxOy등으로 형성된다.The protective film 100 for preventing the thickness change of the ONO dielectric film 24 is formed of a material including nitride, for example, Si 3 N 4 and / or SiN x O y .
도 2c를 참조하면, 셀 게이트 라인을 외부의 다른 소자로부터 전기적 절연을 위하여, 절연물 증착 및 스페이서 식각 공정을 통해 셀 게이트 라인 측벽에 보호막(100)이 포함된 스페이서(17)를 형성한다.Referring to FIG. 2C, the spacer 17 including the passivation layer 100 is formed on the sidewall of the cell gate line through an insulator deposition and spacer etching process to electrically insulate the cell gate line from other devices.
상술한 바와 같이, 본 발명은 셀 게이트 라인을 형성한 후, 질화물이 포함된 물질 예를 들어, Si3N4및/또는 SiNxOy등으로 보호막을 형성하고, 이후 리옥시데이션 공정을 실시하기 때문에, 터널 산화막의 가장자리 부분을 두텁게 하면서 ONO 유전체막의 가장자리 부분이 두텁게 되는 것을 방지할 수 있어, 플래쉬 이이피롬의 소거 동작시 콘트롤 게이트에 인가되는 -Vg의 전기장을 약화시키는 블로킹 현상을 줄여 더욱 빠른 소거 동작 특성을 얻을 수 있다.As described above, in the present invention, after forming the cell gate line, a protective film is formed of a nitride-containing material such as Si 3 N 4 and / or SiN x O y , and then a reoxidation process is performed. Therefore, the edge portion of the ONO dielectric layer can be prevented from being thickened while the edge portion of the tunnel oxide film is thickened, thereby reducing the blocking phenomenon that weakens the electric field of -Vg applied to the control gate during the erase operation of the flash Y pyrom. Erase operation characteristics can be obtained.
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