KR100282776B1

KR100282776B1 - Method for detecting error happend address in memory

Info

Publication number: KR100282776B1
Application number: KR1019970079045A
Authority: KR
Inventors: 김희곤
Original assignee: 윤종용; 삼성전자주식회사
Priority date: 1997-12-30
Filing date: 1997-12-30
Publication date: 2001-03-02
Also published as: KR19990058871A

Abstract

본 발명은 메모리내 에러 발생 주소를 검출하는 방법에 관한 것이다.The present invention relates to a method for detecting an error occurrence address in a memory.

본 발명은 메모리에서 에러발생 주소 검출 방법에 있어서, 상기 메모리내의 모든 비트가 제1값으로 동일한 값을 가지는 주소를 제1주소로 지정하고, 상기 제1주소에 제1시험 데이터 패턴을 저장하는 제1과정과, 상기 제1주소를 구성하는 N번째 비트가 제2값을 가지며, 나머지 모든 비트가 상기 제1값을 가지는 주소를 제2주소로 지정하고, 상기 제2주소에 제2시험 데이터 패턴을 저장하는 제2과정과, 상기 제2시험 데이터 패턴을 저장한 후 상기 제1주소에 저장되어 있는 값을 독출하며, 상기 독출한 값이 상기 제1시험 데이터 패턴과 일치하는지 검사하는 제3과정과, 상기 검사 결과 일치하지 않을 경우 상기 독출한 값이 상기 제2시험 데이터 패턴과 일치하는지 검사하는 제4과정과, 상기 검사 결과 일치할 경우 상기 제1주소 다음의 주소에 에러 발생함으로 판단하는 제5과정과, 상기 제3과정에서 상기 독출한 값이 상기 제1시험 패턴과 일치할 경우 상기 N 값을 증가시켜 상기 제1과정으로 되돌아가는 제6과정으로 이루어진다.According to an aspect of the present invention, there is provided a method for detecting an error occurrence address in a memory, the method comprising: designating an address having all bits in the memory having the same value as a first value as a first address, and storing a first test data pattern in the first address; In step 1, the N-th bit constituting the first address has a second value, and an address having all the remaining bits having the first value is designated as a second address, and a second test data pattern is assigned to the second address. Storing a second test data pattern, reading a value stored at the first address, and checking whether the read value matches the first test data pattern. And a fourth step of checking whether the read value matches the second test data pattern if the test result does not match, and an error occurs at an address after the first address if the test result matches. The unit comprises a fifth process and a sixth process of increasing the value of N and returning to the first process when the read value coincides with the first test pattern in the third process.

Description

Error detection address in memory {METHOD FOR DETECTING ERROR HAPPEND ADDRESS IN MEMORY}

메모리는 시스템의 데이터 들을 저장하는 저장소자로서, 상기 메모리를 구성하는 비트 상에서 특정 비트에 에러가 발생할 경우 데이터 저장이 정상적으로 수행되지 않게 된다. 그래서, 메모리 내 모든 비트들이 라이트(WRITE)/리드(READ) 동작이 정상적으로 수행되는지를 검사하는 진단기능이 필요하게 된다. 이런 진단 기능을 설명하면;The memory is a storage device for storing the data of the system, and when an error occurs in a specific bit on a bit constituting the memory, data storage is not normally performed. Thus, a diagnostic function is needed to check whether all the bits in the memory perform a write / read operation normally. To describe this diagnostic function;

상기 메모리가 N 비트로 구성되는 주소 라인(n bit address line)을 가질 경우 메모리를 구성하는 모든 비트에 대한 주소 라인을 시험하기 위해서는 상기 메모리의 첫 번째 주소에서부터 마지막 주소까지 모든 메모리 주소들을 검사하게 된다. 즉, 하기에서 설명하는 바와 같이 메모리의 첫 주소부터 마지막 주소까지 모든 주소 공간(2**0 ~ 2**(N-1))이 시험대상이 된다. 상기 메모리의 첫 번째 주소 바로 다음 주소값(두 번째 주소값)을 레지스터가 가지고 있으며, 레지스터가 가지고 있는 주소값을 상기 메모리의 첫 번째 주소에 저장한다. 그리고, 상기 첫 번째 주소에 저장되어 있는 값을 다시 읽어 레지스터(두 번째 주소값)에 있는 값과 비교한다. 이때 읽은 값이 레지스터의 값과 다르면 상기 메모리의 주소 라인에 에러 발생한 것으로 판단하고, 상기 값이 같으면 상기 메모리와 레지스터 각각의 주소를 하나씩 증가하여 상기와 같은 방법으로 시험을 반복 수행한다. 상기 반복 수행은 상기 메모리내 모든 주소 공간에 대해서 실시하게 된다.When the memory has an n bit address line consisting of N bits, all memory addresses are examined from the first address to the last address of the memory to test the address line for all the bits constituting the memory. That is, as described below, all address spaces (2 ** 0 to 2 ** (N-1)) from the first address to the last address of the memory are tested. The register has an address value (second address value) immediately after the first address of the memory, and stores the address value of the register at the first address of the memory. Then, the value stored in the first address is read again and compared with the value in the register (second address value). At this time, if the read value is different from the value of the register, it is determined that an error has occurred in the address line of the memory. If the value is the same, the test is repeated in the same manner by increasing the addresses of the memory and the register one by one. The repetition is performed for all address spaces in the memory.

상기에서 설명한 바와 같이 종래의 메모리 에러 발생 검출 과정은 상기 메모리를 검사하기 위해 사용되는 주소공간이 2**0 ~ 2**(N-1)이기 때문에 검사하는데 소요되는 시간이 오래 걸린다는 문제점과, 상기 검사 결과에 따라 메모리내 특정 주소에 에러가 발생함만을 검출할 뿐 어느 주소에서 에러가 발생하였는지 정확히 검출할 수 없다는 문제점이 있었다.As described above, the conventional memory error occurrence detection process takes a long time to check because the address space used to check the memory is 2 ** 0 to 2 ** (N-1). According to the test result, only the error occurs at a specific address in the memory, but there is a problem in that it is not possible to accurately detect at which address an error occurs.

따라서, 본 발명의 목적은 진단 시간이 단축되고, 에러 발생된 비트를 정확하게 검출하게 위한 메모리 에러발생 주소 검출 방법을 제공함에 있다.Accordingly, an object of the present invention is to provide a method for detecting a memory error occurrence address for shortening a diagnosis time and accurately detecting an error bit.

상기한 목적을 달성하기 위한 본 발명은; 메모리에서 에러발생 주소 검출 방법에 있어서, 상기 메모리내의 모든 비트가 제1값으로 동일한 값을 가지는 주소를 제1주소로 지정하고, 상기 제1주소에 제1시험 데이터 패턴을 저장하는 제1과정과, 상기 제1주소를 구성하는 N번째 비트가 제2값을 가지며, 나머지 모든 비트가 상기 제1값을 가지는 주소를 제2주소로 지정하고, 상기 제2주소에 제2시험 데이터 패턴을 저장하는 제2과정과, 상기 제2시험 데이터 패턴을 저장한 후 상기 제1주소에 저장되어 있는 값을 독출하며, 상기 독출한 값이 상기 제1시험 데이터 패턴과 일치하는지 검사하는 제3과정과, 상기 검사 결과 일치하지 않을 경우 상기 독출한 값이 상기 제2시험 데이터 패턴과 일치하는지 검사하는 제4과정과, 상기 검사 결과 일치할 경우 상기 제1주소 다음의 주소에 에러 발생함으로 판단하는 제5과정과, 상기 제3과정에서 상기 독출한 값이 상기 제1시험 패턴과 일치할 경우 상기 N 값을 증가시켜 상기 제1과정으로 되돌아가는 제6과정으로 이루어짐을 특징으로 한다.The present invention for achieving the above object; A method for detecting an error occurrence address in a memory, the method comprising: a first process of designating an address having a same value as all bits in the memory as a first value, and storing a first test data pattern in the first address; The Nth bit constituting the first address has a second value, and all the remaining bits designate an address having the first value as a second address and store a second test data pattern in the second address. And a second step of reading the value stored at the first address after storing the second test data pattern, and checking whether the read value coincides with the first test data pattern. A fourth step of checking whether the read value coincides with the second test data pattern if the test result does not match; and a fifth step of determining that an error occurs at an address next to the first address if the test result is matched. And a sixth step of returning to the first step by increasing the value of N when the read value coincides with the first test pattern in the third step.

도 1 은 본 발명의 일 실시예에 따른 메모리내 에러 발생 주소 검출 과정을 도시한 흐름도1 is a flowchart illustrating a process of detecting an error occurrence address in memory according to an exemplary embodiment of the present invention.

이하, 본 발명에 따른 바람직한 실시예를 첨부한 도면을 참조하여 상세히 설명한다. 하기의 설명에서는 본 발명에 따른 동작을 이해하는데 필요한 부분만이 설명되며 그 이외 부분의 설명은 본 발명의 요지를 흩트리지 않도록 생략될 것이라는 것을 유의하여야 한다.Hereinafter, exemplary embodiments of the present invention will be described in detail with reference to the accompanying drawings. It should be noted that in the following description, only parts necessary for understanding the operation according to the present invention will be described, and descriptions of other parts will be omitted so as not to distract from the gist of the present invention.

도 1 은 본 발명의 일 실시예에 따른 메모리내 에러 발생 주소 검출 과정을 도시한 흐름도이다.1 is a flowchart illustrating a process of detecting an error occurrence address in a memory according to an exemplary embodiment of the present invention.

먼저, N개의 비트로 구성된 메모리의 모든 주소 라인을 시험하기 위해서, 상기 메모리의 N번째 비트가 1인 N 개의 주소가 시험대상이 된다. 여기서, 상기 N은 점검하고자 하는 비트를 차례차례 이동시키기 위한 카운터로서 사용되는 것이다. 상기 메모리의 제1주소인 첫 번째 주소 즉, 상기 메모리 내의 모든 비트가 0으로 설정된 주소에 시험 데이터 패턴 1을 저장한다.First, in order to test all address lines of a memory consisting of N bits, N addresses whose Nth bit of the memory is 1 are subjected to the test. Herein, N is used as a counter for sequentially moving a bit to be checked. The test data pattern 1 is stored at a first address which is the first address of the memory, that is, an address where all bits in the memory are set to zero.

그리고, 상기 제1주소를 구성하는 비트중 N 번째 비트를 1로 설정한 주소, 즉 N번째 비트가 1로 설정되고 나머지 모든 비트가 0으로 설정된 제2주소에 시험 데이터 패턴 2를 저장한다.The test data pattern 2 is stored in an address in which the Nth bit is set to 1, that is, the Nth bit is set to 1 and all the remaining bits are set to 0, among the bits constituting the first address.

그리고 나서, 상기 제1주소에 저장되어 있는 데이터를 독출하고, 상기 독출한 데이터가 상기 저장한 시험 데이터 패턴 1과 일치하는지 검사한다. 상기 검사 결과 상기 독출한 데이터가 상기 저장한 데이터 패턴과 일치할 경우에는 상기 제2주소의 N값에 1(N= N+1)을 증가시켜 상기 과정을 반복수행한다.Then, the data stored in the first address is read out, and the read data is checked to match the stored test data pattern 1. If the read data coincides with the stored data pattern, the process is repeated by increasing 1 (N = N + 1) to an N value of the second address.

한편, 상기 독출한 값이 상기 시험 데이터 패턴 1과 일치하지 않을 경우 상기 독출한 데이터가 상기 시험 데이터 패턴 2와 일치하는지를 검사한다. 상기 검사 결과 상기 독출한 데이터가 상기 시험 데이터 패턴 2와 일치할 경우 상기 N+1번째 비트에 해당하는 주소 라인에 에러 발생함으로 검출하고, 상기 에러 발생을 경보하게 된다.On the other hand, if the read value does not match the test data pattern 1, it is checked whether the read data matches the test data pattern 2. If the read data coincides with the test data pattern 2, the read data is detected as an error in the address line corresponding to the N + 1 th bit and an alarm is generated.

상기에서 설명한 바와 같이 본 발명의 실시예에 따라 메모리 내 에러 발생 주소를 검출할 경우, 상기 검사하는 회수가 N번에 해당하므로 종래 기술에 비해 검사 회수가 감소되고 이에 따라 메모리내 에러 발생 주소를 검출하는 시간이 감소된다.As described above, when detecting the error occurrence address in the memory according to the embodiment of the present invention, since the number of times of checking corresponds to N times, the number of inspections is reduced compared to the prior art, and thus the error occurrence address is detected in the memory. The time to do it is reduced.

상술한 바와 같은 본 발명은, 메모리 내 에러 발생한 주소를 검출하는데 소요되는 시간이 감소되며, 또한, 에러 발생한 주소를 정확하게 검출할 수 있다는 이점을 가진다.The present invention as described above has the advantage that the time required to detect an errored address in the memory is reduced, and that the errored address can be detected accurately.

Claims

In the error address detection method in the memory,

A first process of designating an address having a same value as a first value of all bits in the memory as a first address, and storing a first test data pattern in the first address;

Nth bit constituting the first address has a second value, and all remaining bits designate an address having the first value as a second address and store a second test data pattern in the second address. 2 courses,

A third process of storing the second test data pattern, reading a value stored at the first address, and checking whether the read value is consistent with the first test data pattern;

A fourth step of checking whether the read value coincides with the second test data pattern when the test result does not match;

A fifth step of determining that an error occurs in an address next to the first address when the test result is identical;

And the sixth step of returning to the first step by increasing the value of N when the read value coincides with the first test pattern in the third step.

The method of claim 1,

Increasing the value of N by one.

The method of claim 1,

And a first address value of the first address is an address in which all bits of the memory are set to zero.

The method of claim 1,

And the second value set to the Nth bit of the second address is one.