JPH04119434A - Parity error detector - Google Patents
Parity error detectorInfo
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- JPH04119434A JPH04119434A JP2239504A JP23950490A JPH04119434A JP H04119434 A JPH04119434 A JP H04119434A JP 2239504 A JP2239504 A JP 2239504A JP 23950490 A JP23950490 A JP 23950490A JP H04119434 A JPH04119434 A JP H04119434A
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- Detection And Correction Of Errors (AREA)
Abstract
Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明はパリテイ・エラー検出装置に関する。[Detailed description of the invention] [Industrial application field] The present invention relates to a parity error detection device.
パリティ チエツクはデータが転送される際に行なわれ
る検査であり、１単位のデータのヒラ１への総和の計算
、必要とされるパリティ ビットの計算およびその計算
されたパリティ・ピッ１〜と転送されてきたパリティ
ビットとの比較検査から構成される。Parity check is a check performed when data is transferred, including calculation of the sum of one unit of data to filler 1, calculation of the required parity bit, and the calculation of the calculated parity bit 1~. parity came
It consists of a comparison test with bits.
パリティ・ビットは検査ヒラ１〜てあり、その値（Ｏま
たは１）は検査される語内の” １ ”を示すビットの
個数が奇数か偶数かによって決まる。パリティ・ビット
を含めて１ノ”を示すビットの個数が偶数ならば、語は
偶数パリティをもつという。それか奇数ならば、語は奇
数パリティをもつという。たとえは６ビット０１０ ］
、 １０の集合について、偶数パリティをその集合に与
えるためには” １ ”のパリティ・ビットか奇数パリ
ティをその集合に与えるためには“′○″′のパリティ
・ビットがそれぞれ必要とされる。The parity bits are checked from 1 to 1, and their value (O or 1) depends on whether the number of "1" bits in the word being tested is odd or even. A word is said to have even parity if the number of bits representing 1, including the parity bit, is even. Otherwise, the word is said to have odd parity. For example, 6 bits 010]
, 10, a parity bit of ``1'' is required to provide even parity to the set or a parity bit of ``0'' is required to provide odd parity to the set, respectively.
従来のパリティ エラー検出装置の構成の一例を第４図
を用いて説明する。An example of the configuration of a conventional parity error detection device will be described with reference to FIG.
本パリテイ・エラー検出装置は中央処理装置（以下ＣＰ
Ｕと記す）１とデータを記憶するためのメモリ２と、パ
リティ・ビットを生成するためのパリテイ・ジェネレー
タ３と、メモリ２がらテ−タを読み出し時パリティ−チ
エツクを行うパリテイ・チェッカ４と、パリテイ・チェ
ッカ４のチエツク結果を保持するためのパリテイ・エラ
ー保持フリップ フロップ５により構成される。This parity error detection device is a central processing unit (hereinafter referred to as CP).
a memory 2 for storing data, a parity generator 3 for generating parity bits, a parity checker 4 for performing a parity check when reading data from the memory 2; It is composed of a parity error holding flip-flop 5 for holding the check result of the parity checker 4.
次にこのパリテイ・エラー検出装置の動作例を説明する
。Next, an example of the operation of this parity error detection device will be explained.
ＣＰＵ］よりメモリ２へ任意めデータａを書き込む。Ｃ
ＵＰＩから出力された任意のデータａはパリテイ・ジェ
ネレータ３にも入力され、メモリ２への書き込み動作中
にパリティ ビットの計算を行い、パリテイ・ジェネレ
ータ３よりパリティ・ビットｆか出力され、メモリに書
き込まれる。[CPU] writes arbitrary data a to memory 2. C
Any data a output from the UPI is also input to the parity generator 3, which calculates the parity bit during the write operation to the memory 2, and then outputs the parity bit f from the parity generator 3 and writes it to the memory. It will be done.
この書き込み処理を行なったアドレスのデータが読み出
される時、パリティ・チエツクを行う。When the data at the address for which this writing process has been performed is read out, a parity check is performed.
メモリ２より読み出されたデータａと、そのデータのパ
リティ・ビットｆがパリテイ・チェッカ４に入力され、
パリティ チエツクを行ない、その結果ビット（かパリ
テイ・エラー保持フリップフロップ５ヘセツトパルスｍ
によりラッチされる。パリテイ・エラー保持フリップ・
フロップ５にラッチされた結果ビット（をＣＰＵＩが出
力ヒラｌ−ｎとして読み取り、期待値との比較演算を行
いパリテイ・エラーであるが否がの検出を行う。The data a read from the memory 2 and the parity bit f of the data are input to the parity checker 4,
The parity check is performed and the result is a bit (or parity error holding flip-flop 5) and a set pulse m
latched by parity error retention flip
The result bit latched in the flop 5 is read by the CPU as an output error l-n, and a comparison operation is performed with the expected value to detect whether it is a parity error or not.
上述した従来のパリテイ・エラー検出装置は、メモリに
対するデータ転送が正電てあっても、パリテイ・ジェネ
レータ、パリティ チエッカが故障している場合はパリ
テイ・エラーとなる。その場合、故障確認のためオシロ
スコープ等の測定器で電圧波形を観測し、確認するため
の煩わしい作業が必要となる。In the conventional parity error detection device described above, even if data transfer to the memory is positive, a parity error occurs if the parity generator or parity checker is out of order. In that case, troublesome work is required to observe and confirm the voltage waveform with a measuring instrument such as an oscilloscope in order to confirm the failure.
本発明の目的は、パリテイ・ジェネレータ、パリテイ・
チェッカの故障を容易に検出可能なパリティ エラー検
出装置を提供することにある。The object of the present invention is to provide a parity generator, a parity generator, and a parity generator.
An object of the present invention is to provide a parity error detection device that can easily detect a checker failure.
本発明のパリテイ・エラー検出装置は、中央処理から擬
似誤り発生用ビットがセットされその値をパリテイ・ジ
ェネレータに入力する書き込みエラー発生回路と、
中央処理装置から擬似誤り発生用ビットがセットされそ
の値をパリテイ・チェッカに入力する読出しエラー発生
回路を設けたことを特徴とする。The parity error detection device of the present invention includes a write error generation circuit in which a pseudo error generation bit is set by the central processing unit and inputs the value to the parity generator; The present invention is characterized in that it is provided with a read error generation circuit which inputs the error into the parity checker.
次に本発明について図面を参照して説明する。 Next, the present invention will be explained with reference to the drawings.
第１図は本発明の一実施例のパリテイ・エラー検出装置
のフロック構成図である。FIG. 1 is a block diagram of a parity error detection device according to an embodiment of the present invention.
第１図において、ＣＰ Ｕ ］、 、メモリ２．パリテ
イ・ジェネレータ３．パリテイ・チェッカ４．パリティ
エラー保持フリップ・フロップ５は従来を示す第４図
のそれと同じである。６はＣＰＵＩからビットｂをセッ
トし、同値ｄをパリテイ・ジェネレータ３ノ＼入力する
書込ｈエラー発生回路、７はＣＵＰ １からビットｇを
セットし、同値ｊをパリテイ・チェッカ４へ入力する読
出しエラー発生回路である。In FIG. 1, CPU], memory 2. Parity generator 3. Parity checker 4. The parity error holding flip-flop 5 is the same as that shown in FIG. 4 which shows the prior art. 6 is a write h error generation circuit that sets bit b from CPUI and inputs the same value d to parity generator 3; 7 is a read circuit that sets bit g from CPU 1 and inputs the same value j to parity checker 4. This is the error generating circuit.
第２図は本実施例における誤まりのパリティ・ビットを
生成する場合のタイミンク′チャートである。又、第３
図はこの実施例におりる擬似的にパリテイ・エラーを検
出させる場合のタイミングチャートである。FIG. 2 is a timing chart for generating erroneous parity bits in this embodiment. Also, the third
The figure is a timing chart when a parity error is detected in a pseudo manner according to this embodiment.
次に本実施例の動作を第１図、第２図、第３図により説
明する。Next, the operation of this embodiment will be explained with reference to FIGS. 1, 2, and 3.
通常のパリティ エラー検出動作については第４図の従
来例と全く同様であるため省略する。The normal parity error detection operation is completely the same as the conventional example shown in FIG. 4, so a description thereof will be omitted.
パリテイ・ジェネレータ３の故障検出を行う場合は、パ
リテイ・ジェネレータ３より誤りのパリティ・ビットｆ
を生成させるためにＣＰＵＩより書込みエラー発生回路
６ヘビツト１〕をセットしておきＣＰＵＩからメモリ２
ヘデータａを書き込む。パリテイ・ジェネレータ３の出
力のパリティ・ビットｆは誤まりパリティ・ビットでメ
モリ２に書き込まれる。When detecting a failure in the parity generator 3, the error parity bit f is detected from the parity generator 3.
In order to generate the write error generation circuit 6 heavy bit 1] from the CPU, the
Write data a to the file. The parity bit f of the output of the parity generator 3 is written to the memory 2 as an erroneous parity bit.
次にメモリ２の読み出し動作を行ない、パリテイ・チェ
ッカ４によりパリティ・チエツクを行ない、その結果ビ
ットρがパリテイ・エラー保持フリップ・フロップ５ヘ
セツトパルスｍによりラッチされる。次にＣ’ＵＰＩが
パリテイ・エラー保持フリップ・フロップ５の出力しッ
トＤを読み出し、期待値との比較演算を行ないパリティ
・エラ−であればパリテイ・ジェネレータ３は正常動作
てあり、パリテイ・エラーでなければ故障と判断する。Next, a read operation of the memory 2 is performed, and a parity check is performed by the parity checker 4, and as a result, the bit ρ is latched by the set pulse m to the parity error holding flip-flop 5. Next, C'UPI reads the output bit D of the parity error holding flip-flop 5, performs a comparison operation with the expected value, and if there is a parity error, the parity generator 3 is operating normally and the parity If there is no error, it is judged as a failure.
また、パリテイ・チェッカ４の故障検出を行う場合は、
パリテイ・ジェネレータ３より正常なパリティ・ビット
ｆを生成させるためのビットｂを書き込みエラー発生回
路６へＣＰＵＩよりセットする。次にＣＰＵＩからメモ
リ２ヘデータａを書き込む。パリテイ・チェッカ４より
誤りの結果ビットρを発生させるため、ＣＰＵ１よりビ
ットｇを読み出しエラー発生回路７ヘセツトする。次に
メモリ２の読み出し動作を行ない、読み出し動作完了後
、パリティ エラー保持フリップ・フロップ５の出力ビ
ットｎを読み出し、期待値との比較演算を行ない、パリ
テイ・エラーてあれば、パリテイ・チェッカ４は正常動
作てあり、パリテイ・エラーでなければ故障と判断する
。In addition, when detecting failure of parity checker 4,
Bit b for generating a normal parity bit f from the parity generator 3 is set in the write error generation circuit 6 from the CPUI. Next, data a is written from the CPUI to the memory 2. In order to cause the parity checker 4 to generate the error result bit ρ, the CPU 1 reads out the bit g and sets it in the error generation circuit 7. Next, a read operation is performed on the memory 2, and after the read operation is completed, the output bit n of the parity error holding flip-flop 5 is read out, and a comparison operation with the expected value is performed. If there is a parity error, the parity checker 4 If it is operating normally and there is no parity error, it will be judged as a failure.
以上説明したように本発明のパリテイ・エラー検出装置
によれはパリテイ・ジェネレータおよびパリテイ・チェ
ッカの故障を容易に検出可能な効果がある。As explained above, the parity error detection device of the present invention has the effect of easily detecting failures in the parity generator and parity checker.
第１図は本発明の一実施例のパリティ エラー検出装置
のブロック構成図、第２図は本実施例の誤まりのパリテ
ィ・ピッ１〜を生成する場合のタイミング チャート、
第３図は本実施例の擬似的にパリテイ・エラーを検出さ
せる場合のタイミンク・チャー１へ、第４図は従来のパ
リテイ・エラー検出装置のブロック構成図である。
１・・・ＣＰＵ、２・・・メモリ、３・・・パリテイ・
ジェネレータ、４・・・パリテイ・チェッカ、５・・・
パリテイ・エラー保持フリップ・フロップ、６・・・書
込みエラー発生回路、７・・・読出しエラー発生回路。FIG. 1 is a block diagram of a parity error detection device according to an embodiment of the present invention, and FIG. 2 is a timing chart for generating error parity bits 1 to 1 of this embodiment.
FIG. 3 is a timing chart 1 for detecting a parity error in a pseudo manner according to this embodiment, and FIG. 4 is a block diagram of a conventional parity error detection device. 1...CPU, 2...Memory, 3...Parity
Generator, 4... Parity checker, 5...
Parity error holding flip-flop, 6... write error generation circuit, 7... read error generation circuit.
Claims (1)
をパリテイ・ジェネレータに入力する書き込みエラー発
生回路と、 中央処理装置から擬似誤り発生用ビットがセットされそ
の値をパリテイ・チェッカに入力する読出しエラー発生
回路を設けたことを特徴とするパリテイ・エラー検出装
置。[Scope of Claims] A write error generation circuit that sets a pseudo-error generation bit from a central processing unit and inputs the value to a parity generator; and a write error generation circuit that sets a pseudo-error generation bit from a central processing unit and inputs the value to a parity checker. A parity error detection device characterized in that it is provided with a read error generation circuit that inputs an input to the parity error detection device.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2239504A JPH04119434A (en) | 1990-09-10 | 1990-09-10 | Parity error detector |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2239504A JPH04119434A (en) | 1990-09-10 | 1990-09-10 | Parity error detector |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04119434A true JPH04119434A (en) | 1992-04-20 |
Family
ID=17045775
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2239504A Pending JPH04119434A (en) | 1990-09-10 | 1990-09-10 | Parity error detector |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH04119434A (en) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2006054400A1 (en) * | 2004-11-18 | 2006-05-26 | Sony Corporation | Imaging device and light intensity adjusting mechanism |
| EP2128692A1 (en) * | 2008-05-30 | 2009-12-02 | Sony Corporation | Light quantity adjusting device, lens barrel and image pickup apparatus |
| US7878721B2 (en) | 2007-11-01 | 2011-02-01 | Sony Corporation | Light amount adjuster, lens barrel, and image pickup device |
| US7965432B2 (en) | 2006-09-11 | 2011-06-21 | Seiko Precision Inc. | Light quantity control device |
-
1990
- 1990-09-10 JP JP2239504A patent/JPH04119434A/en active Pending
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2006054400A1 (en) * | 2004-11-18 | 2006-05-26 | Sony Corporation | Imaging device and light intensity adjusting mechanism |
| US7965432B2 (en) | 2006-09-11 | 2011-06-21 | Seiko Precision Inc. | Light quantity control device |
| US7878721B2 (en) | 2007-11-01 | 2011-02-01 | Sony Corporation | Light amount adjuster, lens barrel, and image pickup device |
| EP2128692A1 (en) * | 2008-05-30 | 2009-12-02 | Sony Corporation | Light quantity adjusting device, lens barrel and image pickup apparatus |
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