KR100282430B1 - METALLINE PACKAGELEVEL TEST PATTERN AND METHOD FOR SEMIC ONDUCTOR DEVICE - Google Patents

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Abstract

본 발명은 금속 배선의 특성 평가를 효율적으로 할 수 있도록한 반도체 소자의 금속배선 패키지레벨 테스트 패턴 및 방법에 관한 것으로 그 금속배선 패캐지레벨 테스트 패턴은 테스트를 위한 금속 배선과 상기 금속 배선의 양단에 연결되어 있으며, 상기 금속 배선에 전류를 인가하는 전류 인가 패드와, 상기 금속 배선 양단에 위치하며 상기 금속 배선의 전압을 센싱하기 위한 전압 센서 패턴과, 상기 전류인가 패드의 온도를 가변시키기 위한 히터를 포함하여 구성된다.The present invention relates to a metallization package level test pattern and method for a semiconductor device capable of efficiently evaluating the characteristics of metallization. The metallization package level test pattern is connected to both ends of the metallization and the metallization for testing. And a current application pad for applying current to the metal wiring, a voltage sensor pattern positioned at both ends of the metal wiring, for sensing a voltage of the metal wiring, and a heater for varying a temperature of the current applying pad. It is configured by.

Description

반도체 소자의 금속라인 패캐지레벨 테스트 패턴 및 방법(METALLINE PACKAGELEVEL TEST PATTERN AND METHOD FOR SEMIC ONDUCTOR DEVICE)METALLINE PACKAGELEVEL TEST PATTERN AND METHOD FOR SEMIC ONDUCTOR DEVICE

본 발명은 반도체 소자에 관한 것으로, 특히 금속 배선의 특성 평가를 효율적으로 할 수 있도록한 반도체 소자의 금속배선 패캐지레벨 테스트 패턴 및 방법에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a semiconductor device, and more particularly, to a metal wiring package level test pattern and method for semiconductor device to efficiently evaluate the characteristics of the metal wiring.

반도체 소자의 금속 배선에서 일렉트로마이그레이션(Electromigration:EM)을 일으키는 주요 인자로는 전류, 온도, 온도 변화(Temperature Gradient), 전류 변화(Current Gradient)등이 있다.The main factors causing electromigration (EM) in metal wiring of semiconductor devices include current, temperature, temperature gradient, current gradient, and the like.

그러나 현재, 반도체 소자의 금속 배선의 특성(수명)평가시에는 전류, 온도등의 발생 인자만을 고려하여 평가가 이루어지고 있다.However, at present, in evaluating the characteristics (lifespan) of the metal wiring of the semiconductor element, evaluation is made considering only generation factors such as current and temperature.

이하, 첨부된 도면을 참고하여 종래 기술의 반도체 소자의 금속 패키지레벨 테스트 패턴에 관하여 설명하면 다음과 같다.Hereinafter, a metal package level test pattern of a semiconductor device of the prior art will be described with reference to the accompanying drawings.

도1a와 도1b는 종래 기술의 반도체 소자의 금속 패키지레벨 테스트 패턴의 레이 아웃도이다.1A and 1B are layout views of a metal package level test pattern of a semiconductor device of the prior art.

도1a는 JEDEC 테스트 패턴을 나타낸 것으로, 전류 인가 패트(1)와 테스트 라인(2)의 연결 영역(3)을 그 너비가 변화되게(테스트 라인 방향으로 갈수록 너비가 좁아지도록)구성하여 테스트시에 발생하는 온도와 전류의 변화(Gradient)성분을 최대한 줄일 수 있도록한 것으로, 테스트 라인(2)의 끝단에 접압 센싱 영역(4)이 있다.Fig. 1A shows a JEDEC test pattern, in which the connection area 3 of the current application pad 1 and the test line 2 is configured so that its width is changed (the width becomes narrower toward the test line direction). In order to minimize the generated gradient of the temperature and current, there is a pressure sensing region 4 at the end of the test line 2.

이와 같은 구조를 갖는 JEDEC 테스트 패턴을 이용한 금속 배선의 일렉트로마이그레이션 평가는 전류 인가 패드(1)에 전류를 인가한후 테스트 라인(2) 양단의 전압 센싱 영역(4)의 전압을 측정한다.The electromigration evaluation of the metal wiring using the JEDEC test pattern having such a structure measures the voltage of the voltage sensing region 4 across the test line 2 after applying current to the current applying pad 1.

이와 같은 JEDEC 테스트 패턴은 테스트시의 온도 변화를 막기 위하여 연결 영역(3)을 경사지게 구성하였으나, 주울 히팅(Joulheation)에 의한 온도 변화(Temperature Gradient)를 완전히 막지는 못한다.The JEDEC test pattern is configured to incline the connection region 3 in order to prevent the temperature change during the test, but does not completely prevent the temperature gradient due to Joule heating.

그리고 이와 같은 JEDEC 테스트 패턴은 전류 인가 패드(1)와 테스트 라인(2)을 연결하는 연결 영역(3)을 온도 변화를 막기위하여 경사지게(테스트 라인 방향으로 갈수록 너비가 좁아지도록) 구성하였으나, 상대적으로 테스트 라인(2)에 비해 연결 영역(3)의 선폭이 넓어 일렉트로마이그레이션이 발생할 가능성이 있다.In addition, the JEDEC test pattern has a connection area 3 connecting the current application pad 1 and the test line 2 to be inclined (to narrow the width toward the test line direction) to prevent temperature change, but relatively Compared with the test line 2, the line width of the connection region 3 is wider, which may cause electromigration.

그리고 도1b는 Liold 테스트 패턴을 나타낸 것으로 전류 인가 패드(1)와 테스트 라인(2)의 연결 영역(3)을 그 전체 너비가 변화되고(테스트 라인 방향으로 갈수록 너비가 좁아지도록)구성하여 테스트시에 발생하는 온도와 전류의 변화(Gradient)성분을 최대한 줄일 수 있도록한 것으로, 테스트 라인(2)의 끝단에 전압 센싱 영역(4)이 있다. 이때, 상기 연결 영역(3)이 여러 갈래의 좁은 라인이 연결되는 형태로 구성된다.1B illustrates a Liold test pattern, in which the connection area 3 of the current applying pad 1 and the test line 2 is configured such that its overall width is changed (the width becomes narrower toward the test line direction). In order to minimize the gradient of the temperature and the current generated in the current, there is a voltage sensing region (4) at the end of the test line (2). In this case, the connection region 3 is configured in such a way that several narrow lines are connected.

이와 같은 구조를 갖는 Lioyd 테스트 패턴을 이용한 금속 배선의 일렉트로마이그레이션 평가는 전류 인가 패드(1)에 전류를 인가한후 테스트 라인(2) 양단의 전압 센싱 영역(4)의 전압을 측정한다.The electromigration evaluation of the metal wiring using the Lioyd test pattern having such a structure measures a voltage of the voltage sensing region 4 across the test line 2 after applying a current to the current applying pad 1.

이와 같은 Lioyd 테스트 패턴은 전류 인가 패드(1)와 테스트 라인(2)의 연결영역(3)을 그 전체 너비가 변화되고 여러 갈래의 좁은 라인 형태를 갖도록 구성하여 테스트시의 온도 변화, 전류 변화 등을 최대한 줄일 수 있도록하여 JEDEC 테스트 패턴의 단점을 보완할 수 있도록한 것이다.The Lioyd test pattern is configured such that the connection area 3 of the current applying pad 1 and the test line 2 has a change in the overall width and has a narrow narrow line in the form of a divergence. It is possible to compensate for the shortcomings of the JEDEC test pattern by making it possible to reduce as much as possible.

이와 같은 종래 기술의 테스트 패턴들은 금속 배선 테스트시에 온도 및 전류의 변화를 적절하게 막지 못하고, 특히 주울 히팅에 의한 온도 변화를 억제하지 못하여 금속 배선의 정화기한 테스트가 이루어지지 않는 문제점이 있다.Such test patterns of the related art do not adequately prevent changes in temperature and current during the metal wiring test, and in particular, fail to suppress temperature changes due to joule heating, thereby preventing the purifier testing of the metal wiring.

본 발명은 상기와 같은 종래 기술의 금속배선 패키지레벨 테스트 패턴의 문제점을 해결하기 위한 것으로, 금속 배선의 특성 평가를 효율적으로 할 수 있도록한 반도체 소자의 금속배선 패키지레벨 테스트 패턴 및 방법을 제공하는데 그 목적이 있다.The present invention is to solve the problems of the metal wiring package level test pattern of the prior art as described above, to provide a metal wiring package level test pattern and method of a semiconductor device that can efficiently evaluate the characteristics of the metal wiring. There is a purpose.

도1a와 도1b는 종래 기술의 반도체 소자의 금속배선 패캐지레벨 테스트 패턴의 레이 아웃도.1A and 1B are layout views of a metallization package level test pattern of a semiconductor device of the prior art.

도2는 본 발명의 반도체 소자의 금속배선 패키지레벨 테스트 패턴의 레이 아웃도.2 is a layout view of the metallization package level test pattern of the semiconductor device of the present invention.

도3은 본 발명의 금속배선 패키지레벨 테스트 방법을 나타낸 순서도.Figure 3 is a flow chart showing a metallization package level test method of the present invention.

*도면의 주요부분에 대한 부호의 설명* Explanation of symbols for main parts of the drawings

21 : 전류 인가 패드 22 : 온도 측정용 메탈 라인21: current application pad 22: metal line for temperature measurement

23 : 폴리 히팅 영역 24 : 테스트 라인23: poly heating area 24: test line

25 : 연결 영역 26 : 전압 센싱 영역25: connection area 26: voltage sensing area

금속 배선의 특성 평가를 효율적으로 할 수 있도록한 본 발명의 반도체 소자의 금속배선 패키지레벨 테스트 페턴은 테스트를 위한 금속 배선과, 상기 금속 배선의 양단에 연결되어 있으며, 상기 금속 배선에 전류를 인가하는 전류 인가 패드와, 상기 금속 배선 양단에 위치하며 상기 금속 배선의 전압을 센싱하기 위한 전압 센서 패턴과, 상기 전류 인가 패드의 온도를 가변시키기 위한 히터를 포함하여 구성되는 것을 특징으로 하고, 본 발명의 반도체 소자의 금속배선 패키지레벨 테스트 방법은 테스트를 위한 금속 배선과 상기 금속 배선의 양단에 연결되어 상기 금속 배선에 전류를 인가하는 전류 인가 패드 그리고 상기 금속 배선 양단에 위치하며 상기 금속 배선의 전압을 센싱하는 전압 센서를 구비하는 금속 배선 패키지레벨 테스트 패턴을 이용하여 상기 금속 배선을 테스트하는 방법에 있어서, 상기 전류 인가 패드 양단에 테스트를 위한 전류를 공급하는 단계와, 상기 전류 인가 패드의 온도를 상기 금속 배선보다 상대적으로 상승시키는 단계와, 상기 전압 센서를 이용하여 상기 금속 배선의 전압을 감지하는 단계를 포함하여 이루어지는 것을 특징으로 한다.The metallization package level test pattern of the semiconductor device of the present invention for efficiently evaluating the characteristics of the metallization is connected to the metallization for testing and both ends of the metallization, and applies a current to the metallization. And a current sensor pad, a voltage sensor pattern positioned at both ends of the metal wiring, for sensing the voltage of the metal wiring, and a heater for varying the temperature of the current applying pad. The metallization package level test method of a semiconductor device includes a metal wiring for testing and a current applying pad connected to both ends of the metal wiring to apply a current to the metal wiring, and positioned at both ends of the metal wiring to sense a voltage of the metal wiring. Using a metallization package level test pattern with a voltage sensor A method of testing the metal wiring, the method comprising: supplying a current for a test across the current applying pad, raising the temperature of the current applying pad relative to the metal wiring, and using the voltage sensor And detecting the voltage of the metal line.

이하, 첨부된 도면을 참고하여 본 발명의 반도체 소자의 금속배선 패키지레벨 테스트 패턴 및 방법에 관하여 상세히 설명하면 다음과 같다.Hereinafter, the metallization package level test pattern and method of the semiconductor device of the present invention will be described in detail with reference to the accompanying drawings.

도2는 본 발명의 반도체 소자의 금속배선 패키지레벨 테스트 패턴의 레이 아아웃도이다. 그리고 도3은 본 발명의 금속배선 패키지레벨 테스트 방법을 나타낸 순서도이다.2 is a layout view of a metallization package level test pattern of the semiconductor device of the present invention. 3 is a flowchart illustrating a metallization package level test method of the present invention.

본 발명의 반도체 소자의 금속배선 패키지레벨 테스트 패턴은 주울 히팅에 의한 온도 변화를 적절하게 억제할 수 있도록한 것이다.The metallization package level test pattern of the semiconductor device of the present invention is capable of appropriately suppressing the temperature change due to Joule heating.

그 구성은 금속 배선 테스트시에 전류를 인가하는 전류 인가 패드(21) 금속 배선 테스트시에 히팅에 의한 온도를 측정하는 온도 측정용 메탈 라인(22)으로 이루어져 테스트 라인(24)의 양단에 구성되는 폴리 히팅 영역(23)과, 그 전체 너비가 변화되고 여러 갈래의 좁은 라인 형태를 갖도록 구성되어 테스트 라인(24)과 상기 폴리 히팅 영역(23)을 연결하는 연결 영역(25)과, 상기 테스트 라인(24)의 양 끝단에 구성되는 전압 센싱 영역(26)으로 구성된다.The configuration is composed of a current measuring pad 21 for applying a current during a metal wiring test and a temperature measuring metal line 22 for measuring a temperature by heating during a metal wiring test, which is configured at both ends of the test line 24. A poly heating region 23, a connection region 25 configured to have a change in its overall width and to have a branched narrow line shape, and to connect a test line 24 to the poly heating region 23; And a voltage sensing region 26 formed at both ends of the 24.

이때, 상기 연결 영역(25)의 너비는 전류 인가 패드(21)에서 테스트 라인으로 갈수록 좁게 형성된다.In this case, the width of the connection region 25 is formed to become narrower from the current application pad 21 to the test line.

그리고 상기의 폴리 히팅 영역(23)은 테스트시에 주울 히팅에 의한 온도 상승분 만큼 전류 인가 패드(21)에 온도를 높여준다.In addition, the poly heating region 23 increases the temperature of the current applying pad 21 by the temperature increase by joule heating during the test.

이와 같은 폴리 히팅 영역(23)을 통한 전류 인가 패드(21)의 온도 보상은 테스트시의 온도 변화 요인을 완전히 제거한다.This temperature compensation of the current application pad 21 through the poly heating region 23 completely eliminates the factor of temperature change during the test.

그리고 상기 온도 측정용 메탈 라인(22)은 저항 변화분의 측정 단자로 사용하여 전류 인가 패드(21)의 온도 상승이 정확하게 이루어질 수 있도록한다.The temperature measuring metal line 22 is used as a measuring terminal for resistance change so that the temperature rise of the current application pad 21 can be accurately performed.

이와 같은 구조를 갖는 본 발명의 금속배선 패키지레벨 테스트 패턴을 이용한 금속 배선의 이러렉트로마이그레이션 평가는 도3에서와 같이 진행된다.Evaluation of the electromigration of the metal wiring using the metallization package level test pattern of the present invention having such a structure is performed as shown in FIG.

먼저, 테스트시의 테스트 라인(24)의 온도 상승값을 측정하여 미리 알고 있는 전류 인가 조건에 따른 온도 상승값을 이용하는 것으로, 전류 인가 패드(21)를 통하여 테스트 라인(24)에 전류를 인가한다.First, a current is applied to the test line 24 through the current applying pad 21 by measuring the temperature rise value of the test line 24 during the test and using the temperature rise value according to a known current application condition. .

그리고 폴리 히팅 영역(23)을 이용하여 전류 인가 패드(21)의 온도를 상기 온도 상승값만큼 높여 테스트 라인(24)의 온도 변화를 보상한 상태에서 EM 측정을 한다.In addition, EM measurement is performed while the temperature of the current applying pad 21 is increased by the temperature rising value using the poly heating region 23 to compensate for the temperature change of the test line 24.

이와 같은 본 발명의 금속배선 패키지레벨 테스트 패턴은 테스트시의 주울 히팅(Joulheating)에 의한 온도 변화(Temperature Gradient)를 완전히 막는다.Such a metallization package level test pattern of the present invention completely prevents temperature gradient due to joule heating during the test.

이와 같은 본 발명의 반도체 소자의 금속배선 패키지레벨 테스트 패턴 및 방법은 테스트시에 발생하는 온도 변화를 적절하게 보상한 상태에서 EM 측정을 하여 정확한 배선 평가가 이루어지도록하는 효과가 있다.Such a metallization package level test pattern and method of the semiconductor device of the present invention has the effect of making an accurate wiring evaluation by performing an EM measurement in a state that properly compensates for the temperature change generated during the test.

즉, 과도한 스트레스가 가해지는 평가 상황에서도 주울 히팅 등에 의한 온도 변화를 보상할 수 있어 배선 평가의 정확성을 높이는 효과가 있다.That is, even in an evaluation situation in which excessive stress is applied, temperature change due to joule heating can be compensated for, thereby improving the accuracy of the wiring evaluation.

Claims (4)

테스트를 위한 금속 배선과, 상기 금속 배선의 양단에 연결되어 있으며, 상기 그미속 배선에 전류를 인가하는 전류 인가 패드와, 상기 금속 배선 양단에 위치하며 상기 금속 배선의 전압을 센싱하기 위한 전압 센서 패턴과, 상기 전류 인가 패드의 온도를 가변 시키기 위하여 상기 전류 인가 패드 하단부에 각각 구성되는 히터를 포함하는 것을 특징으로 하는 반도체 소자의 금속배선 패키지레벨 테스트 패턴.A metal wiring for a test, a current applying pad connected to both ends of the metal wiring, and applying a current to the gummy bundle wiring, and a voltage sensor pattern positioned at both ends of the metal wiring to sense a voltage of the metal wiring; And a heater configured at each of lower ends of the current applying pads to vary the temperature of the current applying pads. 제1항에 있어서, 상기 금속 배선과 전류 인가 패드를 연결하는 연결단이 추가로 구성된 것을 특징으로 하는 반도체 소자의 금속 패키지레벨 테스트 패턴.The metal package level test pattern of claim 1, wherein a connection end connecting the metal line and the current applying pad is further configured. 제1항에 있어서, 히터에는 히터의 온도를 감지하기 위한 금속 패턴이 추가로 구성되는 것을 특징으로 하는 반도체 소자의 금속 패키지레벨 테스트 패턴.The metal package level test pattern of claim 1, wherein the heater further comprises a metal pattern for sensing a temperature of the heater. 테스트를 위한 금속 배선과 상기 금속 배선의 양단에 연결되어 상기 금속 배The metal wire for testing and connected to both ends of the metal wire
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