KR100281117B1 - Ipyrom element and its manufacturing method - Google Patents
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Abstract
플로팅게이트와 컨트롤게이트라인의 접촉면적을 증가시켜서 커플링비를 높이므로써 프로그램효율을 높이기에 알맞은 이피롬소자 및 그의 제조방법을 제공하기 위한 것으로, 이와 같은 목적을 달성하기 위한 이피롬소자는 기판에 형성된 제 1 게이트절연막과, 상기 제 1 게이트절연막상에 표면이 굴곡을 갖고 형성된 플로팅게이트와, 상기 플로팅게이트 양측의 상기 기판에 형성된 제 1 불순물영역과, 상기 플로팅게이트상에 적층되고 일방향을 갖는 제 2 게이트절연막 컨트롤게이트라인과 캡절연막과, 상기 제 1 게이트절연막과 플로팅게이트와 제 2 게이트절연막과 컨트롤게이트라인과 캡절연막 양측면에 형성된 측벽스페이서와, 상기 측벽스페이서와 플로팅게이트양측 기판내에 형성된 제 2 불순물영역으로 구성됨을 특징으로 한다.To provide a pyromium device and a method for manufacturing the same, which are suitable for increasing the program efficiency by increasing the coupling ratio by increasing the contact area between the floating gate and the control gate line. A first gate insulating film, a floating gate having a curved surface on the first gate insulating film, a first impurity region formed on the substrate on both sides of the floating gate, and a second stacked on the floating gate and having one direction A gate insulating film control gate line and a cap insulating film, sidewall spacers formed on both sides of the first gate insulating film, the floating gate, the second gate insulating film, the control gate line, and the cap insulating film, and second impurities formed on both sidewall spacers and the floating gate substrate. It is characterized by consisting of areas.
Description
본 발명은 반도체 메모리소자에 대한 것으로, 특히 커플링비(CR:Coupling Ratio)를 향상시킬 수 있는 이피롬소자 및 그의 제조방법에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a semiconductor memory device, and more particularly, to a pyromium device capable of improving a coupling ratio (CR) and a method of manufacturing the same.
일반적으로, 이피롬(EPROM:Erasable Programmable ROM)은 메모리안에 있는 내용을 지울수 있고 다시 프로그램을 입력할 수 있는 롬(ROM)의 일종으로서, 입력 데이터를 소거할 때는 자외선을 이용하고 프로그램을 입력할 때는 롬 라이터(ROM Writer)를 이용한다.Generally, EPROM (Erasable Programmable ROM) is a type of ROM that can erase the contents in memory and input the program again. When erasing the input data, it uses ultraviolet rays and inputs the program. Use a ROM Writer.
그리고 이피롬소자의 프로그램동작 스피드는 커플링비에 의해서 향상시킬 수 있다.The program operation speed of the pyrom element can be improved by the coupling ratio.
여기서 커플링비란 컨트롤게이트에 전압을 인가할 때 플로팅게이트에 걸리는 전압의 비율(CR:Coupling Ratio)을 뜻하는 것으로써, 다음과 같이 나타낼 수 있다.Here, the coupling ratio refers to a ratio of the voltage applied to the floating gate when a voltage is applied to the control gate, and may be expressed as follows.
여기서, CIPD는 플로팅게이트와 컨트롤게이트의 사이에 형성된 정전용량이고, CFG는 플로팅게이트와 반도체기판 사이에 형성된 정전용량이다.Here, C IPD is a capacitance formed between the floating gate and the control gate, and C FG is a capacitance formed between the floating gate and the semiconductor substrate.
첨부 도면을 참조하여 종래 이피롬소자의 제조방법에 대하여 설명하면 다음과 같다.Referring to the accompanying drawings, a conventional method for manufacturing a pyromium device will be described.
도 1a 내지 1c는 종래 이피롬소자의 제조방법을 나타낸 공정단면도이고, 도 2a와 도 2b는 종래 이피롬소자의 프로그램동작과 소거동작을 나타낸 단면도이다.1A to 1C are cross-sectional views illustrating a method of manufacturing a conventional pyromium device, and FIGS. 2A and 2B are cross-sectional views illustrating a program operation and an erase operation of a conventional pyromium device.
종래 이피롬소자의 제조방법은 도 1a에 도시한 바와 같이 활성영역과 필드영역을 정의하고 필드영역상에 필드산화막(2)을 형성한다. 이후에 p형의 반도체 기판(1)상에 얇은 산화막(3)과 플로팅게이트형성용 제 1 폴리실리콘층(4)을 차례로 증착한다. 이후에 전면에 제 1 감광막(5)을 도포한 후 노광 및 현상공정으로 플로팅게이트(4a) 영역을 정의한 후 제 1 감광막(5)을 패터닝한다.In the conventional method of manufacturing a pyromium element, as shown in Fig. 1A, an active region and a field region are defined and a field oxide film 2 is formed on the field region. Thereafter, a thin oxide film 3 and a first polysilicon layer 4 for forming a floating gate are deposited on the p-type semiconductor substrate 1 in this order. Thereafter, the first photoresist film 5 is coated on the entire surface, and then the floating gate 4a region is defined by an exposure and development process, and then the first photoresist film 5 is patterned.
도 1b에 도시한 바와 같이 상기 패터닝된 제 1 감광막(5)을 마스크로 이용하여 제 1 산화막(3)과 제 1 폴리실리콘층(4)을 이방성 식각하여 터널링 게이트 산화막(3a)과 플로팅게이트(4a)를 형성한다. 이후에 플로팅게이트(4a)를 마스크로 이용하여 저농도 N형 불순물이온을 주입하여 LDD(Lightly Doped Drain)영역을 형성한다.As shown in FIG. 1B, the first oxide film 3 and the first polysilicon layer 4 are anisotropically etched using the patterned first photoresist film 5 as a mask to form a tunneling gate oxide film 3a and a floating gate. 4a). Thereafter, low concentration N-type impurity ions are implanted using the floating gate 4a as a mask to form a lightly doped drain (LDD) region.
그리고 반도체 기판(1)에 플로팅게이트(4a)와 컨트롤게이트(7a)를 격리하기 위하여 인터폴리 유전막(Interpoly dielectrics)(6)을 형성하고 컨트롤게이트(7a)를 형성하기 위한 제 2 폴리실리콘층(7)을 증착한 후에 상기 제 2 폴리실리콘층(7)상에 고온저압증착(HLD : High temperature Low pressure Deposition)절연막(8)을 증착하고 고온저압절연막(8)상에 제 2 감광막(9)을 도포한다. 이후에 노광 및 현상공정으로 컨트롤게이트(7a) 영역을 정의하고 제 2 감광막(9)을 패터닝한다.In order to isolate the floating gate 4a and the control gate 7a from the semiconductor substrate 1, a second polysilicon layer for forming interpoly dielectrics 6 and forming the control gate 7a ( 7) after depositing a high temperature low pressure deposition (HLD) insulating film (8) on the second polysilicon layer (7) and a second photosensitive film (9) on the high temperature low pressure insulating film (8) Apply. Subsequently, the control gate 7a region is defined by the exposure and development process and the second photoresist film 9 is patterned.
도 1c에 도시한 바와 같이 상기 패터닝된 제 2 감광막(9)을 마스크로 이용하여 제 2 폴리실리콘층(7)을 이방성 식각하여 컨트롤게이트(7a)를 형성한다. 이후에 반도체 기판(1)에 산화막을 증착하여 상기 플로팅게이트(4a)와 컨트롤게이트(7a) 양측면에 측벽스페이서(10)를 형성하고 상기 측벽스페이서(10) 및 컨트롤게이트(7a)를 마스크로 이용하여 양측 반도체 기판(1)에 고농도 n형 불순물이온으로 인(P)이나 아세닉 이온을 주입하여 소오스영역(11a)과 드레인 영역(11b)을 형성한다.As shown in FIG. 1C, the second polysilicon layer 7 is anisotropically etched using the patterned second photoresist layer 9 as a mask to form a control gate 7a. Subsequently, an oxide film is deposited on the semiconductor substrate 1 to form sidewall spacers 10 on both sides of the floating gate 4a and the control gate 7a, and the sidewall spacers 10 and the control gate 7a are used as masks. Thus, phosphorus (P) or anionic ions are implanted into both semiconductor substrates 1 with high concentration n-type impurity ions to form the source region 11a and the drain region 11b.
그리고 상기와 같은 이피롬소자의 프로그램과 소거동작을 도 2a와 도 2b를 참조하여 설명하면 다음과 같다.In addition, the program and erase operations of the above-described pyromium element will be described with reference to FIGS. 2A and 2B.
먼저 이피롬소자의 프로그램동작의 일예는 도 2a에 도시한 바와 같이 컨트롤게이트에는 12.75V의 전압을 인가하고 드레인에는 8V의 전압을 인가하며 소오스에는 0V의 전압을 가한다. 이에 따라서 플로팅게이트에 상기 반도체기판으로 부터 핫캐리어가 인잭션된다. 이것이 이피롬소자의 프로그램동작이다.First, as an example of the program operation of the pyrom device, a voltage of 12.75V is applied to the control gate, a voltage of 8V is applied to the drain, and a voltage of 0V is applied to the source as shown in FIG. 2A. Accordingly, a hot carrier is introduced into the floating gate from the semiconductor substrate. This is the program operation of this pyrom element.
그리고 이피롬소자의 소거동작은 도 2b에 도시한 바와 같이 자외선을 쬐어주어서 전자를 플로팅게이트에서 방출시키므로써 이루어진다.In addition, the erasing operation of the pyromium element is performed by exposing ultraviolet rays to emit electrons from the floating gate as shown in FIG. 2B.
여기서 프로그램동작시 컨트롤게이트에 12.75V가 인가되지만 실질적으로는 플로팅게이트와 반도체기판사이의 전압은 12.75V보다 훨씬 낮은 전압이 걸린다.Here, 12.75V is applied to the control gate during the program operation, but the voltage between the floating gate and the semiconductor substrate is substantially lower than 12.75V.
즉, 컨트롤게이트에 전압을 인가할 때 플로팅게이트에 걸리는 전압의 비율인 커플링비(CR:Coupling Ratio)가 낮아지게 된다.That is, when a voltage is applied to the control gate, a coupling ratio (CR), which is a ratio of the voltage applied to the floating gate, is lowered.
상기와 같이 종래 이피롬소자는 다음과 같은 문제가 있다.As described above, the conventional pyromium device has the following problems.
종래에는 컨트롤게이트에 인가된 전압과 플로팅게이트에 걸리는 전압의 비율인 커플링비(CR)이 낮아서 오랜시간동안 프로그램 시켜야하는 문제점이 발생한다.Conventionally, the coupling ratio CR, which is a ratio of the voltage applied to the control gate and the voltage applied to the floating gate, is low, causing a problem of programming for a long time.
본 발명은 상기와 같은 문제를 해결하기 위하여 안출한 것으로 특히, 플로팅게이트와 컨트롤게이트라인의 접촉면적을 증가시켜서 커플링비를 높이므로써 프로그램효율을 높이기에 알맞은 이피롬소자 및 그의 제조방법을 제공하는 데 그 목적이 있다.The present invention has been made to solve the above problems, and in particular, to increase the coupling area by increasing the contact area between the floating gate and the control gate line to provide a pyromium element suitable for increasing the program efficiency and its manufacturing method The purpose is.
도 1a 내지 도 1c는 종래 이피롬소자의 제조방법을 나타낸 공정단면도1A to 1C are cross-sectional views illustrating a method of manufacturing a conventional pyromium device.
도 2a와 도 2b는 종래 이피롬소자의 프로그램동작과 소거동작을 나타낸 단면도2A and 2B are cross-sectional views illustrating a program operation and an erase operation of a conventional pyromium device.
도 3은 본 발명 이피롬소자를 나타낸 단면도Figure 3 is a cross-sectional view showing the present invention pyromium element
도 4a 내지 4d는 본 발명 이피롬소자의 제조방법을 나타낸 공정단면도Figures 4a to 4d is a cross-sectional view showing a manufacturing method of the present invention pyromium device
도면의 주요 부분에 대한 부호의 설명Explanation of symbols for the main parts of the drawings
21: 반도체기판 22: 필드산화막21: semiconductor substrate 22: field oxide film
23: 제 1 게이트산화막 24: 제 1 폴리실리콘층23: first gate oxide film 24: first polysilicon layer
24a: 플로팅게이트 25: 제 1 감광막24a: floating gate 25: first photosensitive film
26: 저농도불순물영역 27: 제 2 게이트산화막26: low concentration impurity region 27: second gate oxide film
28: 제 2 폴리실리콘층 28a: 컨트롤게이트라인28: second polysilicon layer 28a: control gate line
29: 고온저압증착절연막 29a: 캡게이트막29: high temperature low pressure deposition insulating film 29a: cap gate film
30: 제 2 감광막 31: 측벽스페이서30: second photosensitive film 31: sidewall spacer
32a: 소오스영역 32b: 드레인영역32a: source region 32b: drain region
상기와 같은 목적을 달성하기 위한 본 발명 이피롬소자는 기판에 형성된 제 1 게이트절연막과, 상기 제 1 게이트절연막상에 표면이 굴곡을 갖고 형성된 플로팅게이트와, 상기 플로팅게이트 양측의 상기 기판에 형성된 제 1 불순물영역과, 상기 플로팅게이트상에 적층되고 일방향을 갖는 제 2 게이트절연막 컨트롤게이트라인과 캡절연막과, 상기 제 1 게이트절연막과 플로팅게이트와 제 2 게이트절연막과 컨트롤게이트라인과 캡절연막 양측면에 형성된 측벽스페이서와, 상기 측벽스페이서와 플로팅게이트양측 기판내에 형성된 제 2 불순물영역으로 구성됨을 특징으로 한다.According to an exemplary embodiment of the present inventive concept, the pyromium device may include a first gate insulating film formed on a substrate, a floating gate having a curved surface on the first gate insulating film, and a first gate insulating film formed on both sides of the floating gate. A first impurity region, a second gate insulating film control gate line and a cap insulating film stacked on the floating gate and having a one direction, and formed on both sides of the first gate insulating film, the floating gate, the second gate insulating film, the control gate line, and the cap insulating film And a sidewall spacer and a second impurity region formed in both of the sidewall spacer and the floating gate substrate.
또한 상기와 같은 구성을 갖는 본 발명 이피롬소자의 제조방법은 기판에 제 1 게이트절연막과 제 1 반도체층을 증착하는 공정과, 상기 제 1 반도체층의 표면에 굴곡을 형성하는 공정과, 상기 제 1 반도체층을 패터닝하여 플로팅게이트를 형성하는 공정과, 상기 플로팅게이트 양측의 상기 기판에 불순물영역을 형성하는 공정과, 상기 플로팅게이트상에 적층되고 일방향을 갖는 제 2 게이트절연막 컨트롤게이트라인과 캡절연막을 형성하는 공정과, 상기 제 1 게이트절연막과 플로팅게이트와 제 2 게이트절연막과 컨트롤게이트라인과 캡절연막 양측면에 측벽스페이서를 형성하는 공정과, 상기 측벽스페이서와 플로팅게이트 양측 기판내에 제 2 불순물영역을 형성하는 공정을 포함함을 특징으로 한다.In addition, the manufacturing method of the present invention pyromium device having the configuration as described above is a step of depositing a first gate insulating film and the first semiconductor layer on the substrate, the step of forming a bend on the surface of the first semiconductor layer, A process of forming a floating gate by patterning a semiconductor layer, forming an impurity region in the substrate on both sides of the floating gate, and a second gate insulating film control gate line and a cap insulating film stacked on the floating gate and having one direction Forming sidewall spacers on both sides of the first gate insulating film, the floating gate, the second gate insulating film, the control gate line, and the cap insulating film; and forming a second impurity region in both of the sidewall spacer and the floating gate substrate. It is characterized by including the step of forming.
첨부 도면을 참조하여 본 발명 이피롬소자 및 그의 제조방법에 대하여 설명하면 다음과 같다.Referring to the accompanying drawings, the present invention pyromium element and its manufacturing method are as follows.
도 3은 본 발명 이피롬소자를 나타낸 단면도이고, 도 4a 내지 4d는 본 발명 이피롬소자의 제조방법을 나타낸 공정단면도이다.Figure 3 is a cross-sectional view showing a two-pyromium device of the present invention, Figures 4a to 4d is a process cross-sectional view showing a manufacturing method of the two-pyromium device of the invention.
먼저 본 발명 이피롬소자는 도 3에 도시한 바와 같이 반도체기판(21)상의 소정영역에 제 1 게이트산화막(23)이 형성되어 있고, 상기 제 1 게이트산화막(23)상에 표면에 복수개의 굴곡을 갖고 있는 플로팅게이트(24a)가 형성되어 있다. 그리고 상기 플로팅게이트(24a)상에 적층되며 일방향을 갖는 제 2 게이트산화막(27)과 컨트롤게이트라인(28a)과 캡게이트막(29a)이 형성되어 있다. 그리고 상기 제 1 게이트산화막(23)과 플로팅게이트(24a)과 제 2 게이트산화막(27)과 컨트롤게이트라인(28a)과 캡게이트막(29a)의 양측면에 측벽스페이서(31)가 형성되어 있다. 그리고 측벽스페이서(31)하부의 반도체기판(21)표면에 저농도불순물영역(26)이 형성되어 있다. 그리고 상기 플로팅게이트(24a)와 컨트롤게이트라인(28a) 하부를 제외한 측벽스페이서(31) 양측의 반도체기판(21)표면내에 고농도 n형의 소오스영역(32a)과 드레인영역(32b)이 형성되어 있다.First, as shown in FIG. 3, a first gate oxide film 23 is formed in a predetermined region on a semiconductor substrate 21, and a plurality of bends are formed on the surface of the first gate oxide film 23. The floating gate 24a which has is formed. The second gate oxide layer 27, the control gate line 28a, and the cap gate layer 29a are stacked on the floating gate 24a and have one direction. Sidewall spacers 31 are formed on both sides of the first gate oxide layer 23, the floating gate 24a, the second gate oxide layer 27, the control gate line 28a, and the cap gate layer 29a. A low concentration impurity region 26 is formed on the surface of the semiconductor substrate 21 under the sidewall spacers 31. A high concentration n-type source region 32a and drain region 32b are formed on the surface of the semiconductor substrate 21 on both sides of the sidewall spacer 31 except for the floating gate 24a and the lower portion of the control gate line 28a. .
상기와 같은 구성을 갖는 본 발명 이피롬소자의 제조방법은 도 4a에 도시한 바와 같이 P형의 반도체기판(21)에 활성영역과 필드영역을 정의한 후 필드영역에 필드산화막(22)을 형성한다. 이후에 P형의 반도체 기판(21)상에 제 1 게이트산화막(23)과 플로팅게이트형성용 제 1 폴리실리콘층(24)을 차례로 증착한다. 이후 전면에 제 1 감광막(25)을 도포한 후에 노광 및 현상공정으로 일정간격을 갖고 복수개의 감광막 패턴층이 형성되도록 제 1 감광막(25)을 선택적으로 패터닝한다.In the method of manufacturing the present invention pyromium device having the above-described configuration, the active region and the field region are defined on the P-type semiconductor substrate 21 as shown in FIG. 4A, and then the field oxide film 22 is formed in the field region. . Thereafter, the first gate oxide film 23 and the first polysilicon layer 24 for forming the floating gate are sequentially deposited on the P-type semiconductor substrate 21. After the first photosensitive film 25 is applied to the entire surface, the first photosensitive film 25 is selectively patterned to form a plurality of photosensitive film pattern layers with a predetermined interval in the exposure and development processes.
그리고 도 4b에 도시한 바와 같이 상기 패터닝된 제 1 감광막(25)을 마스크로 제 1 폴리실리콘층(23)이 소정깊이 식각되도록 이방성 식각한다. 이에 따라서 표면에 복수개의 굴곡을 갖는 제 1 폴리실리콘층(23)이 형성된다.As shown in FIG. 4B, the first polysilicon layer 23 is anisotropically etched by using the patterned first photoresist layer 25 as a mask. As a result, the first polysilicon layer 23 having a plurality of bends is formed on the surface.
이후에 도 4c에 도시한 바와 같이 제 1 폴리실리콘층(23)을 소정영역 남도록 패터닝하여 플로팅게이트(24a)를 형성한다. 그리고 상기 반도체기판(21)전면에 제 2 게이트산화막(27)과 제 2 폴리실리콘층(28)과 고온저압증착(HLD : High temperature Low pressure Deposition)절연막(29)을 차례로 증착한다.Subsequently, as illustrated in FIG. 4C, the first polysilicon layer 23 is patterned so that a predetermined region remains to form the floating gate 24a. A second gate oxide layer 27, a second polysilicon layer 28, and a high temperature low pressure deposition (HLD) insulating layer 29 are sequentially deposited on the entire surface of the semiconductor substrate 21.
다음에 전면에 제 2 감광막(30)을 도포한 후에 플로팅게이트(24a)상부를 포함하고 일방향을 갖도록 노광 및 현상공정으로 선택적으로 제 2 감광막(30)을 패터닝한다. 이후에 패터닝된 제 2 감광막(30)을 마스크로 이용하여 플로팅게이트(24a)에 적층되고 일방향을 갖도록 제 2 게이트산화막(27)과 제 2 폴리실리콘층(28)과 고온저압증착절연막(29)을 패터닝하여 제 2 게이트산화막(27)과 컨트롤게이트라인(28a)과 캡게이트막(29a)을 형성한다.Next, after applying the second photoresist film 30 to the entire surface, the second photoresist film 30 is selectively patterned by an exposure and development process to include the upper portion of the floating gate 24a and to have one direction. The second gate oxide layer 27, the second polysilicon layer 28, and the high temperature low pressure deposition insulating layer 29 are then stacked on the floating gate 24a using the patterned second photoresist layer 30 as a mask and have one direction. Is patterned to form the second gate oxide layer 27, the control gate line 28a, and the cap gate layer 29a.
그리고 상기 제 1 게이트산화막(23)과 플로팅게이트(24a)와 제 2 게이트산화막(27)과 컨트롤게이트라인(28a)과 캡게이트막(29a)양측면에 측벽스페이서(31)를 증착하고 상기 플로팅게이트(24a)와 컨트롤게이트라인(28a) 하부를 제외한 측벽스페이서(29a) 양측 반도체기판(21)내에 고농도 N형의 이온을 주입하여서 소오스영역(32a)과 드레인영역(32b)을 형성한다.The sidewall spacers 31 are deposited on both sides of the first gate oxide layer 23, the floating gate 24a, the second gate oxide layer 27, the control gate line 28a, and the cap gate layer 29a. The source region 32a and the drain region 32b are formed by implanting high concentration N-type ions into the semiconductor substrate 21 on both sides of the sidewall spacer 29a except for the bottom portion 24a and the control gate line 28a.
상기와 같은 방법에 의해서 플로팅게이트(24a)와 컨트롤게이트라인(28a) 사이의 제 2 게이트산화막(27)의 정전용량(CIPD)이 커지게 된다. 이것은 컨트롤게이트라인과 플로팅게이트의 접촉면적이 넓어졌기 때문이다.By the above method, the capacitance C IPD of the second gate oxide layer 27 between the floating gate 24a and the control gate line 28a is increased. This is because the contact area between the control gate line and the floating gate is widened.
그리고 상기와 같은 결과에 따라서 커플링비도 커지게 된다. 이것은 다음과 같은 식에 의해서 알 수 있다.The coupling ratio also increases according to the above results. This can be seen by the following equation.
여기서 ε은 유전율이고 A는 컨트롤게이트라인과 플로팅게이트의 접촉면적이며 d는 컨트롤게이트라인과 플로팅게이트 사이의 간격을 나타낸다.Where ε is the dielectric constant, A is the contact area of the control gate line and the floating gate, and d is the spacing between the control gate line and the floating gate.
따라서 본발명에 따른 이피롬소자의 프로그램 효율이 커지게 된다.Therefore, the program efficiency of the pyromium device according to the present invention is increased.
상기와 같은 본 발명 이피롬소자 및 그의 제조방법은 다음과 같은 효과가 있다.As described above, the present invention of the pyromium device and its manufacturing method has the following effects.
플로팅게이트의 표면을 복수개의 굴곡을 갖도록 형성하므로써 플로팅게이트와 컨트롤게이트라인의 접촉면적을 크게하여서 커플링비를 증가시킬 수 있다. 따라서 컨트롤게이트라인과 드레인영역에 인가되는 전압이 종래와 동일할 경우에 보다 빨리 원하는 만큼의 전하를 플로팅게이트에 차아지 시킬 수 있다. 즉, 프로그램 스피드를 향상시킬 수 있다.By forming the surface of the floating gate to have a plurality of bends, the coupling ratio can be increased by increasing the contact area between the floating gate and the control gate line. Therefore, when the voltages applied to the control gate line and the drain region are the same as in the related art, as much charge as desired can be charged to the floating gate more quickly. That is, the program speed can be improved.
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