KR100280570B1 - 입/출력 보드에서 시스템 관리를 수행하기 위한 리셋 제어회로 - Google Patents
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Abstract
본 발명은 입/출력 보드에서 시스템 관리를 수행하기 위한 리셋 제어 회로에 관한 것으로서, 특히 시스템을 관리하기 위해서 입/출력 보드에서 리셋 신호를 제어하도록 구성된 회로에 관한 것이다.
본 발명은 입/출력 보드와 PCI 보드를 사용하여 상기 입/출력 보드와 연결된 주 보드를 포함하는 시스템에 있어서, 주 보드와 입/출력 보드에 전원이 들어오는 경우 전원 온 리셋 신호를 출력하는 전원 온 리셋 로직, 입/출력 보드를 제어하는 프로세서의 명령이 내려진 경우 소프트웨어 리셋 신호를 출력하는 소프트웨어 리셋 로직, 입/출력 보드를 제어하는 프로세서의 명령에 의하여 차단될 수 있으며, 전원 온 리셋 신호를 초기화 신호로 하여 차단 신호를 출력하는 마스크 레지스터, 상기 차단 신호와 주 시스템으로부터 전해진 반전된 PCI 리셋 신호를 논리 곱(AND)하여 주 리셋 신호를 출력하는 AND 게이트, 상기 전원 온 리셋 신호와 소프트웨어 리셋 신호 및 주 리셋 신호를 논리 곱(OR)한 뒤 반전하여 입/출력 보드에 리셋 신호를 공급하는 OR 게이트를 포함한다.
본 발명에서는 주 보드에서 들어오는 리셋 신호를 제어하여 입/출력 보드에서의 시스템 관리를 가능하게 한다.
Description
본 발명은 입/출력 보드(Input/Output Board)에서 시스템 관리(System Management)를 수행하기 위한 리셋 제어 회로(Reset Control Logic)에 관한 것으로서, 특히 시스템을 관리하기 위해서 입/출력 보드(I/O Board)에서 리셋 신호(Reset Signal)를 제어하도록 구성된 회로에 관한 것이다.
도 1 은 종래 기술에 의해 입/출력 보드를 포함하는 시스템의 구조도를 나타낸 것이다. 도시된 바와 같이, 구성 요소(Components)를 포함하는 입/출력 보드(I/O Board)와; 내부 소자 상호연결 버스(Peripheral Components Interconnect: PCI Bus)를 사용하여 상기 입/출력 보드와 연결되어 있는 주 보드(Mother Board)를 포함하여 구성된다. 상기 PCI 버스는 주 보드에 의해 전해진 PCI 리셋 신호(PCI_RST)를 입/출력 보드로 전달한다.
상기와 같이, 종래 기술에 의한 시스템은 주 보드의 리셋 신호가 입/출력 보드에 직접 연결되어 있다. 시스템을 처음 부팅하는 경우 주 보드나 입/출력 보드에는 유효한 데이터가 없으므로 이러한 기술은 매우 유용하였다.
그러나 시스템이 부팅한 다음 작업을 수행하는 중에 이상이 발생하면, 시스템 전원을 끄고 다시 부팅하여야 한다. 이러한 경우, 입/출력 보드에 남아있던 유효한 데이터가 모두 손실된다. 주 보드의 리셋 신호가 입/출력 보드에 직접 연결되어 있으므로 다시 부팅할 때 주 보드가 초기화되는 동시에 입/출력 보드도 초기화시켜, 이전의 유효한 데이터를 모두 지워버린다. 즉, 종래 기술에 의한 방식으로 리셋 회로를 설계하게 되면, 입/출력 보드에서 시스템을 관리할 수 없다는 문제점이 발생한다.
따라서 본 발명은 상기한 바와 같은 문제점을 해결하기 위하여, 입/출력 보드에서 시스템 관리를 수행할 수 있도록 주 보드에서 들어오는 리셋 신호를 입/출력 보드로 직접 전달하지 않고 차단 회로를 통하여 입/출력 보드로 전달하도록 하기 위하여 입/출력 보드에서 시스템 관리를 수행하기 위한 리셋 제어 회로를 제공하는 것을 목적으로 한다.
도 1 은 종래 기술에 의해 입/출력 보드를 포함하는 시스템의 구조도.
도 2 는 본 발명에 의한 차단 회로를 포함하는 시스템의 구조도.
상기한 바와 같은 목적을 달성하기 위하여 창안된 본 발명의 바람직한 일 실시예는,
입/출력 보드와 PCI 보드를 사용하여 상기 입/출력 보드와 연결된 주 보드를 포함하는 시스템에 있어서,
주 보드와 입/출력 보드에 모두 전원이 들어오는 경우 입/출력 보드에 리셋 신호를 공급하는 전원 온 리셋 로직을 포함한다.
본 발명의 일 실시예에 있어서, 상기 리셋 제어 회로는, 주 보드에서 전달되는 전원이 오프되는 경우 전원을 공급하는 충전지 회로를 추가로 포함하는 것이 바람직하다.
상기의 목적을 달성하기 위하여 창안된 본 발명의 바람직한 제 2 의 실시예는, 입/출력 보드와 PCI 보드를 사용하여 상기 입/출력 보드와 연결된 주 보드를 포함하는 시스템에 있어서,
입/출력 보드를 제어하는 프로세서의 명령이 내려진 경우 입/출력 보드에 리셋 신호를 공급하는 소프트웨어 리셋 로직을 포함한다.
본 발명의 제 2 의 실시예에 있어서, 상기 리셋 제어 회로는, 주 보드에서 전달되는 전원이 오프되는 경우 전원을 공급하는 충전지 회로를 추가로 포함하는 것이 바람직하며,
상기 소프트웨어 리셋 로직은, 프로세서의 명령이 내려지면 리셋 신호를 최소 20ms동안 하이(High)로 유지하여 입/출력 보드에 공급하는 것이 바람직하며,
상기의 목적을 달성하기 위하여 창안된 본 발명의 바람직한 제 3 의 실시예는, 입/출력 보드와 PCI 보드를 사용하여 상기 입/출력 보드와 연결된 주 보드를 포함하는 시스템에 있어서,
입/출력 보드를 제어하는 프로세서의 명령에 의하여 차단될 수 있으며, 입/출력 보드와 주 보드에 모두 전원이 인가된 경우 차단 신호를 출력하는 마스크 레지스터와;
상기 차단 신호와 주 시스템으로부터 전해진 반전된 PCI 리셋 신호를 논리 곱(AND)하여 입/출력 보드로 리셋 신호를 공급하는 AND 게이트를 포함한다.
본 발명의 제 3 의 실시예에 있어서, 상기 리셋 제어 회로는, 주 보드에서 전달되는 전원이 오프되는 경우 전원을 공급하는 충전지 회로를 추가로 포함하는 것이 바람직하며,
상기 마스크 레지스터는, 입/출력 보드의 프로세서가 '1'을 쓰는 경우 하이를 출력하고, '0'을 쓰는 경우 로우를 출력하는 것이 바람직하며,
상기 마스크 레지스터는, 입/출력 보드의 프로세서에 의해서 클리어되는 것이 바람직하며,
또한 상기의 목적을 달성하기 위하여 창안된 본 발명의 바람직한 제 4 의 실시예는, 입/출력 보드와 PCI 보드를 사용하여 상기 입/출력 보드와 연결된 주 보드를 포함하는 시스템에 있어서,
주 보드와 입/출력 보드에 전원이 들어오는 경우 전원 온 리셋 신호를 출력하는 전원 온 리셋 로직;
입/출력 보드를 제어하는 프로세서의 명령이 내려진 경우 소프트웨어 리셋 신호를 출력하는 소프트웨어 리셋 로직;
입/출력 보드를 제어하는 프로세서의 명령에 의하여 차단될 수 있으며, 전원 온 리셋 신호를 초기화 신호로 하여 차단 신호를 출력하는 마스크 레지스터;
상기 차단 신호와 주 시스템으로부터 전해진 반전된 PCI 리셋 신호를 논리 곱(AND)하여 주 리셋 신호를 출력하는 AND 게이트; 및
상기 전원 온 리셋 신호와 소프트웨어 리셋 신호 및 주 리셋 신호를 논리 곱(OR)한 뒤 반전하여 입/출력 보드에 리셋 신호를 공급하는 OR 게이트를 포함한다.
본 발명의 제 4 의 실시예에 있어서, 상기 리셋 제어 회로는, 주 보드에서 전달되는 전원이 오프되는 경우 전원을 공급하는 충전지 회로를 추가로 포함하는 것이 바람직하며,
상기 소프트웨어 리셋 로직은, 프로세서의 명령이 내려지면 리셋 신호를 최소 20ms동안 하이(High)로 유지하여 입/출력 보드에 공급하는 것이 바람직하며,
상기 마스크 레지스터는, 입/출력 보드의 프로세서가 '1'을 쓰는 경우 하이를 출력하고, '0'을 쓰는 경우 로우를 출력하는 것이 바람직하며,
상기 마스크 레지스터는, 입/출력 보드의 프로세서에 의해서 클리어되는 것이 바람직하다.
입/출력 보드를 초기화하기 위해서는 주 보드에서 들어오는 리셋 신호를 사용한다. 본 발명에서는 이 리셋 신호를 입/출력 보드로 직접 전달하지 않고 차단 회로를 통해서 전달한다. 그러면 이 리셋 신호로 입/출력 보드를 초기화 할 수 없다. 이 경우 시스템에 처음 전원이 인가되었을 때는, 차단 회로에서 출력되는 신호의 상태를 알 수 없게 된다. 그러므로 차단 회로뿐 아니라 입/출력 보드를 초기화하는 전원 온 리셋(Power On Reset) 신호가 필요하다. 또한 시스템에서 전원이 들어오지 않을 때에도 입/출력 보드가 일정한 시간동안 동작하도록 하기 위하여, 충전지(Backup Battery)를 사용한다.
도 2 는 본 발명에 의한 차단 회로를 포함하는 시스템의 구조도를 나타낸 것이다. 도시된 바와 같이, 구성 요소와 차단 회로를 포함하는 입/출력 보드(1)와; 상기 입/출력 보드와 PCI 버스(21)를 사용하여 연결되는 주 보드(2)를 포함하여 구성된다.
상기 입/출력 보드(1)는, 주 리셋 신호(HOST_RST)와 전원 온 리셋 신호(PWR_ON_RST) 또는 소프트웨어 리셋 신호(SW_RST)에 의하여 리셋된다.
상기 주 리셋 신호(HOST_RST)는, 주 보드(2)로부터 PCI 버스(21)를 통해 들어오는 PCI 리셋 신호(PCI_RST)를 차단하기 위한 마스크 레지스터(Mask Register)(11)와, 상기 레지스터(11)로부터 출력되는 차단(Inhibit) 신호와 PCI_RST 신호를 논리 곱(AND)하는 AND 게이트(12)에 의하여 발생된다.
상기 마스크 레지스터(11)는 전원 온 리셋 신호에 의하여 초기화되며, 기본값은 이네이블(Enable)로 지정된다. 또한 상기 마스크 레지스터(11)는 입/출력 보드내의 프로세서(17)에 의하여 제어된다.
상기 전원 온 리셋 신호(PWR_ON_RST)는 최초로 입/출력 보드를 초기화하기 위한 전원 온 리셋 로직(14)에 의하여 발생된다. 또한 상기 소프트웨어 리셋 신호(SW_RST)는 프로세서(17)가 임의적으로 입/출력 보드의 소프트웨어적인 초기화 명령(SW_RST_CMD)을 내리면, 소프트웨어 리셋 로직(15)이 해당 명령을 받아 발생시킨다.
입/출력 회로는 상기 주 리셋 신호와 전원 온 리셋 신호 및 소프트웨어 리셋 신호를 논리 합(OR)하여, 입/출력 보드에 있는 구성 요소들을 초기화한다. 시스템에 의하여 공급되는 주 전원이 꺼져도 일정 시간 동안 입/출력 보드와 차단 회로가 동작하기 위하여 외부에 충전지(3)를 설치한다. 충전지(3)는 입/출력 보드(1)내의 전원 커넥터(18)를 통하여 입/출력 보드(1)에 연결된다.
이하 상기와 같이 구성된 본 발명의 동작에 대하여 상세히 설명한다. 주 보드(2)에서 PCI 버스(21)를 통해 들어오는 PCI_RST 신호와 마스크 레지스터(11)에서 출력되는 차단 신호는 AND되어, HOST_RST로 출력된다. 마스크 레지스터(11)는 PWR_ON_RST 신호에 의하여 초기화되어, 차단 신호를 하이(High)로 출력한다. 그러나 입/출력 보드(1)를 제외한 다른 곳에서 이상이 발생한 경우, 소프트웨어적으로 상기 차단 신호를 로우로 만들 수 있다. 프로세서에서 상기 마스크 레지스터에 '1'을 쓰면 차단 신호는 하이가 되고, '0'을 쓰면 로우가 된다.
입/출력 보드(1)에 전원이 들어오면 전원 온 리셋 로직(14)에서 최소한 20ms동안 로우(Low)로 유지하는 PWR_ON_RST 신호가 발생된다. 입/출력 보드(1)와 주 보드(2)에 전원이 들어오면 전원 온 리셋 로직(14)은 PWR_ON_RST 신호를 하이(High)로 출력한다. PWR_ON_RST 신호는 입/출력 보드(1)와 마스크 레지스터(11)를 초기화한다.
소프트웨어에서 임의로 입/출력 보드를 초기화하고자 하는 경우에는 프로세서(17)를 구동하여 SW_RST_CMD 신호를 발생시킨다. 소프트웨어 리셋 로직(15)은 상기 SW_RST_CMD 신호를 받아 SW_RST 신호를 최소 20ms동안 하이로 출력한다. 프로세서는 입/출력 보드가 동작하는 도중에 초기화할 필요성이 발생하는 경우, SW_RST_CMD 신호를 하이로 만들어준다.
OR 게이트(13)는 상기의 HOST_RST 신호와 PWR_ON_RST 신호 및 SW_RST 신호를 OR하여 입/출력 보드(1)를 초기화한다. 입/출력 보드(1)는 시스템으로부터 주 전원이 들어오지 않더라도, 충전지(3)로부터 전원을 받아들여 일정 시간 동안 동작할 수 있다.
상기한 바와 같이 동작하는 본 발명은, 주 보드에서 들어오는 리셋 신호를 제어하여 입/출력 보드에서의 시스템 관리를 가능하게 한다.
Claims (14)
- 입/출력 보드와 PCI 보드를 사용하여 상기 입/출력 보드와 연결된 주 보드를 포함하는 시스템에 있어서,주 보드와 입/출력 보드에 모두 전원이 들어오는 경우 입/출력 보드에 리셋 신호를 공급하는 전원 온 리셋 로직을 포함하는, 입/출력 보드에서 시스템 관리를 수행하기 위한 리셋 제어 회로.
- 제 1 항에 있어서, 상기 리셋 제어 회로는, 주 보드에서 전달되는 전원이 오프되는 경우 전원을 공급하는 충전지 회로를 추가로 포함하는, 입/출력 보드에서 시스템 관리를 수행하기 위한 리셋 제어 회로.
- 입/출력 보드와 PCI 보드를 사용하여 상기 입/출력 보드와 연결된 주 보드를 포함하는 시스템에 있어서,입/출력 보드를 제어하는 프로세서의 명령이 내려진 경우 입/출력 보드에 리셋 신호를 공급하는 소프트웨어 리셋 로직을 포함하는, 입/출력 보드에서 시스템 관리를 수행하기 위한 리셋 제어 회로.
- 제 3 항에 있어서, 상기 리셋 제어 회로는, 주 보드에서 전달되는 전원이 오프되는 경우 전원을 공급하는 충전지 회로를 추가로 포함하는, 입/출력 보드에서 시스템 관리를 수행하기 위한 리셋 제어 회로.
- 제 3 항에 있어서, 상기 소프트웨어 리셋 로직은, 프로세서의 명령이 내려지면 리셋 신호를 최소 20ms동안 하이(High)로 유지하여 입/출력 보드에 공급하는, 입/출력 보드에서 시스템 관리를 위한 리셋 회로.
- 입/출력 보드와 PCI 보드를 사용하여 상기 입/출력 보드와 연결된 주 보드를 포함하는 시스템에 있어서,입/출력 보드를 제어하는 프로세서의 명령에 의하여 차단될 수 있으며 입/출력 보드와 주 보드에 모두 전원이 인가된 경우 차단 신호를 출력하는 마스크 레지스터와;상기 차단 신호와 주 시스템으로부터 전해진 반전된 PCI 리셋 신호를 논리 곱(AND)하여 입/출력 보드로 리셋 신호를 공급하는 AND 게이트를 포함하는, 입/출력 보드에서 시스템 관리를 수행하기 위한 리셋 제어 회로.
- 제 6 항에 있어서, 상기 리셋 제어 회로는, 주 보드에서 전달되는 전원이 오프되는 경우 전원을 공급하는 충전지 회로를 추가로 포함하는, 입/출력 보드에서 시스템 관리를 수행하기 위한 리셋 제어 회로.
- 제 6 항에 있어서, 상기 마스크 레지스터는, 입/출력 보드의 프로세서가 '1'을 쓰는 경우 하이를 출력하고, '0'을 쓰는 경우 로우(Low)를 출력하는, 입/출력 보드에서 시스템 관리를 위한 리셋 회로.
- 제 6 항에 있어서, 상기 마스크 레지스터는, 입/출력 보드의 프로세서에 의해서 클리어되는, 입/출력 보드에서 시스템 관리를 위한 리셋 회로.
- 입/출력 보드와 PCI 보드를 사용하여 상기 입/출력 보드와 연결된 주 보드를 포함하는 시스템에 있어서,주 보드와 입/출력 보드에 전원이 들어오는 경우 전원 온 리셋 신호를 출력하는 전원 온 리셋 로직;입/출력 보드를 제어하는 프로세서의 명령이 내려진 경우 소프트웨어 리셋 신호를 출력하는 소프트웨어 리셋 로직;입/출력 보드를 제어하는 프로세서의 명령에 의하여 차단될 수 있으며, 전원 온 리셋 신호를 초기화 신호로 하여 차단 신호를 출력하는 마스크 레지스터;상기 차단 신호와 주 시스템으로부터 전해진 반전된 PCI 리셋 신호를 논리 곱(AND)하여 주 리셋 신호를 출력하는 AND 게이트; 및상기 전원 온 리셋 신호와 소프트웨어 리셋 신호 및 주 리셋 신호를 논리 곱(OR)한 뒤 반전하여 입/출력 보드에 리셋 신호를 공급하는 OR 게이트를 포함하는, 입/출력 보드에서 시스템 관리를 위한 리셋 회로.
- 제 10 항에 있어서, 상기 리셋 제어 회로는, 주 보드에서 전달되는 전원이 오프되는 경우 전원을 공급하는 충전지 회로를 추가로 포함하는, 입/출력 보드에서 시스템 관리를 수행하기 위한 리셋 제어 회로.
- 제 10 항에 있어서, 상기 소프트웨어 리셋 로직은, 프로세서의 명령이 내려지면 리셋 신호를 최소 20ms동안 하이(High)로 유지하여 입/출력 보드에 공급하는, 입/출력 보드에서 시스템 관리를 위한 리셋 회로.
- 제 10 항에 있어서, 상기 마스크 레지스터는, 입/출력 보드의 프로세서가 '1'을 쓰는 경우 하이를 출력하고 '0'을 쓰는 경우 로우를 출력하는, 입/출력 보드에서 시스템 관리를 위한 리셋 회로.
- 제 10 항에 있어서, 상기 마스크 레지스터는, 입/출력 보드의 프로세서에 의해서 클리어되는, 입/출력 보드에서 시스템 관리를 위한 리셋 회로.
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| Application Number | Priority Date | Filing Date | Title |
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| KR1019980002018A KR100280570B1 (ko) | 1998-01-23 | 1998-01-23 | 입/출력 보드에서 시스템 관리를 수행하기 위한 리셋 제어회로 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019980002018A KR100280570B1 (ko) | 1998-01-23 | 1998-01-23 | 입/출력 보드에서 시스템 관리를 수행하기 위한 리셋 제어회로 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| KR19990066250A KR19990066250A (ko) | 1999-08-16 |
| KR100280570B1 true KR100280570B1 (ko) | 2001-02-01 |
Family
ID=65892822
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1019980002018A KR100280570B1 (ko) | 1998-01-23 | 1998-01-23 | 입/출력 보드에서 시스템 관리를 수행하기 위한 리셋 제어회로 |
Country Status (1)
| Country | Link |
|---|---|
| KR (1) | KR100280570B1 (ko) |
-
1998
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| KR19990066250A (ko) | 1999-08-16 |
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