KR100278267B1 - Method for manufacturing capacitor - Google Patents
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Abstract
반도체 메모리장치 제작시 다공성 실리콘 형성공정을 이용한 캐패시터 제조를 통하여 캐패시터 표면적을 증가시킴으로써 캐패시터 유전량을 증가시키는 반도체 메모리장치의 캐패시터 제조방법에 관한 것으로, 반도체 기판 상에 폴리실리콘을 증착하고 상기 폴리실리콘을 패터닝하여 캐패시터 전극을 형성하는 단계; 불산용액을 이용한 양극산화반응으로 상기 캐패시터 전극의 표면을 다공성 폴리실리콘으로 개질시키는 단계; 및 상기 다공질 폴리실리콘 상에 유전막을 증착하는 단계를 포함하여 이루어진다.The present invention relates to a method of manufacturing a capacitor of a semiconductor memory device, in which a capacitor dielectric constant is increased by increasing a capacitor surface area by manufacturing a capacitor using a porous silicon forming process. The polysilicon is deposited on a semiconductor substrate and the polysilicon is deposited. Patterning to form a capacitor electrode; Modifying the surface of the capacitor electrode with porous polysilicon by anodizing with hydrofluoric acid; And depositing a dielectric film on the porous polysilicon.
Description
본 발명은 다공성 실리콘 제작공정을 이용한 반도체 메모리장치의 커패시텨 제조방법에 관한 것으로, 특히 반도체 메모리장치 제작시 다공성 실리콘 형성공정을 이용한 캐패시터 제조를 통하여 캐패시터 표면적을 증가시킴으로써 캐패시터 유전량을 증가시키는 반도체 메모리장치의 캐패시터 제조방법에 관한 것이다.The present invention relates to a method of manufacturing a capacitor of a semiconductor memory device using a porous silicon fabrication process. In particular, a semiconductor for increasing a capacitor dielectric constant by increasing a capacitor surface area through fabrication of a capacitor using a porous silicon forming process when fabricating a semiconductor memory device. A method of manufacturing a capacitor of a memory device.
기존의 반도체 메모리장치의 제작에 있어서, 캐패시터의 용량 증가는 DRAM의 용량이 증가함에 따라 그 중요성이 더욱 심화되고 있다. 이러한 DRAM의 용량증가는 실리콘 표면에 가능한 한 작은 면적을 차지하면서 고유전량의 캐패시터를 제작할 필요성이 요구된다. 일반적인 캐패시터의 유전량은 다음의 수학식 1과 같이 나타낼 수 있다.In the fabrication of existing semiconductor memory devices, the increase in the capacity of the capacitor is becoming more important as the capacity of the DRAM increases. Such an increase in the capacity of the DRAM takes the smallest possible area on the silicon surface and requires the production of a high-k capacitance capacitor. The dielectric constant of a general capacitor may be expressed as in Equation 1 below.
여기서, A는 캐패시터의 표면적, epsilon 은 유전체의 유전율, d는 캐패시터 간격을 각각 나타낸다. 상기 식에서 알 수 있듯이 캐패시터의 유전량을 증가시키기 위한 방법으로는 1) 캐패시터간의 간격(d)을 줄이는 방법, 2) 캐패시터 면적(A)을 증가시키는 방법, 3) 캐패시터를 구성하는 유전체의 유전율( epsilon )을 증가시키는 방법이 있다.Where A is the surface area of the capacitor, epsilon is the dielectric constant of the dielectric, and d is the capacitor spacing. As can be seen from the above equation, a method for increasing the dielectric constant of a capacitor includes 1) a method of reducing the spacing (d) between capacitors, 2) a method of increasing the capacitor area (A), and 3) a dielectric constant of the dielectric constituting the capacitor ( epsilon).
이러한 방법중에서 캐패시터의 간격(d)을 줄이는 방법, 즉 캐패시터 사이의 유전체의 두께를 감소시키는 방법은 일반적으로 캐패시터의 유전체로 사용하는 SiO2의 경우 50Å이하로 얇아지게 되면 두께 균일도가 일정하지 않고 내성 또한 약해져 더 이상 캐패시터로서의 기능을 다하지 못하게 되므로 한계가 있다.Among these methods, the method of reducing the spacing (d) of the capacitors, that is, the method of reducing the thickness of the dielectric between the capacitors, is generally uniform when the thickness of the SiO 2 used as the dielectric of the capacitor becomes thinner than 50 mW, and the thickness uniformity is not constant. In addition, there is a limit because it is weakened and can no longer function as a capacitor.
한편, 캐패시터를 구성하는 유전체의 유전율을 증가시키는 방법은 고유전율을 갖는 물질로서 기존에 널리 사용하고 있는 SiO2를 대체하는 방법으로 고유전율을 갖는 물질인 Si3N4, TiO2, Ta2O5, PZT등의 다양한 물질들이 고려되고 있다. 그러나 아직까지는 각각의 물질에 대한 지속적인 캐패시터로서의 작동에 대한 신뢰성이 확보되어 있지 않은 상태로서 실제로 적용되고 있지 않은 상태이다.Meanwhile, the method of increasing the dielectric constant of the dielectric constituting the capacitor is a material having a high dielectric constant and is a method of replacing SiO 2 , which is widely used, and has a high dielectric constant, Si 3 N 4 , TiO 2 , Ta 2 O 5 Various materials such as PZT are considered. However, as of yet, the reliability of the operation as a continuous capacitor for each material is not secured and is not actually applied.
상기한 캐패시터의 유전용량 증가를 위한 방법들중 캐패시터의 면적을 증가시키는 방법은 실제 반도체소자 제작에 있어서 널리 사용되고 있는 방법이다. 초기의 반도체소자 제작에서는 캐패시터의 용량 확보를 위하여 캐패시터의 높이를 증가시키는 방법이 사용되었다. 그러나 반도체소자의 크기가 작아지면서 집적도가 증가함에 따라 단순히 캐패시터의 높이를 증가시키는 방법은 셀과 주변회로영역간의 단차를 증가시켜 캐패시터 형성 이후의 노광 및 식각공정에 큰 문제를 야기시킨다. 이를 개선하기 위해 최근에는 MPS(metastable polysilicon)공정을 적용함으로써 캐패시터의 단면적을 증가시키고자 하고 있으나, 이 경우에도 MPS간의 브릿지 현상으로 인해 실제 적용에 문제점을 안고 있다.Among the methods for increasing the dielectric capacity of the capacitor, a method of increasing the area of the capacitor is a method widely used in actual semiconductor device fabrication. In early semiconductor device fabrication, a method of increasing the height of the capacitor was used to secure the capacity of the capacitor. However, as the size of the semiconductor device decreases and the degree of integration increases, the method of simply increasing the height of the capacitor increases the step between the cell and the peripheral circuit area, which causes a great problem in the exposure and etching process after the formation of the capacitor. In order to improve this, recently, MPS (metastable polysilicon) process is applied to increase the cross-sectional area of the capacitor, but even in this case, there is a problem in the practical application due to the bridge phenomenon between MPS.
본 발명은 캐패시터의 유전용량 증가를 위해 진행되는 기존의 여러 공정상의 문제점을 해결하기 위한 것으로, 캐패시터의 유전용량 증가를 위하여 다공성 실리콘(porous silicon) 제조공정을 이용하여 표면적을 증가시킨 캐패시터의 제조 방법을 제공함에 그 목적이 있다.The present invention is to solve the various problems of the existing process to increase the dielectric capacity of the capacitor, a method of manufacturing a capacitor by increasing the surface area using a porous silicon (porous silicon) manufacturing process to increase the dielectric capacity of the capacitor. The purpose is to provide.
도 1 내지 도 5는 실리콘 분해반응을 나타낸 도면,1 to 5 is a view showing a silicon decomposition reaction,
도 6a 내지 도 6e는 본 발명에 의한 반도체 메모리장치의 캐패시터 제조방법을 도시한 공정순서도,6A to 6E are process flowcharts showing a capacitor manufacturing method of a semiconductor memory device according to the present invention;
도 7은 다공성 실리콘 제작을 위한 실리콘 양극반응을 일으키기 위한 반응기를 나타낸 도면,7 is a view showing a reactor for causing a silicon anodic reaction for fabricating porous silicon,
도 8은 본 발명의 다공성 실리콘 형성공정을 통해 제작된 최종적인 캐패시터패턴의 표면형태를 나타낸 도면.8 is a view showing the surface form of the final capacitor pattern produced through the porous silicon forming process of the present invention.
*도면의 주요부분에 대한 부호의 설명** Description of the symbols for the main parts of the drawings *
5 : 워드라인 6 : 제1BPSG막/제1층간산화막5: word line 6: first BPSG film / first interlayer oxide film
7 : 비트라인 8 : 제2BPSG막/제2층간산화막7: bit line 8: 2BPSG film / 2nd interlayer oxide film
9 : 실리콘나이트라이드층 10 : 캐패시터 콘택9: silicon nitride layer 10: capacitor contact
11 : 스페이서 12 : 캐패시터 하부전극11 spacer 12 capacitor lower electrode
20 : HF용액 30 : 백금전극20: HF solution 30: platinum electrode
100 : 반도체기판100: semiconductor substrate
상기의 목적을 달성하기 위한 본 발명은 반도체 기판 상에 폴리실리콘을 증착하고 상기 폴리실리콘을 패터닝하여 캐패시터 전극을 형성하는 단계; 불산용액을 이용한 양극산화반응으로 상기 캐패시터 전극의 표면을 다공성 폴리실리콘으로 개질시키는 단계; 및 상기 다공질 폴리실리콘 상에 유전막을 증착하는 단계를 포함하여 이루어짐을 특징으로 하고, 본 발명의 다른 실시예는 반도체기판상에 층간절연막을 형성하고 상기 층간절연막보다 불산용액에 의한 식각속도가 느린 물질로 보호막을 형성하는 단계; 상기 보호막 및 층간절연막을 선택적으로 식각하여 캐패시터 콘택을 형성하는 단계; 상기 캐패시터 콘택을 포함한 반도체기판 전면에 폴리실리콘층을 형성하고 상기 폴리실리콘을 소정패턴으로 패터닝하여 캐패시터전극을 형성하는 단계; 및 상기 캐패시터전극의 표면을 실리콘 양극반응을 통해 다공성 실리콘으로 만드는 단계를 포함하는 것을 특징으로 한다.The present invention for achieving the above object comprises the steps of depositing polysilicon on a semiconductor substrate and patterning the polysilicon to form a capacitor electrode; Modifying the surface of the capacitor electrode with porous polysilicon by anodizing with hydrofluoric acid; And depositing a dielectric film on the porous polysilicon, and another embodiment of the present invention forms an interlayer insulating film on a semiconductor substrate and has a slower etching rate due to hydrofluoric acid solution than the interlayer insulating film. Forming a protective film; Selectively etching the passivation layer and the interlayer insulating layer to form a capacitor contact; Forming a capacitor layer on a front surface of the semiconductor substrate including the capacitor contact and patterning the polysilicon in a predetermined pattern to form a capacitor electrode; And making the surface of the capacitor electrode into porous silicon through silicon anodic reaction.
이하, 첨부된 도면을 참조하여 본 발명을 상세히 설명한다.Hereinafter, with reference to the accompanying drawings will be described in detail the present invention.
본 발명에 의한 다공성 실리콘 제조공정은 불산용액을 전해질로 하고 백금을 음극으로, 그리고 실리콘을 양극으로 하여 일정한 전류나 전압을 인가하여 양극반응(anodization)을 일으킴으로써 불산용액과 닿아 있는 실리콘 표면에 수십 내지 수백Å크기의 미세 기공이 생성, 확장되도록 하여 다공성 구조를 형성하는 공정이다. 전압이 인가되어 전류가 반도체/전해질 시스템을 흐를때 이 반도체/전해질 계면에서 전류는 반도체내의 전자에 의한 전하(electronic charge)에서 전해질내의 이온전하(ionic charge)로 바뀌게 된다. 이러한 변환은 항상 계면에서의 화학적 산화/환원반응에 의해 이루어지게 되고, 이러한 반응이 목적하는 다공성 실리콘층을 형성시킨다.In the porous silicon manufacturing process according to the present invention, anodicization is caused by applying a constant current or voltage using hydrofluoric acid as an electrolyte, platinum as a negative electrode, and silicon as a positive electrode, thereby causing dozens of silicon surfaces in contact with the hydrofluoric acid solution. It is a process of forming a porous structure by generating and expanding micropores of several hundred microns in size. When a voltage is applied and current flows through the semiconductor / electrolyte system, the current at this semiconductor / electrolyte interface changes from electronic charge in the semiconductor to ionic charge in the electrolyte. This conversion is always done by chemical oxidation / reduction reactions at the interface, and this reaction forms the desired porous silicon layer.
일반적으로 알려진 실리콘 분해반응은 다음과 같다.Commonly known silicon decomposition reactions are as follows.
실리콘 표면의 댕글링본드(dangling bond)에 수소원자(H)가 덮여 있는 상태에서 기판을 HF용액에 담고 기판쪽으로 양극의 전압을 걸어줄때 정공(hole)이 실리콘표면에 도달되면 불소이온의 친핵반응(nucleophilic reaction)에 의해 Si-H결합이 깨어지면서 Si-F결합이 생성된다(도 1 참조). 결합된 F의 편극화 영향(polarizing influence) 때문에 다른 F-이온이 또 반응하고 결합하여 이 결합을 통해 H2를 생성시키면서 실리콘전극쪽으로 한개의 전자를 방출한다(도 2 및 도 3 참조). 상기한 바와 같이 Si-F결합들에 의한 편극화때문에 내부의 Si-Si결합의 전자밀도는 낮아지고 이로 인해 결합이 약해져 HF나 H2O에 쉽게 공격받게 된다(도 4 및 도 5참조). 이렇게 해서 실리콘원자가 표면으로부터 분리되고 표면의 실리콘원자는 다시 수소와 결합된다(도 5참조). 이러한 과정에 의하여 실리콘표면에 함몰점이 형성되면 전계분포가 함몰점 주위에 집중되고 이 함몰점, 즉, 기공의 끝부분에 더욱 더 많은 정공이 공급되어 선택적 식각이 가속화되면서 실리콘은 다공성 구조로 변화하게 된다.When the substrate is placed in HF solution and the anode voltage is applied to the substrate while the hydrogen atom (H) is covered on the dangling bond on the silicon surface, when the hole reaches the silicon surface, nucleophilic reaction of fluorine ion Si-H bonds are broken by a nucleophilic reaction to generate Si-F bonds (see FIG. 1). Due to the polarizing influence of the bound F, another F − ion reacts and binds again, generating one H2 through the bond, releasing one electron toward the silicon electrode (see FIGS. 2 and 3). As described above, due to the polarization by the Si-F bonds, the electron density of the Si-Si bonds in the inside is lowered, and thus the bonds are weakened, so that they are easily attacked by HF or H 2 O (see FIGS. 4 and 5). In this way, the silicon atoms are separated from the surface and the silicon atoms on the surface are again combined with hydrogen (see FIG. 5). When a depression is formed on the silicon surface by this process, the electric field distribution is concentrated around the depression and more holes are supplied to this depression, that is, at the end of the pores, so that selective etching is accelerated, thereby changing the silicon into a porous structure. do.
본 발명은 이와 같은 다공성 실리콘 제작공정을 캐패시터의 유전체막 형성공정 이전에 캐패시터 하부전극패턴 형성후에 적용하여 하부전극의 표면적을 200m2/cm3이상으로 극대화함으로써 캐패시터 용량을 증가시키고자 한 것이다.The present invention is intended to increase the capacitor capacity by maximizing the surface area of the lower electrode to 200m 2 / cm 3 or more by applying the porous silicon fabrication process after the capacitor lower electrode pattern is formed before the dielectric film formation process of the capacitor.
도 6a 내지 도 6e를 참조하여 본 발명에 의한 반도체 메모리장치의 캐패시터 제조방법을 상세히 설명한다.A method of manufacturing a capacitor of a semiconductor memory device according to the present invention will be described in detail with reference to FIGS. 6A to 6E.
먼저, 도 6a를 참조하면, 통상의 공정을 통해 반도체기판(100)상에 워드라인(5) 및 비트라인(7)을 형성한 후, 그 전면에 제2BPSG막 및 제2층간산화막(8)을 형성한다. 도 6A에서 참조부호 6은 제1BPSG막/제1층간산화막을 나타낸다.First, referring to FIG. 6A, after the word line 5 and the bit line 7 are formed on the semiconductor substrate 100 through a conventional process, the second BPSG film and the second interlayer oxide film 8 are formed on the entire surface thereof. To form. In FIG. 6A, reference numeral 6 denotes a first BPSG film / first interlayer oxide film.
이어서 도 6b에 나타낸 바와 같이 상기 제2BPSG막/제2층간산화막(8)상에 실리콘나이트라이드(Si3N4)(9)를 증착한다. 이 때, 기존공정의 경우 캐패시터 유전체막 형성공정 이전의 캐패시터 패턴에 있어 유전체막구조가 형성될 캐패시터 패턴 이외의 지역은 제2BPSG막/제2층간산화막(8)의 산화막이 노출되어 있으므로, 이러한 기존 캐패시터 형태에 본 발명의 다공성 실리콘 제작공정을 적용할 경우, 산화막이 HF용액에 식각되는 문제점을 갖는다. 따라서 본 발명에서는 다공성 실리콘 제작공정을 적용하기 위해 캐패시터 이외의 지역에 산화막이 노출되는 문제를 해결하고자 이 지역에 산화막에 비해 HF용액에 대한 식각속도가 매우 느린 실리콘나이트라이드(9)로 보호막을 형성시키는 것이다. 즉, 제2BPSG막/제2층간산화막(8)을 HF용액으로부터 보호하기 위한 보호막으로서 실리콘나이트라이드막(9)을 형성한다. 상기 실리콘나이드라이드(9)는 저압화학기상증착(Low pressure chemical vapor deposition)공정을 통해 형성하는 것이 바람직한데, 이때 공정조건으로는 600-800℃의 증착온도, 0.2∼1.0Torr의 증착압력, DCS(Si소오스)-NH3-N2의 반응가스을 적용하여 1000∼3000Å 두께의 실리콘나이트라이드층을 형성하는 것이 바람직하다. 이와 같이 형성되는 실리콘나이트라이드(9)는 후속공정인 캐패시터 하부전극 형성후 유전체막을 형성하기 이전에 인산(H3PO4)용액을 이용하여 제거한다.Subsequently, silicon nitride (Si 3 N 4) 9 is deposited on the second BPSG film / second interlayer oxide film 8 as shown in FIG. 6B. At this time, in the conventional process, since the oxide film of the second BPSG film / second interlayer oxide film 8 is exposed in the region other than the capacitor pattern where the dielectric film structure is to be formed in the capacitor pattern before the capacitor dielectric film forming process, When applying the porous silicon fabrication process of the present invention in the form of a capacitor, there is a problem that the oxide film is etched in HF solution. Therefore, in the present invention, in order to solve the problem that the oxide film is exposed to the region other than the capacitor in order to apply the porous silicon fabrication process, the protective film is formed of silicon nitride (9) having a very low etching rate for the HF solution in this region. It is to let. That is, the silicon nitride film 9 is formed as a protective film for protecting the second BPSG film / second interlayer oxide film 8 from the HF solution. The silicon nitride 9 is preferably formed through a low pressure chemical vapor deposition process, in which the process conditions include a deposition temperature of 600-800 ° C., a deposition pressure of 0.2-1.0 Torr, and a DCS. It is preferable to form a silicon nitride layer having a thickness of 1000 to 3000 GPa by applying a reaction gas of (Si source) -NH 3 -N 2 . The silicon nitride 9 formed as described above is removed by using a phosphoric acid (H 3 PO 4 ) solution after the formation of the capacitor lower electrode, which is a subsequent process, and before forming the dielectric film.
다음에 도 6c에 나타낸 바와 같이 실리콘나이트라이드(9), 제2BPSG막/제2층간산화막(8) 및 제1BPSG막/제1층간산화막(6)을 선택적으로 식각하여 캐패시터 콘택(10)을 형성한다.Next, as shown in FIG. 6C, the silicon nitride 9, the second BPSG film / second interlayer oxide film 8, and the first BPSG film / first interlayer oxide film 6 are selectively etched to form a capacitor contact 10. do.
이어서 도 6d에 나타낸 바와 같이 상기 캐패시터 콘택의 측면에 산화막 스페이서(11)를 형성한다.Subsequently, as shown in FIG. 6D, an oxide spacer 11 is formed on the side of the capacitor contact.
다음에 도 6e에 나타낸 바와 같이 도전물질로서 예컨대 폴리실리콘을 증착하고 이를 소정패턴으로 패터닝하여 캐패시터 하부전극(12)을 형성한다. 본 실시예에서는 캐패시터 하부전극(12)을 캐패시터 용량증대를 위해 측벽을 갖는 원통형으로 형성한 예를 나타내었다.Next, as shown in FIG. 6E, for example, polysilicon is deposited as a conductive material and patterned in a predetermined pattern to form the capacitor lower electrode 12. In the present embodiment, an example in which the capacitor lower electrode 12 is formed in a cylindrical shape having sidewalls for increasing the capacitor capacity is shown.
이어서 상기와 같이 형성된 캐패시터 하부전극(12) 표면을 다공성 실리콘으로 제작하기 위하여 도 7에 나타낸 바와 같은 백금전극(30)이 담겨져 있는 반응기에 HF용액을 담고 상기 반도체기판(100)을 넣은 다음, 전압을 인가하여 폴리실리콘으로 이루어진 캐패시터 하부전극(12)의 표면을 실리콘의 양극산화 반응(anodization reaction)시킨다. 이때, HF용액에 닿는 부분이 반도체기판의 앞면이 되게 한다. 다공성 실리콘 형성을 위해 인가하는 양극의 전압은 DC 전력공급기를 이용한 정전류 인가방식을 적용하는 것이 바람직하다. 그리고, 반도체기판(100)의 후면으로 전압을 인가할 때, 도 7에 도시된 바와 같이, 반도체기판(100)의 후면에 대하여 오믹콘택이 이루어지게 전압을 인가한다. 이때 반도체기판(100)의 후면으로 인가하는 전압은 예컨대 기판이 P형일 경우 P웰을 지나 N+ 소오스/드레인의 공핍현상을 극복하고 캐패시터 하부전극으로 정공이 공급될 수 있는 범위의 전압이 바람직하다. 또한, 상기 다공성 실리콘을 제작하기 위해 인가하는 전류밀도는 10mA/cm2- 10A/cm2이 바람직하며, 사용하는 HF용액의 농도는 15vol% - 35vol%가 바람직하다. 또한, 양극반응 공정시간은 30 내지 500초(sec)가 바람직하다. 도 7에 나타낸 바와 같은 반응기를 통하여 다공성 실리콘 제작공정을 진행함으로써 도 8에 도시된 바와 같이, 폴리실리콘으로 이루어진 캐패시터 하부전극(12)의 표면이 다공성 구조로 변환되어 캐패시터의 면적이 극대화되게 된다.Subsequently, in order to fabricate the surface of the capacitor lower electrode 12 formed as described above with porous silicon, the semiconductor substrate 100 was placed in the reactor containing the platinum electrode 30 as shown in FIG. The surface of the capacitor lower electrode 12 made of polysilicon is applied to anodize the silicon. At this time, the part which contacts the HF solution becomes the front surface of a semiconductor substrate. The voltage of the anode applied for forming porous silicon is preferably applied to the constant current application method using a DC power supply. When voltage is applied to the rear surface of the semiconductor substrate 100, as shown in FIG. 7, the voltage is applied such that ohmic contact is made to the rear surface of the semiconductor substrate 100. In this case, the voltage applied to the back surface of the semiconductor substrate 100 is, for example, when the substrate is a P type, a voltage in the range that can overcome the depletion phenomenon of N + source / drain through the P well and can supply holes to the capacitor lower electrode. Further, the current density to be applied for the production of the porous silicon is 10mA / cm 2 -, and preferably is 10A / cm 2, the concentration of the HF solution used is 15vol% - 35vol% is preferred. In addition, the cathode reaction process time is preferably 30 to 500 seconds (sec). As shown in FIG. 8, the surface of the capacitor lower electrode 12 made of polysilicon is converted into a porous structure by maximizing the area of the capacitor as the porous silicon fabrication process is performed through the reactor as shown in FIG. 7.
이후에 다공성구조로 변환되어 면적이 극대화된 캐패시터 하부전극(12) 표면에 유전체막으로서 예컨대 ONO(oxide-nitride-oxide)를 증착하고, 그 상부에 캐패시터 상부전극을 형성함으로써 목적하는 고유전용량의 캐패시터를 제작한다.Thereafter, by converting into a porous structure and depositing, for example, ONO (oxide-nitride-oxide) as a dielectric film on the surface of the capacitor lower electrode 12 which is maximized in area, and forming a capacitor upper electrode thereon, Create a capacitor.
이상에서 설명한 본 발명은 전술한 실시예 및 첨부된 도면에 의해 한정되는 것이 아니고, 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 여러 가지 치환, 변형 및 변경이 가능하다는 것이 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 있어 명백할 것이다.The present invention described above is not limited to the above-described embodiments and the accompanying drawings, and various substitutions, modifications, and changes can be made in the art without departing from the technical spirit of the present invention. It will be apparent to those of ordinary knowledge.
이상과 같이 본 발명은 기존의 캐패시터 제작공정에서 유전용량 증가를 위하여 캐패시터 높이를 증가시킴으로 인한 셀영역과 주변회로영역간의 단차 증가 문제없이 다공성 실리콘층의 형성을 통한 캐패시터 단면적을 증가시킴으로써 고유전용량을 갖는 캐패시터의 제작을 가능하게 하며, 최근 캐패시터 제작공정에서 가능성을 평가받고 있는 MPS공정의 캐패시터간 브릿지발생을 방지할 수 있는 효과가 있다.As described above, the present invention increases the high capacitance by increasing the capacitor cross-sectional area through the formation of a porous silicon layer without increasing the step difference between the cell region and the peripheral circuit region due to the increase of the capacitor height in order to increase the dielectric capacity in the conventional capacitor manufacturing process. It is possible to manufacture the capacitor having, and has the effect of preventing the occurrence of the bridge between the capacitor of the MPS process, which is recently evaluated for the possibility in the capacitor manufacturing process.
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Cited By (1)
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|---|---|---|---|---|
| WO2009134104A2 (en) * | 2008-05-02 | 2009-11-05 | 조선대학교산학협력단 | Biosensor for detection of immunoproteins using porous silicon and a production method therefor |
Citations (1)
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|---|---|---|---|---|
| JPH05267270A (en) * | 1992-03-18 | 1993-10-15 | Takashi Katoda | Manufacture of porous semiconductor and porous semiconductor substrate |
-
1998
- 1998-06-29 KR KR19980024645A patent/KR100278267B1/en not_active IP Right Cessation
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH05267270A (en) * | 1992-03-18 | 1993-10-15 | Takashi Katoda | Manufacture of porous semiconductor and porous semiconductor substrate |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2009134104A2 (en) * | 2008-05-02 | 2009-11-05 | 조선대학교산학협력단 | Biosensor for detection of immunoproteins using porous silicon and a production method therefor |
| WO2009134104A3 (en) * | 2008-05-02 | 2010-02-11 | 조선대학교산학협력단 | Biosensor for detection of immunoproteins using porous silicon and a production method therefor |
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