KR100275138B1 - Field effect transistor apparatus - Google Patents
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Abstract
Description
본원 발명은 접합형 전계효과트랜지스터에 관한 것이다.The present invention relates to a junction field effect transistor.
일반적으로, 접합형 전계효과트랜지스터 예를 들면 GaAs 에 의한 쇼트키(Schottkey)(배리어)게이트 전계효과트랜지스터는 게이트영역에 쇼트키장벽을 배설하고, 이 쇼트키장벽을 역바이어스하여 공간전하영역의 폭을 변경함으로써, 캐리어의 흐름을 제어하는 것이다.In general, a Schottkey (barrier) gate field effect transistor using a junction field effect transistor, for example, GaAs, arranges a schottky barrier in the gate region, reverse biases the schottky barrier, and thus the width of the space charge region. By changing this, the flow of the carrier is controlled.
종래의 GaAs 에 의한 쇼트키(배리어)게이트 전계효과트랜지스터는 제1도에 도시한 바와 같이 반절연성(半絶緣性) GaAs 기판(1)의 표면에 2개의 N 형 고농도영역(저저항화영역)(2) 및 (3)을 가지는 동시에, 이들 저저항화영역(2) 및 (3)간에 N 형 저농도영역(채널영역)(4)을 가진다. 이 채널영역(4)에는 게이트 PN 접합 Ja 으로 되는 P 형고농도영역(5)이 형성된다. 그리고, 상기 2개의 저저항화영역(2) 및 (3)상에 각각 옴성접촉에 의한 드레인전극(26)과 소스전극(27)이 형성되고, 다시 P 형 고농도영역(5)상에 쇼트키접촉에 의한 게이트전극(28)이 형성되어 있다.In the conventional Schottky (barrier) gate field effect transistor using GaAs, as shown in FIG. 1, two N-type high concentration regions (low resistance regions) on the surface of the semi-insulating GaAs substrate 1 are shown. (2) and (3), and an N type low concentration region (channel region) 4 between these low resistance regions 2 and (3). In this channel region 4, a P-type high concentration region 5 serving as a gate PN junction Ja is formed. A drain electrode 26 and a source electrode 27 are formed on the two low resistance regions 2 and 3 by ohmic contact, respectively, and the Schottky is again formed on the P-type high concentration region 5. The gate electrode 28 by contact is formed.
도시한 예에서는, 소스전극(7)에 접지전위 VSS 가 인가되고, 게이트전극(8)에는 채널영역(4)과 고농도영역(5)에 의한 PN 접합 Ja 이 역바이어스상태로 되도록 소스에 대해 마이너스전위 VG 가 인가된다. 드레인전극(6)에는 플러스전위 VD 가 인가된다.In the illustrated example, the ground potential VSS is applied to the source electrode 7, and the gate electrode 8 is negative with respect to the source such that the PN junction Ja by the channel region 4 and the high concentration region 5 is in reverse biased state. The potential VG is applied. The positive electrode VD is applied to the drain electrode 6 Is approved.
그리고, 게이트전극(8)에 인가되는 게이트전압 VG 에 의해 공간전하영역은 게이트로부터 하향으로 넓어진다. 그 결과, 소스로부터드레인에 흐르는 전자의 통로(채널)는 공간전하영역의 깊이에 따라 변조를 받아서, 드레인전류도 게이트전압 VG 에 의해 제어된다. 또한, 이 쇼트키게이트 전계효과트랜지스터의 등가회로를 제2도에 도시한다.The space charge region is widened downward from the gate by the gate voltage VG applied to the gate electrode 8. As a result, the passage (channel) of electrons flowing from the source to the drain is modulated according to the depth of the space charge region, and the drain current is also controlled by the gate voltage VG. The equivalent circuit of this Schottky gate field effect transistor is shown in FIG.
일반적으로, 쇼트키게이트 전계효과트랜지스터의 고주파특성을 개선하는데는 차단주파수 fT 를 크게 하고, 입출력의 저항비를 크게할 필요가 있다. 따라서, 접합형 전계효과트랜지스터의 특성은 게이트길이가 짧고, 게이트·소스간이 좁을수록 향상된다.In general, in order to improve the high frequency characteristics of the Schottky gate field effect transistor, it is necessary to increase the cutoff frequency fT and increase the resistance ratio of the input / output. Therefore, the characteristics of the junction field effect transistor are improved as the gate length is shorter and the gate-source narrower.
그러나, 게이트길이를 짧게 해가면 단위면적당 에너지가 커지고, 그러므로 정전(靜電)강도의 저하를 초래하여, 트랜지스터의 신뢰성, 수명이 현저하게 저하된다는 새로운 문제가 생긴다.However, if the gate length is shortened, the energy per unit area becomes large, thus causing a decrease in electrostatic strength, thereby causing a new problem that the reliability and lifetime of the transistor are significantly reduced.
접합형 듀얼게이트 전계효과트랜지스터의 게이트에는 다음과 같은 문제가 있다.The gate of the junction type dual gate field effect transistor has the following problems.
즉, 제3도에 도시한 바와 같이, 접속용 제2게이트전극(19)과 소스전극(14)과의 사이에 접속된 보호다이오드(15)의 주변에는 전위가 높은 접속용 제2게이트전극(19)측에서 전위가 낮은 소스전극(14)측의 방향으로 향해 전기력선(18)이 발생한다.That is, as shown in FIG. 3, the connection second gate electrode having a high potential is formed around the protection diode 15 connected between the connection second gate electrode 19 and the source electrode 14. On the 19) side, the electric line 18 is generated toward the source electrode 14 side with a low potential.
따라서, 이 방향을 향해 발생한 전기력선(18)은 액티브영역(17) 내의 게이트 전극부(16)아래쪽의 채널영역에 악영향을 미치고, 제1게이트전압의 변화에 대한 드레인전류의 변화의 비율, 즉 트랜스콘덕턴스(이하, Gm 이라 함)를 주기적으로 변화시킨다.Therefore, the electric field lines 18 generated in this direction are gated in the active region 17. The channel region under the electrode portion 16 is adversely affected, and the ratio of the change of the drain current to the change of the first gate voltage, that is, the transconductance (hereinafter referred to as Gm) is periodically changed.
이 Gm 의 주기적인 변화에 의해 반도체장치(20)의 특성은 불안정한 것으로 되고, 원하는 증폭작용을 얻기가 곤란하게 되어 있다.Due to this periodic change in Gm, the characteristics of the semiconductor device 20 become unstable, making it difficult to obtain a desired amplification effect.
그런데, 제2게이트에 대한 바이어스가 어떤 조건하에 놓인 경우, 드레인전류(ID)나 드레인콘덕턴스(gm)가 1Hz∼1kHz 정도의 주파수로 진동한다는 현상이 보고되어 있다('Low Frequency Oscillation in GaAs IC's', Daniel Miller 등, GaAs IC Symposium-31, 31∼34페이지, 1985 참조)However, when the bias for the second gate is placed under certain conditions, it is reported that the drain current (ID) or the drain conductance (gm) oscillates at a frequency of about 1 Hz to 1 kHz ('Low Frequency Oscillation in GaAs IC's). ', Daniel Miller et al., GaAs IC Symposium-31, pages 31-34, 1985)
그 원인은 아직 완전히 해명되어 있지는 않으나, 전계효과트랜지스터(FET)의 소스부 또는 드레인의 전극부, 또는 게이트의 전극부로부터 리크전류가 기판중에 주입되면, 이 리크전류가 FET 의 채널동작영역/기판계면의 전위를 변조한다. 그 결과, 드레인전류 ID 나 드레인콘덕턴스 gm 의 저주파진동이 발생한다고 생각된다.The cause is not yet fully elucidated. However, when a leakage current is injected into the substrate from the electrode portion of the source or drain of the field effect transistor (FET) or the electrode portion of the gate, the leakage current is applied to the channel operation region / substrate of the FET. Modulate the potential at the interface. As a result, it is considered that low frequency vibration of drain current ID and drain conductance gm occurs.
제2게이트에 내압(耐壓)향상용의 보호다이오드를 가지는 듀얼게이트 FET 에 있어서, ID 나 gm 의 저주파진동이라는 현상이 현저하게 발생하는 경우가 있다. 이 원인은 다음과 같이 설명할 수 있다. 즉, 일반적으로 듀얼게이트 FET 는 제2게이트가 0∼3V 정도의 직류바이어스조건 상태에 놓여 사용된다. 제2게이트가 강하게 플러스바이어스된 경우, 제2게이트에 배설된 보호다이오드를 통해 기판내로 흐르는 리크전류가 증가한다. 그 결과, 채널동작영역을 흐르는 드레인전류 ID가 변조되고, 또는 드레인콘덕턴스 gm 의 저주파진동이 발생한다.In a dual gate FET having a protection diode for improving the breakdown voltage at the second gate, a phenomenon such as low frequency vibration of ID or gm may occur remarkably. This cause can be explained as follows. That is, in general, the dual gate FET is used because the second gate is in a DC bias condition of about 0 to 3V. When the second gate is strongly plus biased, the leakage current flowing into the substrate through the protection diode disposed in the second gate increases. As a result, the drain current ID flowing through the channel operating region is modulated, or low frequency vibration of the drain conductance gm occurs.
그러므로, 본원 발명의 목적은 전술한 종래예의 결점을 해소한 개선된 전계효과형 트랜지스터장치를 제공하는 것에 있다.It is therefore an object of the present invention to provide an improved field effect transistor device which solves the above-mentioned drawbacks of the prior art.
본원 발명의 목적은 게이트의 전극부, 또는 게이트의 전극부에 배설된 보호다이오드로부터의 리크전류에 기인한 드레인전류 ID 또는 드레인콘덕턴스 gm 의 저주파진동을 방지할 수 있고, 트랜지스터특성이 안정된 듀얼게이트 전계효과형 트랜지스터를 제공하는 것에 있다.An object of the present invention is to prevent the low frequency vibration of the drain current ID or the drain conductance gm caused by the leakage current from the electrode portion of the gate or the protection diode disposed in the electrode portion of the gate, and the dual gate with stable transistor characteristics. The present invention provides a field effect transistor.
본원 발명의 다른 목적은 안정된 트랜스콘덕턴스 Gm 를 얻을 수 있는 반도체장치를 제공하는 것에 있다.Another object of the present invention is to provide a semiconductor device capable of obtaining a stable transconductance Gm.
본원 발명의 또 다른 목적은 트랜지스터의 신뢰성 및 수명의 저하를 일으키지 않고, 트랜지스터의 특성(고주파특성)을 향상시킬 수 있는 접합형 전계효과트랜지스터를 제공하는 것에 있다.It is still another object of the present invention to provide a junction field effect transistor which can improve the characteristics (high frequency characteristics) of a transistor without causing a decrease in reliability and lifetime of the transistor.
제1도는 종래의 접합형 전계효과트랜지스터의 구성을 도시한 단면도.1 is a cross-sectional view showing the configuration of a conventional junction type field effect transistor.
제2도는 제1도에 도시한 종래의 접합형 전계효과트랜지스터의 등가회로도.2 is an equivalent circuit diagram of a conventional junction type field effect transistor shown in FIG.
제3도는 종래의 접합형 듀얼게이트 전계효과트랜지스터의 전극레이아웃을 설명하기 위한 모식도.3 is a schematic diagram illustrating an electrode layout of a conventional junction type dual gate field effect transistor.
제4도는 본원 발명의 제1실시예에 의한 듀얼게이트 전계효과형 트랜지스터를 도시한 구성도.4 is a block diagram showing a dual gate field effect transistor according to a first embodiment of the present invention.
제5도는 본원 발명의 제2실시예에 의한 듀얼게이트 전계효과형 트랜지스터를 도시한 구성도.5 is a block diagram showing a dual gate field effect transistor according to a second embodiment of the present invention.
제6도는 본원 발명의 제3실시예에 의한 듀얼게이트 전계효과형 트랜지스터를 도시한 구성도.6 is a block diagram showing a dual gate field effect transistor according to a third embodiment of the present invention.
제7도는 본원 발명의 제4실시예에 의한 듀얼게이트 전계효과형 트랜지스터를 도시한 구성도.7 is a block diagram showing a dual gate field effect transistor according to a fourth embodiment of the present invention.
제8도는 본원 발명의 제5실시예에 의한 듀얼게이트 전계효과형 트랜지스터를 도시한 구성도.8 is a block diagram showing a dual gate field effect transistor according to a fifth embodiment of the present invention.
제9도는 본원 발명의 제6실시예에 의한 듀얼게이트 전계효과형 트랜지스터의 전극레이아웃을 도시한 모식도.9 is a schematic diagram showing an electrode layout of a dual gate field effect transistor according to a sixth embodiment of the present invention.
제10도는 제9도에 도시한 듀얼게이트 전계효과형 트랜지스터의 등가회로도.FIG. 10 is an equivalent circuit diagram of the dual gate field effect transistor shown in FIG.
제11도는 본원 발명의 제7실시예에 의한 듀얼게이트 전계효과형 트랜지스터의 전극레이아웃을 도시한 모식도.11 is a schematic diagram showing an electrode layout of a dual gate field effect transistor according to a seventh embodiment of the present invention.
제12도는 본원 발명의 제8실시예에 의한 쇼트키배리어게이트 전계효과트랜지스터의 구성을 도시한 단면도.12 is a cross-sectional view showing the configuration of a Schottky barrier gate field effect transistor according to an eighth embodiment of the present invention.
제13도는 제12도에 도시한 쇼트키배리어게이트 전계효과트랜지스터의 등가회로도.13 is an equivalent circuit diagram of the Schottky barrier gate field effect transistor shown in FIG.
제14도는 제12도에 도시한 쇼트키배리어게이트 전계효과트랜지스터의 역내압특성을 도시한 특성도.FIG. 14 is a characteristic diagram showing reverse breakdown voltage characteristics of the Schottky barrier gate field effect transistor shown in FIG.
제15도는 제12도에 도시한 쇼트키배리어게이트 전계효과트랜지스터에 있어서 접합다이오드를 고저항으로 한 경우의 역내압특성을 도시한 특성도.FIG. 15 is a characteristic diagram showing reverse breakdown voltage characteristics when the junction diode is made of high resistance in the Schottky barrier gate field effect transistor shown in FIG.
제16도는 본원 발명의 제9실시예에 의한 접합형 게이트 전계효과트랜지스터의 구성을 도시한 단면도.FIG. 16 is a cross-sectional view showing the construction of a junction gate field effect transistor according to a ninth embodiment of the present invention. FIG.
제17도는 제16도에 도시한 접합형 게이트 전계효과트랜지스터의 등가회로도.17 is an equivalent circuit diagram of the junction gate field effect transistor shown in FIG.
제18도는 본원 발명의 제10실시예에 의한 접합형 듀얼게이트 전계효과트랜지스터의 구성을 도시한 단면도.18 is a cross-sectional view showing the configuration of a junction type dual gate field effect transistor according to a tenth embodiment of the present invention.
제19도는 제18도에 도시한 접합형 듀얼게이트 전계효과트랜지스터의 등가회로도.FIG. 19 is an equivalent circuit diagram of the junction type dual gate field effect transistor shown in FIG. 18. FIG.
제20도는 본원 발명의 제11실시예에 의한 접합형 듀얼게이트 전계효과 트랜지스터의 구성을 도시한 단면도.20 is a cross-sectional view showing the configuration of a junction type dual gate field effect transistor according to an eleventh embodiment of the present invention.
제21도는 제20도에 도시한 접합형 듀얼게이트 전계효과트랜지스터의 등가회로도.FIG. 21 is an equivalent circuit diagram of the junction type dual gate field effect transistor shown in FIG. 20. FIG.
본원 발명의 제1양태의 듀얼게이트 전계효과형 트랜지스터는 제1게이트 및 제2게이트를 구비한 듀얼게이트 전계효과형 트랜지스터로서, 도전성영역을 가지고, 제2게이트의 전극부와 상기 도전성영역과의 사이의 전위차가 제2게이트의 전극부와 채널동작영역과의 사이의 전위차보다 큰 것을 특징으로 한다The dual gate field effect transistor according to the first aspect of the present invention is a dual gate field effect transistor having a first gate and a second gate, and has a conductive region, and between the electrode portion of the second gate and the conductive region. The potential difference between is greater than the potential difference between the electrode portion of the second gate and the channel operation region.
본원 발명의 제2양태의 듀얼게이트 전계효과형 트랜지스터는 제1게이트, 제2게이트, 소스부, 드레인부 및 채널동작영역을 구비한 듀얼게이트 전계효과형 트랜지스터로서, 도전성영역을 가지고, 이 도전성영역은 채널동작영역의 게이트측의 단 부를 통하고, 또한 제2게이트의 전극부를 통하는 2개의 직선의 협각(夾角)이 최대로 되도록 하는 2개의 직선과, 제2게이트의 전극부로 둘러싸인 영역내에 최소한 배치되어 있고, 상기 제2게이트의 전극부와 상기 도전성영역과의 사이의 전위차가 제2게이트의 전극부와 채널동작영역과의 사이의 전위차보다 큰 것을 특징으로 한다.The dual gate field effect transistor according to the second aspect of the present invention is a dual gate field effect transistor having a first gate, a second gate, a source portion, a drain portion, and a channel operating region, and has a conductive region. Is the end of the gate side of the channel operation region. At least two straight lines which allow the narrow angle of the two straight lines through the part and through the electrode part of the second gate to be maximized, and are arranged at least in an area surrounded by the electrode part of the second gate, and the electrodes of the second gate The potential difference between the portion and the conductive region is larger than the potential difference between the electrode portion of the second gate and the channel operation region.
본원 발명의 제3양태의 듀얼게이트 전계효과형 트랜지스터는 제1게이트, 보호다이오드를 전극부에 갖는 제2게이트, 소스부, 드레인부 및 채널동작영역을 구비한 듀얼게이트 전계효과형 트랜지스터로서, 도전성영역을 가지고, 이 도전성영역은 상기 보호다이오드와, 채널동작영역의 게이트측의 단부와의 사이에 배치되어 있고, 제2게이트의 전극부와 상기 도전성영역과의 사이의 전위차가 제2게이트의 전극부와 채널동작영역과의 사이의 전위차보다 큰 것을 특징으로 한다.The dual gate field effect transistor of the third aspect of the present invention is a dual gate field effect transistor having a first gate, a second gate having a protection diode at an electrode portion, a source portion, a drain portion, and a channel operating region, The conductive region is disposed between the protective diode and the end portion of the gate side of the channel operation region, and the potential difference between the electrode portion of the second gate and the conductive region is the electrode of the second gate. It is characterized by being larger than the potential difference between the negative portion and the channel operation region.
본원 발명의 제4양태의 반도체장치는 제1 및 제2게이트전극을 갖는 게이트전극부의 한쪽에 드레인전극이 배설되고, 또한 다른쪽에 소스전극이 배설되어 있는 액티브영역과, 상기 액티브영역의 소스전극측의 근방에서 상기 제2게이트전극과 도통상태로 배설된 접속용 제2게이트전극과, 주변에 발생하는 전기력선의 방향이 최소한 상기 액티브영역측으로 향하지 않는 상태로 상기 접속용 제2게이트전극과 상기 소스전극과의 사이에서 접속되는 보호다이오드로 이루어지는 것을 특징으로 한다.In the semiconductor device of the fourth aspect of the present invention, an active region in which a drain electrode is disposed on one side of the gate electrode portion having the first and second gate electrodes, and a source electrode is disposed on the other side, and a source electrode side of the active region The second gate electrode for connection disposed in a conductive state with the second gate electrode in the vicinity of the second electrode; and the second gate electrode and the source electrode for connection with the direction of the electric force lines generated at least not toward the active region side. And a protective diode connected between and.
본원 발명의 제5양태의 접합형 전계효과트랜지스터는 기판과, 상기 기판의 표면에 형성된 저저항화영역과, 상기 저저항화영역상에 각각 설치된 드레인전극 및 소스전극과, PN 접합을 갖는 채널영역상에 설치된 게이트전극으로 이루어지고, 상기 소스전극하의 저저항화영역에 최소한 하나의 접합다이오드가 형성되고, 상기 접합다이오드의 취출전극과 상기 게이트전극이 전기적으로 접속되어 있는 것을 특징으로 한다.The junction type field effect transistor of the fifth aspect of the present invention includes a substrate, a low resistance region formed on the surface of the substrate, a drain electrode provided on the low resistance region, and A source electrode and a gate electrode provided on a channel region having a PN junction, and at least one junction diode is formed in the low resistance region under the source electrode, and the extraction electrode and the gate electrode of the junction diode are electrically connected to each other. It is characterized by being connected.
또한, 본원 발명의 제6양태의 접합형 전계효과트랜지스터는 기판과, 상기 기판의 표면에 형성된 저저항화영역과, 상기 저저항화영역상에 각각 설치된 드레인전극 및 소스전극과, 제1 및 제2 PN 접합을 갖는 채널영역상에 설치된 제1 및 제2게이트전극으로 이루어지고, 상기 소스전극하의 저저항화영역에 제1 및 제2접합다이오드가 형성되고, 상기 제1접합다이오드의 취출전극과 상기 제1게이트전극이 전기적으로 접속되고, 상기 제2접합다이오드의 취출전극과 상기 제2게이트전극이 전기적으로 접속되어 있는 것을 특징으로 한다.In addition, the junction field effect transistor of the sixth aspect of the present invention includes a substrate, a low resistance region formed on the surface of the substrate, a drain electrode and a source electrode respectively provided on the low resistance region, and first and second electrodes. The first and second junction electrodes are formed on the channel region having a PN junction, and the first and second junction diodes are formed in the low resistance region under the source electrode, and the extraction electrode and the extraction electrode of the first junction diode are formed. The first gate electrode is electrically connected, and the extraction electrode of the second junction diode and the second gate electrode are electrically connected.
본 발명의 특징, 이점 및 기타의 목적은 첨부 도면을 참조하여 다음의 설명으로부터 명백해질 것이다.The features, advantages and other objects of the present invention will become apparent from the following description with reference to the accompanying drawings.
다음에, 본원 발명의 제1실시예에 대하여 첨부도면에 따라서 상세히 설명한다.Next, a first embodiment of the present invention will be described in detail with reference to the accompanying drawings.
먼저, 제4도에는 본원 발명의 듀얼게이트 FET(field effect transistor)의 제1실시예의 구성도를 도시한다.First, FIG. 4 shows a configuration diagram of a first embodiment of a dual gate field effect transistor (FET) of the present invention.
본원 발명의 제1실시예에 있어서 듀얼게이트 FET 는 소스부, 제1게이트, 제2게이트, 드레인부 및 채널동작영역으로 이루어진다. 그리고, 이 듀얼게이트 FET 는 도전성영역(37)을 가지는 것을 특징으로 한다. 도전성영역(37)은 예를 들면 Au, Ge, Ni, GaAs 의 합금층만으로, 또는 고농도 전자주입기술에 의해 형성할 수 있는 도전층상에 Au, Ge, Ni, GaAs 의 합금층 또는 Au, Al 등의 금속층으로 옴(ohm)성을 얻을 수 있도록 형성함으로써 얻을 수 있다. 도전성영역(37)은 제2게이트의 전극부(33)에 인접하여 배치되어 있다. 제2게이트의 전극부(33)와 도전성영역(37)과의 사이의 전위차 ΔV1 를 제2게이트의 전극부(33)와 채널동작영역(35)과의 사이의 전위차 ΔV2 보다도 크게 한다. 이 결과, 종래의 제2게이트의 전극부(33)를 통해 기판에 주입되는 전자 또는 홀(hole)의 대부분은 전위차가 보다 크고, 거리적으로도 채널동작영역(35)보다 기판에 가까운 도전성영역(37)에 유입된다.In the first embodiment of the present invention, the dual gate FET includes a source portion, a first gate, a second gate, a drain portion, and a channel operation region. The dual gate FET is characterized by having a conductive region 37. For example, the conductive region 37 Ohm resistance is achieved only with an alloy layer of Au, Ge, Ni, GaAs, or an alloy layer of Au, Ge, Ni, GaAs, or a metal layer such as Au or Al on a conductive layer that can be formed by a high concentration electron injection technique. It can obtain by forming so that it may be obtained. The conductive region 37 is disposed adjacent to the electrode portion 33 of the second gate. The potential difference ΔV1 between the electrode portion 33 of the second gate and the conductive region 37 is made larger than the potential difference ΔV2 between the electrode portion 33 of the second gate and the channel operation region 35. As a result, most of electrons or holes injected into the substrate through the electrode portion 33 of the conventional second gate have a larger potential difference, and a conductive region closer to the substrate than the channel operation region 35 in distance. Flows into (37).
제5도에는, 본원 발명의 듀얼게이트 FET 의 제2실시예의 구성도를 도시한다. 본원 발명의 제2실시예에 있어서 듀얼게이트 FET 는 소스부, 제1게이트, 제2게이트, 드레인부, 채널동작영역 및 도전성영역(46)으로 이루어진다.5 is a block diagram of a second embodiment of the dual gate FET of the present invention. In the second embodiment of the present invention, the dual gate FET includes a source portion, a first gate, a second gate, a drain portion, a channel operation region, and a conductive region 46.
채널동작영역(44)의 단부(44)를 통하고, 또한 제2게이트의 전극부(42)를 통하는 2개의 직선을 상정한다. 이러한 직선내에 협각(夾角)이 최대로 되는 직선 L1, L2 을 제5도에 파선으로 나타낸다. 제5도에 도시한 바와 같이, 도전성영역(46)은 직선 L1, L2 과 제2게이트의 전극부(42)로 둘러싸인 영역 S1 내에 배치되어 있다. 따라서, 채널동작영역(44)은 도전성영역(46)에 의해 제2게이트의 전극부(42)로부터 차단되어 있다.Two straight lines through the end 44 of the channel operation region 44 and through the electrode portion 42 of the second gate are assumed. The straight lines L1 and L2 in which the narrow angle becomes the largest in such a straight line are shown by the broken line in FIG. As shown in FIG. 5, the conductive region 46 is disposed in the region S1 surrounded by the straight lines L1, L2 and the electrode portion 42 of the second gate. Therefore, the channel operation region 44 is blocked from the electrode portion 42 of the second gate by the conductive region 46.
제6도에는, 제5도에 도시한 본원 발명의 듀얼게이트 FET 의 제2실시예의 변형을 도시한다. 제6도에 도시한 듀얼게이트 FET 에 있어서는 도전성영역은 사선부 로 나타낸 드레인전극부의 연장부분(54)(이하, 단지 연장부분이라고 함)으로 이루어진다. 제6도중, 이러한 연장부분(54)을 사선으로 나타냈다. 제6도에 있어서는, 이러한 연장부분(54)은 채널동작영역(55)의 길이방향과 대략 평행으로 연장되어 있다.FIG. 6 shows a modification of the second embodiment of the dual gate FET of the present invention shown in FIG. In the dual gate FET shown in FIG. 6, the conductive region has an oblique portion. An extension portion 54 (hereinafter referred to simply as an extension portion) of the drain electrode portion. In FIG. 6, such an extended portion 54 is indicated by oblique lines. In FIG. 6, this extending portion 54 extends substantially parallel to the longitudinal direction of the channel operation region 55. As shown in FIG.
제7도에는 본원 발명의 듀얼게이트 FET 의 제4실시예의 구성도를 도시한다. 제4실시예에 있어서 듀얼게이트 FET 는 소스부, 제1게이트, 제2게이트, 드레인부, 채널동작영역 및 도전성영역(65)으로 이루어진다. 제1게이트전극부(61)에는 보호다이오드(66)가 배설되어 있다. 제2게이트의 전극부(62)에는 보호다이오드(67)가 배설되어 있다. 도전성영역(65)은 보호다이오드(67)와, 채널동작영역(63)의 게이트측의 단부(64)와의 사이에 배치되어 있다.Fig. 7 shows the construction of a fourth embodiment of the dual gate FET of the present invention. In the fourth embodiment, the dual gate FET includes a source portion, a first gate, a second gate, a drain portion, a channel operation region, and a conductive region 65. The protective diode 66 is disposed in the first gate electrode portion 61. The protective diode 67 is disposed in the electrode portion 62 of the second gate. The conductive region 65 is disposed between the protective diode 67 and the end portion 64 on the gate side of the channel operation region 63.
채널동작영역(63)의 단부(64)를 통하고, 또한 보호다이오드(67)를 통하는 2개의 직선을 상정한다. 이러한 직선내에 협각이 최대로 되는 직선 L1, L2 을 제7도에 파선으로 나타낸다. 제7도에 있어서, 도전성영역(65)은 직선 L1, L2 과 제2게이트의 전극부(62)로 둘러싸인 영역 S2 내에 배치되어 있다. 즉, 채널동작영역(63)은 도전성영역(65)에 의해 보호다이오드(67)로부터 차단되어 있다.Two straight lines through the end 64 of the channel operation region 63 and through the protective diode 67 are assumed. The straight lines L1 and L2 at which the narrow angle becomes the largest in such a straight line are shown by broken lines in FIG. In FIG. 7, the conductive region 65 is disposed in the region S2 surrounded by the straight lines L1, L2 and the electrode portion 62 of the second gate. In other words, the channel operation region 63 is blocked from the protection diode 67 by the conductive region 65.
제8도에는, 제7도에 도시한 본원 발명의 듀얼게이트 FET 의 제4실시예의 변형을 나타낸다. 제8도에 도시한 듀얼게이트 FET 에 있어서는, 도전성영역은 제8도중 사선으로 나타낸 드레인전극부의 연장부분(74)으로 이루어진다. 제8도에 있어서는, 연장부분(74)은 드레인전극(73)으로부터 연장되고, 그 선단은 훅(hook)모양으 로 절곡되어 있다. 도전성영역의 단부는 영역 S2 의 외측에도 연재(延在)한다. 채널동작영역(75)은 도전성영역에 의해 보호다이오드(78)로부터 차단되어 있다.8 shows a modification of the fourth embodiment of the dual gate FET of the present invention shown in FIG. In the dual gate FET shown in FIG. 8, the conductive region consists of an extension portion 74 of the drain electrode portion shown by the diagonal lines in FIG. In FIG. 8, the extension portion 74 extends from the drain electrode 73, and the tip thereof is hook-shaped. Is bent. The end of the conductive region extends also outside the region S2. The channel operation region 75 is blocked from the protection diode 78 by the conductive region.
이상의 각 실시예에 있어서도, 제2게이트의 전극부와 도전성영역과의 사이의 전위차 ΔV1 를 제2게이트의 전극부와 채널동작영역과의 사이의 전위차 ΔV2 보다도 크게 한다. 이 결과, 종래의 제2게이트의 전극부를 통해 기판에 주입되는 전자 또는 홀의 대부분은 전위차가 보다 크고, 거리적으로도 채널동작영역보다 기판에 가까운 도전성영역에 유입된다.Also in each of the above embodiments, the potential difference ΔV1 between the electrode portion of the second gate and the conductive region is made larger than the potential difference ΔV2 between the electrode portion of the second gate and the channel operating region. As a result, most of the electrons or holes injected into the substrate through the electrode portion of the conventional second gate have a larger potential difference and flow into the conductive region closer to the substrate than the channel operation region.
이상, 바람직한 실시예에 의거하여 본원 발명의 듀얼게이트 전계효과형 트랜지스터를 설명하였으나, 본원 발명은 이들의 실시예에 한정되는 것은 아니고, 다양한 변형 및 변경이 가능하다.As mentioned above, although the dual gate field effect transistor of this invention was demonstrated based on the preferable embodiment, this invention is not limited to these embodiment, A various deformation | transformation and a change are possible.
도전성영역 또는 도전성영역의 연장부분은 다른 형상으로 형성될 수도 있다. 또한, 제2게이트의 전극부와 도전성영역과의 사이의 전위차 ΔV1 및 제2게이트의 전극부와 채널동작영역과의 사이의 전위차 ΔV2 는 듀얼게이트 FET 의 각 구성요소의 배치, 작동조건에 의존한다.The conductive region or the extension portion of the conductive region may be formed in another shape. Further, the potential difference ΔV1 between the electrode portion of the second gate and the conductive region and the potential difference ΔV2 between the electrode portion of the second gate and the channel operating region depend on the arrangement and operating conditions of each component of the dual gate FET. .
본원 발명에 의하면, 제2게이트의 전극부 또는 보호다이오드로부터의 리크전류는 도전성영역에 유입되어, 채널동작영역에 유입하는 확률이 매우 낮아진다. 따라서, 이러한 리크전류가 채널동작영역에 작용하지 않게 된다. 그러므로, 통상의 조건으로는 드레인전류 ID 또는 드레인콘덕턴스 gm 의 저주파진동을 방지할 수 있고, 트랜지스터특성의 안정된 듀얼게이트 전계효과형 트랜지스터를 얻을 수 있다.According to the present invention, the leak current from the electrode portion or the protection diode of the second gate flows into the conductive region, and the probability of flowing into the channel operation region becomes very low. Therefore, such leakage current does not act on the channel operation region. Therefore, under normal conditions, low frequency vibration of drain current ID or drain conductance gm can be prevented, and a stable dual gate field effect transistor of transistor characteristics can be obtained.
다음에, 본원 발명의 반도체장치의 제6실시예에 대하여 도면에 따라서 설명 한다.Next, a sixth embodiment of a semiconductor device of the present invention will be described with reference to the drawings. do.
제9도 및 제10도는 본원 발명의 반도체장치를 설명하기 위한 도면이며, 제9도는 전극레이아웃의 모식도, 제10도는 제9도의 반도체장치의 등가회로도이다.9 and 10 are diagrams for explaining the semiconductor device of the present invention, FIG. 9 is a schematic diagram of an electrode layout, and FIG. 10 is an equivalent circuit diagram of the semiconductor device of FIG.
즉, 본원 발명의 반도체장치(80)는 게이트전극부(86)에 제1게이트전극(81)과 제2게이트전극(82)의 2개의 게이트전극을 가진 것으로, 이 게이트전극부(86)의 한쪽에 배설된 드레인전극(83)과 다른쪽에 배설된 소스전극(84)으로 이루어지는 액티브영역(90)에 의해 듀얼게이트 FET 가 구성된 것이다.That is, the semiconductor device 80 of the present invention has two gate electrodes of the first gate electrode 81 and the second gate electrode 82 in the gate electrode portion 86. The dual gate FET is composed of an active region 90 composed of a drain electrode 83 disposed on one side and a source electrode 84 disposed on the other side.
액티브영역(90)의 소스전극(84)의 근방에는 제2게이트전극(82)과 도통상태(제10도 참조)의 접속용 제2게이트전극(92)이 배설되어 있다. 이 접속용 제2게이트전극(92)은 액티브영역(90)의 소스전극(84)과 가까운 쪽의 대략 평행변(92a)과 먼쪽의 대략 평행변(92b)과, 이들 변(92a),(92b)을 연결하는 대략 수직변(92c)을 가지고 있다.In the vicinity of the source electrode 84 of the active region 90, the second gate electrode 82 and the second gate electrode 92 for connection in the conduction state (see FIG. 10) are disposed. The second gate electrode 92 for connection is formed of a substantially parallel side 92a near the source electrode 84 of the active region 90 and a substantially parallel side 92b far away, and these sides 92a and ( It has an approximately vertical side 92c which connects 92b).
또한, 이 접속용 제2게이트전극(92)의 액티브영역(90)과 반대측의 변의 근방에 소스전극(84)이 배설되어 있으며, 이 소스전극(84)과 접속용 제2게이트전극(92)의 변(92b)과의 사이에 보호다이오드(85)가 접속되어 있다.In addition, a source electrode 84 is disposed near the side opposite to the active region 90 of the second gate electrode 92 for connection, and the source electrode 84 and the second gate electrode 92 for connection are disposed. The protective diode 85 is connected between the side 92b of the side.
이와 같이 배치된 보호다이오드(85)의 주변에 발생하는 전기력선(93)은 제2게이트전극(82)에 플러스바이어스가 인가되어 있는 경우, 전위가 높은 접속용 제2게이트전극(92)측에서 전위가 낮은 소스전극(84)측으로 향하여 발생한다. 따라서, 전기력선(93)의 방향은 최소한 액티브영역(90)으로 향하지 않는다. 이로써, 전기력선(93)을 이루는 전하가 게이트전극부(86)에 침입하지 않으므로, 채널영역에 악 영향을 미치지 않는다.The electric force line 93 generated around the protective diode 85 arranged in this way has a potential at the side of the second gate electrode 92 for connection having a high potential when a positive bias is applied to the second gate electrode 82. Is generated toward the lower source electrode 84 side. Thus, the direction of the electric force line 93 does not at least point to the active region 90. As a result, electric charges constituting the electric field lines 93 do not invade the gate electrode portion 86, and therefore are bad in the channel region. Does not affect
다음에, 본원 발명의 반도체장치의 제7실시예에 대하여 도면에 따라서 설명한다.Next, a seventh embodiment of the semiconductor device of the present invention will be described with reference to the drawings.
제11도는 본원 발명의 제7실시예의 전극레이아웃의 모식도이다. 즉, 액티브영역(110)의 소스전극(104)은 접속용 제2게이트전극(112)의 변(112c)과 대략 평행으로 연출되어 있으며, 이 소스전극(104)과 접속용 제2게이트전극(112)의 변(112c)과의 사이에 보호다이오드(105)가 접속되어 있다.11 is a schematic diagram of an electrode layout of the seventh embodiment of the present invention. That is, the source electrode 104 of the active region 110 is substantially parallel to the side 112c of the second gate electrode 112 for connection, and the source electrode 104 and the second gate electrode for connection ( The protective diode 105 is connected between the side 112c of 112. As shown in FIG.
이와 같이 접속된 보호다이오드(105)의 주변에 발생하는 전기력선(113)은 액티브영역(110)에 배치된 게이트전극부(106)와 대략 평행한 방향으로 향한다.The electric force lines 113 generated around the protection diodes 105 connected in this way are directed in a direction substantially parallel to the gate electrode portion 106 disposed in the active region 110.
따라서 제11도에 도시한 바와 같이, 전기력선이 액티브영역방향으로 향하는 전극레이아웃에 비해서, 게이트전극부의 아래쪽의 채널영역에 악영향이 적은 전극레이아웃으로 된다.Therefore, as shown in FIG. 11, the electrode layout is less adversely affected in the channel region below the gate electrode portion as compared with the electrode layout in which the electric force lines are directed in the active region direction.
그러나, 전기력선(113)의 확산에 의해서 다소의 전하가 액티브영역의 방향으로 향하므로, 제9도에 도시한 전극레이아웃보다 채널영역에 대한 악영향이 다소 발생하기 쉬운 전극레이아웃으로 된다.However, since some electric charges are directed in the direction of the active region due to the diffusion of the electric field lines 113, the electrode layout is more likely to cause adverse effects on the channel region than the electrode layout shown in FIG.
따라서, 듀얼게이트 FET 를 낮은 제2게이트전압으로 사용하는 경우이면 전기력선(113)이 채널영역에 악영향을 미치지 않는다.Therefore, when the dual gate FET is used at a low second gate voltage, the electric field lines 113 do not adversely affect the channel region.
그리고, 이 전극레이아웃은 제9도의 전극레이아웃에 비해 전극의 면적을 작게 할 수 있으므로, 반도체장치(100)의 크기를 소형화하는데 유효하다.This electrode layout can reduce the area of the electrode as compared with the electrode layout in FIG. 9, and is effective for downsizing the size of the semiconductor device 100. FIG.
상기 어느 실시예에 있어서도, 보호다이오드의 주변에 발생하는 전기력선의 방향이 최소한 액티브영역의 방향으로 향하지 않는 상태로 보호다이오드를 접속하고 있으므로, 게이트전극부의 아래쪽의 채널영역으로의 전하의 침입을 적게 할 수 있다.In any of the above embodiments, the electric line of force generated around the protection diode Since the protection diode is connected in such a state that the direction thereof does not face the direction of the active region at least, the intrusion of charges into the channel region under the gate electrode portion can be reduced.
그리고, 상기 실시예에 있어서 pnp 형의 보호다이오드를 사용한 경우에 대해 설명하였으나, 본원 발명은 npn 형의 보호다이오드를 사용한 전계효과형 트랜지스터라도 된다.In the above embodiment, a case where a pnp type protection diode is used has been described, but the present invention may be a field effect transistor using an npn type protection diode.
이상 설명한 바와 같이, 본원 발명의 반도체장치에 의하면 다음과 같은 효과가 있다.As described above, the semiconductor device of the present invention has the following effects.
즉, 게이트전극부의 아래쪽의 채널영역에 악영향을 미치는 보호다이오드의 주변에서 발생한 전하의 침입을 적게 할 수 있으므로, 드레인콘덕턴스 gm 의 주기적인 변화를 방지할 수 있다.That is, since the intrusion of charges generated in the vicinity of the protection diode adversely affecting the channel region under the gate electrode portion can be reduced, it is possible to prevent the periodic change of the drain conductance gm.
따라서, 드레인콘덕턴스 gm 의 안정된 반도체장치로 되어서, 신뢰성이 높은 제품을 제공할 수 있다.Therefore, a stable semiconductor device having a drain conductance gm can be provided, whereby a highly reliable product can be provided.
다음에, 본원 발명의 제8실시예에 대하여 도면에 따라서 설명한다.Next, an eighth embodiment of the present invention will be described with reference to the drawings.
제12도는 제8실시예에 관한 접합형 전계효과트랜지스터 예를 들면 GaAs 에 의한 N 채널의 쇼트키(배리어)게이트 전계효과트랜지스터 (이하, 단지 트랜지스터라 함) Tr1 의 구성을 도시한 단면도이다.FIG. 12 is a cross-sectional view showing the configuration of a Schottky (barrier) gate field effect transistor (hereinafter simply referred to as a transistor) Tr1 of an N channel using a junction type field effect transistor, for example, GaAs according to the eighth embodiment.
이 트랜지스터 Tr1 는 제12도에 도시한 바와 같이 반절연성(半絶緣性) GaAs 기판(121)의 표면에 2개의 N 형 고농도영역(저저항화영역)(122) 및 (123)을 갖는 동시에, 이들 저저항화영역(122) 및 (123) 사이에 N 형 저농도영역(채널영역)(124) 을 갖는다. 이 채널영역(124)에는 게이트 PN 접합 Ja 으로 되는 P 형 고농도영역(125)이 형성된다. 그리고, 상기 2개의 저저항화영역(122) 및 (123)상에 각각 옴성접촉에 의한 드레인전극(126)과 소스전극(127)이 형성되고, 또한 P 형의 고농도영역(125)상에 쇼트키접촉에 의한 게이트전극(128)이 형성되어 구성되어 있다.This transistor Tr1 has two N-type high concentration regions (low resistance regions) 122 and 123 on the surface of the semi-insulating GaAs substrate 121, as shown in FIG. N type low concentration region (channel region) 124 between these low resistance regions 122 and 123. Has In this channel region 124, a P-type high concentration region 125 serving as a gate PN junction Ja is formed. A drain electrode 126 and a source electrode 127 are formed on the two low resistance regions 122 and 123 by ohmic contact, respectively, and are short-circuited on the P-type high concentration region 125. The gate electrode 128 is formed by the key contact.
도시한 예에서는, 소스전극(127)에 접지전위 VSS 가 인가되고, 게이트전극(128)에는 채널영역(124)과 고농도영역(125)에 의한 PN 접합 Ja 이 역바이어스상태로 되도록 소스에 대해 마이너스전위 VG 가 인가된다. 드레인전극(126)에는 플러스전위 VD 가 인가된다.In the illustrated example, the ground potential VSS is applied to the source electrode 127, and the gate electrode 128 is negative to the source such that the PN junction Ja by the channel region 124 and the high concentration region 125 is in a reverse bias state. The potential VG is applied. Positive potential VD is applied to the drain electrode 126.
그리고, 게이트전극(128)에 인가되는 게이트전압 VG 에 의해 공간전하영역은 게이트로부터 하향으로 넓어진다. 그 결과, 소스로부터 드레인에 흐르는 전자의 통로(채널)가 공간전하영역의 깊이에 따라 변조를 받아서, 드레인전류도 게이트전압 VG 에 의해 제어된다.The space charge region widens downward from the gate by the gate voltage VG applied to the gate electrode 128. As a result, the passage (channel) of electrons flowing from the source to the drain is modulated according to the depth of the space charge region, and the drain current is also controlled by the gate voltage VG.
그러므로, 본 실시예에 있어서는 상기 소스전극(127)하의 저저항화영역(123)에 하나의 P 형 고농도영역(129)을 형성하여 PN 접합 Jb에 의한 접합다이오드 D 를 형성한다. 그리고, 이 접합다이오드 D의 P 형 고농도영역(129)상에 취출전극(130)을 형성하고, 이 취출전극(130)과 상기 게이트전극(128)을 전기적으로 접속한다. 또한, 이 트랜지스터 Tr1 의 등가회로를 제13도에 도시한다.Therefore, in this embodiment, one P-type high concentration region 129 is formed in the low resistance region 123 under the source electrode 127 to form the junction diode D by the PN junction Jb. The extraction electrode 130 is formed on the P-type high concentration region 129 of the junction diode D, and the extraction electrode 130 and the gate electrode 128 are electrically connected to each other. The equivalent circuit of this transistor Tr1 is shown in FIG.
다음에, 본 실시예에 관한 트랜지스터의 동작에 대하여 제14도에 따라서 설명한다. 이 제14도는 횡축에 게이트-소스간 전압 VGS, 종축에 역방향전류 IS 를 취하고, 트랜지스터 Tr1 의 역내압(逆耐壓)특성을 나타낸 것이다. 이 도면에 있어서, 곡선 ① 은 접합다이오드의 역내압특성을 표시하고, 곡선 ② 은 트랜지스터의 역내압특성을 표시한다. 이 도면에서 알 수 있는 바와 같이, 상기 접합다이오드 D 는 그 항복전압 VF 이 트랜지스터 Tr1 의 항복전압 VT 보다 낮아지도록 설정되어 있다.Next, the operation of the transistor according to the present embodiment will be described with reference to FIG. This figure shows the gate-source voltage VGS on the horizontal axis and the reverse current IS on the vertical axis. The reverse breakdown voltage characteristic of the transistor Tr1 is shown. In this figure, curve ① shows the reverse breakdown voltage characteristic of the junction diode, and curve ② shows the reverse breakdown voltage characteristic of the transistor. As can be seen from this figure, the junction diode D is set such that the breakdown voltage VF is lower than the breakdown voltage VT of the transistor Tr1.
통상은 동작전위폭(일반적으로 +1V ∼ -1V 의 범위)에서 트랜지스터 Tr1 가 동작하고, 소스로부터 드레인에 흐르는 전자의 통로(채널)가 공간전하영역의 깊이에 따라 변조를 받아서, 드레인전류도 게이트전압 VG 에 의해 제어된다.In general, transistor Tr1 operates at an operating potential width (typically in the range of + 1V to -1V), and a passage (channel) of electrons flowing from the source to the drain is modulated according to the depth of the space charge region, and the drain current is also gated. It is controlled by the voltage VG.
그리고, 고주파특성의 향상을 도모하여 예를 들면 게이트길이를 짧게 설계한 경우에 있어서는, 단위면적당 에너지가 커지고, 게이트전극(128)에 마이너스방향의 고전위가 인가되기 쉬워져서, 항복전압 VT 이상의 고전위가 게이트전극(128)에 인가된 경우, 트랜지스터 Tr1의 PN 접합 Ja 에 접합파괴가 생긴다.In the case where the gate length is designed to improve the high frequency characteristics, for example, the energy per unit area is increased, and a high potential in the negative direction is easily applied to the gate electrode 128, so that a high voltage equal to or higher than the breakdown voltage VT is obtained. When the upper side is applied to the gate electrode 128, a junction breakage occurs at the PN junction Ja of the transistor Tr1.
그러나, 본 실시예에서는 저저항화영역(123)에 PN 접합 Jb 으로 구성된 접합다이오드 D 가 형성되어 있으므로, 트랜지스터 Tr1 의 항복전압 VT 에 이르기 전의 전압(접합다이오드의 항복전압 VF)으로 접합다이오드 D 가 브레이크다운되고, 트랜지스터 Tr1 에 걸리는 에너지를 흡수한다. 그 결과, 트랜지스터 Tr1 의 PN 접합 Ja 에는 전압 VF 이상의 고전위는 걸리지 않게 되고, 트랜지스터 Tr1 의 접합 파괴가 회피된다.However, in the present embodiment, since the junction diode D composed of the PN junction Jb is formed in the low resistance region 123, the junction diode D is formed at the voltage before the breakdown voltage VT of the transistor Tr1 (breakdown voltage VF of the junction diode). It breaks down and absorbs the energy applied to the transistor Tr1. As a result, the high potential above the voltage VF is not applied to the PN junction Ja of the transistor Tr1, and the junction breakage of the transistor Tr1 is avoided.
그런데, 접합다이오드 D 를 구성하는 PN 접합 Jb 이 고저항인 경우, 즉 소스전극(127)하의 저저항화영역(123)의 저항이 높은 경우, 제15도에 도시한 바와 같이 접합다이오드 D 및 트랜지스터 Tr1 의 역내압곡선 ① 및 ② 이 우경사방향으로 경사진다. 이 때, 접합다이오드 D 에 관한 역내압곡선 ① 이 트랜지스터 Tr1 의 역내압곡선 ② 보다 그 경사가 작아져서 각 곡선 ① 및 ② 이 교차한 경우, 트랜지스터 Tr1 에는 그 항복전압 VT 보다 큰 전압이 걸려서 트랜지스터 Tr1의 접합파괴를 일으키게 된다.However, when the PN junction Jb constituting the junction diode D is high in resistance, that is, when the resistance of the low resistance region 123 under the source electrode 127 is high, as shown in FIG. 15. The reverse breakdown curves ① and ② of the junction diode D and the transistor Tr1 are inclined in the right tilt direction. At this time, when the reverse breakdown curve ① of the junction diode D is smaller than the reverse breakdown curve ② of the transistor Tr1 and the curves ① and ② cross each other, the transistor Tr1 is subjected to a voltage larger than the breakdown voltage VT and thus the transistor Tr1. Will cause the junction breakage.
따라서, 트랜지스터 Tr1 의 접합파괴를 유효하게 방지하는데는 접합다이오드 D 를 구성하는 PN 접합 Jb 의 저항을 트랜지스터 Tr1의 채널영역(124)에 있어서의 PN 접합 Ja 의 저항보다 작게 하는 것이 중요하고, 접합다이오드 D 에 관한 역내압곡선을 예를 들면 파선 ③ 으로 표시한 바와 같이 트랜지스터 Tr1 의 역내압곡선 ② 과 교차하지 않도록 한다. 즉, 소스전극(127)하에서 접합다이오드 D 에 이르는 영역(123)에 실리콘(Si)을 타입하여 저저항화하는 것이다.Therefore, in order to effectively prevent the junction breakdown of the transistor Tr1, it is important to make the resistance of the PN junction Jb constituting the junction diode D smaller than the resistance of the PN junction Ja in the channel region 124 of the transistor Tr1. The reverse breakdown curve with respect to D is not crossed with the reverse breakdown curve ② of the transistor Tr1, for example, as indicated by a broken line ③. That is, silicon (Si) is typed in the region 123 from the source electrode 127 to the junction diode D to reduce the resistance.
이 제8실시예에 의하면, 소스전극(127)하의 저저항화영역(123)에 하나의 접합다이오드 D 를 형성하고, 이 접합다이오드 D 의 취출전극(130)과 게이트전극(128)을 전기적으로 접속하도록 하고, 다시 접합형 트랜지스터 D 를 구성하는 PN 접합 Jb 의 저항을 채널영역(124)에 있어서의 PN 접합 Ja 의 저항보다 작게 설정하도록 하였으므로, 게이트길이의 단축화에 따라서 게이트전극(128)에 고전위(항복전압 VT 이상의 고전압)가 인가되었다 해도, 그 고전위는 접합다이오드 D 에 흡수되고, 고전위에 의한 트랜지스터 Tr1 의 브레이크다운(항복)현상을 회피할 수 있다. 이것은 브레이크다운현상의 발생을 일으키지 않고, 게이트길이를 단축화할 수 있는 것에 이어져서, 트랜지스터 자체의 고주파특성을 유효하게 향상시킬 수 있다.According to the eighth embodiment, one junction diode D is formed in the low resistance region 123 under the source electrode 127, and the extraction electrode 130 and the gate electrode 128 of the junction diode D are electrically connected. The resistance of the PN junction Jb constituting the junction transistor D was set to be smaller than that of the PN junction Ja in the channel region 124. Therefore, the gate electrode 128 has a high voltage due to the shortening of the gate length. Even if the above (high voltage higher than the breakdown voltage VT) is applied, the high potential is absorbed by the junction diode D, and the breakdown (breakdown) phenomenon of the transistor Tr1 due to the high potential can be avoided. This can shorten the gate length without causing breakdown, thereby effectively improving the high frequency characteristics of the transistor itself. have.
다음에, 상기 제8실시예에 있어서 접합다이오드 D 를 이른바 백투백(back to back) 구조로 한 경우의 변형예인 제9실시예에 대하여 제16도 및 제17도에 따라서 설명한다.Next, a ninth embodiment, which is a modified example in the case where the junction diode D has a so-called back to back structure in the eighth embodiment, will be described with reference to FIGS. 16 and 17. FIG.
제9실시예에 관한 트랜지스터 Tr2 는 상기 제7실시예와 대략 같은 구성을 갖지만, 소스전극(137)하의 저저항화영역(133)에 2개의 P형 고농도영역(139a) 및 (139b)이 형성되어서, 제1 및 제2 PN 접합 Jb1 및 Jb2 에 의한 제1 및 제2접합다이오드 D1 및 D2 를 갖는 점에서 다르다.The transistor Tr2 according to the ninth embodiment has a structure substantially the same as that of the seventh embodiment, but two P-type high concentration regions 139a and 139b are formed in the low resistance region 133 under the source electrode 137. The first and second junction diodes D1 and D2 by the first and second PN junctions Jb1 and Jb2 are different.
그리고, 이들 접합다이오드 D1 및 D2 중 제1접합다이오드 D1 의 취출전극(140a)과 트랜지스터 Tr2 의 게이트전극(138)을 전기적으로 접속하는 동시에, 제2접합다이오드 D2 의 취출전극(140b)과 트랜지스터 Tr2 의 소스전극(137)을 전기적으로 접속하여, 제17도의 등가회로도에 도시한 바와 같이 접합다이오드 D1 및 D2 를 이른바 백투백구조로 한다. 이 변형예에 있어서도, 각 PN 접합 Jb1 및 Jb2 의 저항을 트랜지스터 Tr2 의 채널영역(134)에 있어서의 PN 접합 Ja 의 저항보다 작게 설정한다.The extraction electrode 140a of the first junction diode D1 and the gate electrode 138 of the transistor Tr2 are electrically connected among the junction diodes D1 and D2, and the extraction electrode 140b of the second junction diode D2 and the transistor Tr2 are electrically connected. Source electrodes 137 are electrically connected to each other, and junction diodes D1 and D2 have a so-called back-to-back structure as shown in the equivalent circuit diagram of FIG. Also in this modification, the resistance of each PN junction Jb1 and Jb2 is set smaller than the resistance of the PN junction Ja in the channel region 134 of the transistor Tr2.
본원 발명의 제9실시예에 의하면, 상기 제8실시예와 같이 고전위에 의한 트랜지스터 Tr2 의 브레이크다운(항복)현상을 회피할 수 있고, 트랜지스터 Tr2 자체의 고주파특성을 유효하게 향상시킬 수 있다.According to the ninth embodiment of the present invention, breakdown (breakdown) of transistor Tr2 due to high potential can be avoided as in the eighth embodiment, and the high frequency characteristic of transistor Tr2 itself can be effectively improved.
다음에, 트랜지스터를 듀얼게이트(dual gate)구조로 한 경우의 제10실시예에 대하여 제18도 및 제19도에 따라서 설명한다.Next, a tenth embodiment in the case where the transistor has a dual gate structure will be described with reference to FIGS. 18 and 19. FIG.
이 제10실시예에 관한 트랜지스터 Tr3 는 상기 제8실시예의 변형예와 대략 같은 구성을 갖지만, 채널영역(144)에 2개의 P 형 고농도영역(145a) 및 (145b)이 형성되고, 채널영역(144)내에 제1 및 제2 PN접합 Ja1 및 Ja2 을 갖는 점에서 다르다. 각 P 형 고농도영역(145a) 및 (145b)상에는 각각 게이트전극(148a) 및 (148b)이 형성된다. 또한, 소스전극(147)하의 저저항화영역(143)에는 2개의 P 형 고농도영역(149a) 및 (149b)이 형성되어서, 제1 및 제2 PN 접합 Jb1 및 Jb2 에 의한 제1 및 제2접합다이오드 D1 및 D2 가 형성되어 있다.The transistor Tr3 according to the tenth embodiment has a structure substantially the same as that of the modification of the eighth embodiment, but two P-type high concentration regions 145a and 145b are formed in the channel region 144, and the channel region ( 144) in that they have a first and a second PN junction Ja1 and Ja2. Gate electrodes 148a and 148b are formed on the P-type high concentration regions 145a and 145b, respectively. In addition, two P-type high concentration regions 149a and 149b are formed in the low resistance region 143 under the source electrode 147, so that the first and second portions are formed by the first and second PN junctions Jb1 and Jb2. Junction diodes D1 and D2 are formed.
그리고, 이들 접합다이오드 D1 및 D2 중 제1접합다이오드 D1 의 취출전극(150a)과 제1게이트전극(148a)을 전기적으로 접속하는 동시에, 제2접합다이오드 D2 의 취출전극(150b)과 제2게이트전극(148b)을 전기적으로 접속한다. 이 경우도, 각 PN 접합 Jb1 및 Jb2 의 저항을 트랜지스터 Tr2 의 채널영역(144)에 있어서의 PN 접합 Ja1 및 Ja2 의 저항보다 작게 설정한다.The extraction electrode 150a of the first junction diode D1 and the first gate electrode 148a are electrically connected among the junction diodes D1 and D2, and the extraction electrode 150b and the second gate of the second junction diode D2 are electrically connected. The electrode 148b is electrically connected. Also in this case, the resistances of the PN junctions Jb1 and Jb2 are set smaller than the resistances of the PN junctions Ja1 and Ja2 in the channel region 144 of the transistor Tr2.
이 제10실시예에 의하면, 상기 제9실시예와 같이 고전위에 의한 트랜지스터 Tr3 의 브레이크다운(항복)현상을 회피할 수 있고, 트랜지스터 Tr3 자체의 고주파특성을 유효하게 향상시킬 수 있다.According to the tenth embodiment, breakdown (breakdown) of transistor Tr3 due to high potential can be avoided as in the ninth embodiment, and the high frequency characteristic of transistor Tr3 itself can be effectively improved.
다음에, 상기 제10실시예에 있어서, 접합다이오드를 이른바 백투백구조로 한 경우의 변형예인 제11실시예에 대하여 제20도 및 제21도에 따라서 설명한다.Next, in the tenth embodiment, the eleventh embodiment, which is a modification in the case where the junction diode has a so-called back-to-back structure, will be described with reference to FIGS. 20 and 21. FIG.
제11실시예에 관한 트랜지스터 Tr4 는 상기 제10실시예와 대략 같은 구성을 갖지만, 소스전극(157)하의 저저항화영역(153)에 4개의 P 형 고농도영역(159a∼159d)이 형성되고, 제1∼제4 PN 접합 Jb1∼Jb4 에 의한 제1∼제4 접합다이오드 D1∼D4 가 형성되어 있는 점에서 다르다. 제21도에 트랜지스터 Tr4 의 등가회로를 도시한다.The transistor Tr4 according to the eleventh embodiment has a structure substantially the same as that of the tenth embodiment, but four P-type high concentration regions 159a to 159d are formed in the low resistance region 153 under the source electrode 157. 1st-4th by 1st-4th PN junction Jb1-Jb4 It differs in that the junction diodes D1-D4 are formed. Fig. 21 shows an equivalent circuit of transistor Tr4.
그리고, 이들 접합다이오드 D1∼D4 중, 제1접합다이오드 D1 의 취출전극(160a)과 제1게이트전극(158a)을 전기적으로 접속하는 동시에, 제3접합다이오드 D3 의 취출전극(160c)과 제2게이트전극(158b)을 전기적으로 접속하고, 다시 제2 및 제4접합다이오드 D2 및 D4 의 각 취출전극(160b) 및 (160d)과 소스전극(157)을 전기적으로 접속한다. 이들 제1 및 제2접합다이오드 D1 및 D2 및 제3 및 제4접합다이오드 D3 및 D4 는 각각 제10실시예와 같이 백투백구조를 가진다.Among the junction diodes D1 to D4, the extraction electrode 160a and the first gate electrode 158a of the first junction diode D1 are electrically connected to each other, and the extraction electrode 160c and the second of the third junction diode D3 are electrically connected. The gate electrode 158b is electrically connected, and the extraction electrodes 160b and 160d of the second and fourth junction diodes D2 and D4 are electrically connected to the source electrode 157 again. These first and second junction diodes D1 and D2 and the third and fourth junction diodes D3 and D4 each have a back-to-back structure as in the tenth embodiment.
본원 발명의 제11실시예에 있어서도, 각 PN 접합 Jb1∼Jb4 의 저항을 트랜지스터 Tr4 의 채널영역(154)에서의 제1 및 제2 PN 접합 Ja1 및 Ja2 의 저항보다 작게 설정한다.Also in the eleventh embodiment of the present invention, the resistances of the respective PN junctions Jb1 to Jb4 are set smaller than the resistances of the first and second PN junctions Ja1 and Ja2 in the channel region 154 of the transistor Tr4.
이 제11실시예에 의하면, 상기 제10실시예와 같이 고전위에 의한 트랜지스터 Tr4 의 브레이크다운(항복)현상을 회피할 수 있고, 트랜지스터 Tr4 자체의 고주파특성을 유효하게 향상시킬 수 있다According to this eleventh embodiment, breakdown (breakdown) of transistor Tr4 due to high potential can be avoided as in the tenth embodiment, and the high frequency characteristic of transistor Tr4 itself can be effectively improved.
첨부 도면을 참조하여 본원 발명의 실시예에 대하여 설명하였으나, 본원 발명은 상기 실시예에 한정되지 않으며, 다음의 특허청구의범위에 정의된 바와 같은 본원 발명의 기술적 사상이나 범위를 일탈하지 않고, 이 기술분야에 숙련된 사람은 여러가지 변형 및 변경을 가할 수 있다는 것을 알 수 있다.While the embodiments of the present invention have been described with reference to the accompanying drawings, the present invention is not limited to the above embodiments, and the present invention is defined without departing from the spirit and scope of the present invention as defined in the following claims. Those skilled in the art will appreciate that various modifications and changes can be made.
본원 발명의 접합형 전계효과트랜지스터에 의하면, 트랜지스터의 신뢰성 및 수명의 저하를 일으키지 않고, 트랜지스터의 특성(고주파특성)을 향상시킬 수 있다.According to the junction type field effect transistor of the present invention, the characteristics (high frequency characteristics) of the transistor can be improved without deteriorating the reliability and lifetime of the transistor.
Claims (1)
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1999
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Patent Citations (2)
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|---|---|---|---|---|
| JPH02310969A (en) * | 1989-05-26 | 1990-12-26 | Hitachi Ltd | Semiconductor element |
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