KR100274347B1 - Method of forming a storage node in a semiconductor device - Google Patents

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Abstract

PURPOSE: A method for forming a charge storage electrode of a semiconductor device is provided to increase a capacitance of a capacitor by extending a valid surface area of a cylindrical charge storage electrode. CONSTITUTION: An interlayer dielectric(2) is formed on a substrate(1). A contact hole is formed by patterning the interlayer dielectric(2). The first polysilicon layer(4) is formed on the interlayer dielectric(2). A multitude of nitride layer pattern is formed on the first polysilicon layer(4). An oxide is formed on the exposed portion of the first polysilicon layer(4) by using a thermal oxidation process. A core oxide layer is formed on the first polysilicon layer(4). The core oxide layer and the first polysilicon layer(4) are patterned and the second polysilicon layer(8) is formed on the whole surface. A polysilicon spacer is formed on the core oxide layer and a sidewall of the first polysilicon layer(4) by etching the second polysilicon layer(8). The core oxide layer is removed.

Description

반도체 소자의 전하저장전극 형성 방법{Method of forming a storage node in a semiconductor device}Method of forming a charge storage electrode of a semiconductor device {Method of forming a storage node in a semiconductor device}

본 발명은 반도체 소자의 전하저장전극 형성 방법에 관한 것으로, 특히 실린더(Cylinder)형 전하저장전극의 유효 표면적을 증가시켜 캐패시터의 정전용량(Capacitance)이 증가되도록 한 반도체 소자의 전하저장전극 형성 방법에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a method of forming a charge storage electrode of a semiconductor device, and more particularly, to a method of forming a charge storage electrode of a semiconductor device in which a capacitance of a capacitor is increased by increasing an effective surface area of a cylinder type charge storage electrode. It is about.

일반적으로 반도체 메모리 소자가 고집적화됨에 따라 단위 셀(Cell)의 크기 는 더욱 감소된다. 그러나 소자의 동작을 위해서는 일정량 이상의 정전용량이 유지되어야 하는데, 이를 위해 제한된 면적내에서 필요한 정전용량을 얻기 위한 많은 연구가 이루어지고 있다.In general, as the semiconductor memory device is highly integrated, the size of the unit cell is further reduced. However, a certain amount of capacitance must be maintained for the operation of the device, and many studies have been conducted to obtain the required capacitance within a limited area.

현재 64M 이상의 메모리 용량을 갖는 DRAM 소자의 경우 단위 셀당 22pF 이상의 정전용량이 요구되며, 메모리 소자가 고집적화됨에 따라 소자의 동작에 필요한 정전용량은 약간씩 증가되고 있는 추세이다.Currently, a DRAM device having a memory capacity of 64M or more is required to have a capacitance of 22pF or more per unit cell, and as the memory device is highly integrated, the capacitance required for the operation of the device is gradually increasing.

한편, 상기와 같은 요구를 충족시키기 위해서 근래에는 도 1a 및 도 1b와 같이 캐패시터(Capacitor)의 전하저장전극을 3 차원의 입체 구조 예를들어, 핀(Fin), 실린더(Cylinder) 형태 등으로 제조한다.On the other hand, in order to meet the above requirements, as shown in FIGS. 1A and 1B, a charge storage electrode of a capacitor is manufactured in a three-dimensional three-dimensional structure, for example, in the form of a fin or a cylinder. do.

캐패시터의 정전용량은 하기의 수학식 1과 같이 계산된다.The capacitance of the capacitor is calculated as in Equation 1 below.

Q = (ε0ε1× A) / dQ = (ε 0 ε 1 × A) / d

여기서, Q는 정전용량, ε0는 유전상수(공기), ε1는 유전물질 1의 유전상수, A는 면적, d는 막의 두께를 나타낸다.Where Q is the capacitance, ε 0 is the dielectric constant (air), ε 1 is the dielectric constant of dielectric material 1, A is the area, and d is the thickness of the film.

따라서 다음과 같은 방법으로 캐패시터의 정전용량을 증가시킬 수 있다.Therefore, the capacitance of the capacitor can be increased by the following method.

첫째, 유전상수가 높은 물질을 사용한다. 현재에는 산화막(SiH4)/질화막(Si3N4)/산화막(SiH4)이 적층된 ONO 구조의 유전체막을 사용한다. 그러나 이러한 구조의 유전체막은 유전상수가 낮기 때문에 초고집적 반도체 소자에는 적용이 어렵다. 그러므로 Ta2O5, PZT 등과 같이 유전상수가 높은 물질의 개발이 요구되는데, 이러한 유전 물질은 제조가 어려우며, 사용시 누설전류가 증가되는 단점을 갖는다.First, materials with high dielectric constants are used. Currently, an ONO structure dielectric film in which an oxide film (SiH 4 ) / nitride film (Si 3 N 4 ) / oxide film (SiH 4 ) is stacked is used. However, the dielectric film having such a structure is difficult to be applied to an ultra-high density semiconductor device because of its low dielectric constant. Therefore, development of materials having a high dielectric constant, such as Ta 2 O 5 , PZT, is required. Such dielectric materials are difficult to manufacture, and have a disadvantage in that leakage current is increased during use.

둘째, 유전 물질의 두께를 감소시킨다. 그러나 현재 사용하고 있는 ONO 구조를 갖는 유전체막의 두께(Tox: 산화막 환산 두께)를 약 40 Å 이하로 감소시킬 경우 누설전류가 발생되며, 쉽게 항복(Breakdown) 현상이 발생되어 정전용량의 안정적인 유지가 어려워 진다.Second, reduce the thickness of the dielectric material. However, if the thickness of the dielectric film (TOx: oxide equivalent), which has the current ONO structure, is reduced to about 40 mA or less, leakage current occurs and breakdown easily occurs, making it difficult to maintain a stable capacitance. Lose.

셋째, 캐패시터의 표면적을 증가시킨다. 현재 대부분의 경우 캐패시터의 전하저장전극을 3차원의 입체 구조로 형성하여 표면적을 증가시키고 있다. 도 1a는 실린더형, 도 1b는 핀형, 도 1c는 MPS(Meta-stable Poly Silicon)형, 그리고 도 1d는 주름(Bellows)형의 전하저장전극을 각각 도시한다. 그러나 도 1c에 도시된 MPS형 전하저장전극의 경우 공정 변수(열처리 조건, 도핑 레벨, MPS 균일도 등)에 의해 MPS의 형성이 어려우며, 도 1d에 도시된 주름형 전하저장전극의 경우 주름을 형성하기 위한 막의 증착, 식각 및 도핑 공정의 균일도 유지가 어려운 단점을 갖는다.Third, increase the surface area of the capacitor. Currently, in most cases, the charge storage electrode of the capacitor is formed in a three-dimensional structure to increase the surface area. 1A illustrates a cylindrical shape, FIG. 1B illustrates a fin type, FIG. 1C illustrates an MPS (Meta-stable Poly Silicon) type, and FIG. 1D illustrates a bellows type charge storage electrode. However, in the case of the MPS type charge storage electrode shown in FIG. It is difficult to maintain the uniformity of the deposition, etching and doping processes of the film.

따라서 본 발명은 질화막 패턴을 마스크로 이용한 산화 공정으로 폴리실리콘층의 표면부를 산화시킨 후 산화된 부분을 제거하여 폴리실리콘층의 표면부에 다수의 골이 형성되도록 하므로써 상기한 단점을 해소할 수 있는 반도체 소자의 전하저장전극 형성 방법을 제공하는 데 그 목적이 있다.Therefore, the present invention can solve the above-mentioned disadvantages by oxidizing the surface portion of the polysilicon layer by an oxidation process using a nitride film pattern as a mask and then removing the oxidized portion to form a plurality of valleys on the surface portion of the polysilicon layer. It is an object of the present invention to provide a method for forming a charge storage electrode of a semiconductor device.

상기한 목적을 달성하기 위한 본 발명은 소자 형성을 위한 여러 요소가 형성된 기판상에 층간 절연막을 형성한 후 상기 기판이 노출되도록 상기 층간 절연막을 패터닝하여 콘택홀을 형성하는 단계와, 상기 콘택홀을 포함하는 상기 층간 절연막상에 제 1 폴리실리콘층을 형성한 후 상기 제 1 폴리실리콘층상에 다수의 질화막 패턴을 형성하는 단계와, 상기 질화막 패턴을 산화 장벽층으로 이용한 열산화 공정으로 상기 제 1 폴리실리콘층의 노출 부분에 산화막이 형성되도록 하는 단계와, 잔류된 상기 질화막 패턴 및 산화막을 제거한 후 표면에 다수의 골이 형성된 상기 제 1 폴리실리콘층상에 코아 산화막을 형성하는 단계와, 상기 코아 산화막 및 제 1 폴리실리콘층을 순차적으로 패터닝한 후 전체 상부면에 제 2 폴리실리콘층을 형성하는 단계와, 상기 제 2 폴리실리콘층을 전면 식각하여 패터닝된 상기 코아 산화막 및 제 1 폴리실리콘층의 측벽에 폴리실리콘 스페이서가 형성되도록 하는 단계와, 상기 코아 산화막을 제거하는 단계를 포함하여 이루어지는 것을 특징으로 한다.According to an aspect of the present invention, there is provided a method of forming a contact hole by forming an interlayer insulating film on a substrate on which various elements for forming an element are formed, and then patterning the interlayer insulating film to expose the substrate. Forming a first polysilicon layer on the interlayer insulating film including a plurality of nitride film patterns on the first polysilicon layer, and thermally oxidizing the nitride film pattern as an oxide barrier layer. Forming an oxide film on the exposed portion of the silicon layer, forming a core oxide film on the first polysilicon layer having a plurality of valleys formed on the surface after removing the remaining nitride film pattern and the oxide film; Forming a second polysilicon layer on the entire upper surface after sequentially patterning the first polysilicon layer; And etching the entire polysilicon layer to form polysilicon spacers on sidewalls of the patterned core oxide layer and the first polysilicon layer, and removing the core oxide layer.

도 1a 내지 도 1d는 종래 반도체 소자의 전하저장전극을 설명하기 위한 소자의 단면도.1A to 1D are cross-sectional views of a device for describing a charge storage electrode of a conventional semiconductor device.

도 2a 내지 도 2f는 본 발명에 따른 반도체 소자의 전하저장전극 형성 방법을 설명하기 위한 소자의 단면도.2A to 2F are cross-sectional views of devices for explaining a method of forming a charge storage electrode of a semiconductor device according to the present invention.

〈도면의 주요 부분에 대한 부호의 설명〉<Explanation of symbols for main parts of drawing>

1 : 기판 2 : 층간 절연막1 substrate 2 interlayer insulating film

3 : 콘택홀 4 : 제 1 폴리실리콘층3: contact hole 4: first polysilicon layer

5 : 질화막 패턴 6 : 산화막5: nitride film pattern 6: oxide film

7 : 코아 산화막 8 : 제 2 폴리실리콘층7: core oxide film 8: second polysilicon layer

8A : 폴리실리콘 스페이서 10 : 전하저장전극8A: polysilicon spacer 10: charge storage electrode

이하, 첨부된 도면을 참조하여 본 발명을 상세히 설명하기로 한다.Hereinafter, with reference to the accompanying drawings will be described in detail the present invention.

도 2a 내지 도 2f는 본 발명에 따른 반도체 소자의 전하저장전극 형성 방법을 설명하기 위한 소자의 단면도이다.2A to 2F are cross-sectional views of devices for describing a method of forming a charge storage electrode of a semiconductor device according to the present invention.

도 2a는 필드 산화막, 게이트 산화막, 워드라인 등과 같은 소자 구성을 위한 요소가 형성된 기판(1)상에 층간 절연막(2)을 형성한 후 상기 기판(1)의 소정 부분이 노출되도록 상기 층간 절연막(2)을 패터닝하여 콘택홀(3)을 형성한 상태의 단면도로서, 상기 층간 절연막(2)으로는 BPSG막을 사용하며, 증착 후 He, Ne, Ar, N2등과 같은 불활성 가스 또는 비반응성 가스 분위기 및 800 내지 900 ℃의 고온에서 리플로우(Reflow)시켜 표면의 평탄화가 이루어지도록 한다.FIG. 2A illustrates an interlayer insulating film 2 formed on a substrate 1 on which elements for device configuration, such as a field oxide film, a gate oxide film, a word line, and the like, are formed, so that a predetermined portion of the substrate 1 is exposed. 2) is a cross-sectional view of the contact hole (3) to form a state, the interlayer insulating film (2) using a BPSG film, after the deposition inert gas such as He, Ne, Ar, N 2 or non-reactive gas atmosphere And reflow at a high temperature of 800 to 900 ° C. to planarize the surface.

도 2b는 BOE 용액으로 상기 콘택홀(3)의 내부를 10초 정도 세정한 후 상기 콘택홀(3)이 매립되도록 전체 상부면에 제 1 폴리실리콘층(4)을 형성하고 상기 제 1 폴리실리콘층(4)상에 다수의 절연막 패턴(5)을 형성한 상태의 단면도로서, 상기 질화막 패턴(5)은 라인(Line) 또는 스페이서(Spacer) 모양으로 형성한다.FIG. 2B shows that after cleaning the inside of the contact hole 3 for about 10 seconds with a BOE solution, a first polysilicon layer 4 is formed on the entire upper surface of the contact hole 3 so as to be embedded and the first polysilicon. A cross-sectional view of a plurality of insulating film patterns 5 formed on the layer 4, wherein the nitride film pattern 5 is formed in the shape of a line or a spacer.

이때, 상기 제 1 폴리실리콘층(4)은 언도프(Undoped) 폴리실리콘을 증착한 후 POCl3도핑 처리하거나, PH3+SiH4또는 PH3+Si2H6가스를 반응 가스로 이용한 인-시투 도프(In-situ Doped) 폴리실리콘을 증착하여 형성한다.In this case, the first polysilicon layer 4 is a POCl 3 doping treatment after depositing the undoped polysilicon, or phosphorus- using a pH 3 + SiH 4 or PH 3 + Si 2 H 6 gas as a reaction gas In-situ Doped polysilicon is formed by depositing.

그리고 상기 질화막 패턴(5)은 질화막을 500 내지 1000 Å의 두께로 증착한 후 감광막 패턴(도시 안됨)을 마스크로 이용한 식각 공정으로 패터닝하여 형성하며, 상기 식각 공정시 CF4등과 같은 불소(F) 계열의 가스를 사용한다.And the nitride film pattern 5 is formed by depositing a nitride film to a thickness of 500 to 1000 Å patterned in an etching process using a photoresist pattern (not shown) as a mask, and a fluorine (F), such as the etching process when CF 4 Use a series of gases.

또한, 상기 질화막 패턴(5)은 질화막 또는 질화 처리된 유사 질화막 등으로 형성할 수 있는데, 질화막은 500 내지 950 ℃의 온도 및 0.05 내지 10 Torr의 압력 조건에서 NH3및 SiH2Cl2가스를 이용한 화학기상증착(CVD) 방법으로 형성하며, 유사 질화막은 CVD 산화막 또는 열산화막을 NH3가스를 이용한 열공정으로 질화 처리하여 형성한다.In addition, the nitride film pattern 5 may be formed of a nitride film or a nitride treated pseudo nitride film. The nitride film may be formed using NH 3 and SiH 2 Cl 2 gas at a temperature of 500 to 950 ° C. and a pressure of 0.05 to 10 Torr. It is formed by a chemical vapor deposition (CVD) method, and the pseudo nitride film is formed by nitriding a CVD oxide film or a thermal oxide film by a thermal process using NH 3 gas.

한편, 상기 질화막 패턴(5)은 산화 공정시 장벽층 역할을 할 수 있도록 1.465 내지 2.100의 굴절율(Reflective Index)을 갖도록 한다.Meanwhile, the nitride film pattern 5 has a refractive index of 1.465 to 2.100 to serve as a barrier layer during the oxidation process.

도 2c는 상기 질화막 패턴(5)을 산화 장벽층으로 이용한 산화 공정을 실시하여 노출된 부분의 상기 제 1 폴리실리콘층(4)에 국부적으로 산화막(6)이 형성되도록 한 상태의 단면도로서, 상기 산화 공정은 650 내지 1200 ℃의 온도 및 0.2 Torr 내지 5 atm의 압력 조건에서 습식, 건식, 습식과 건식이 혼합된 방법 또는 희석 산화(Dilute Oxidation) 방법으로 실시하며, 이때 상기 산화막(6)은 100 내지 6000 Å 두께로 형성되도록 한다. 또한 상기 산화 공정시 O2, O2+O3, O2+H2, O2+O3+H2또는 N2O 가스를 반응 가스로 이용하며, 산화비를 낮추기 위하여 He, Ne, Ar, Kr, Xe, Rn 등과 같은 불활성 가스 및 N2등과 같은 비반응성 가스를 혼합하여 사용한다. 상기 불활성 가스로는 He, Ne, Ar, Kr, Xe, Rn 가스를 사용하며, 불활성 가스 : 비반응성 가스 : 반응 가스의 혼합비는 1 : 0.012 내지 1 : 100이 되도록 한다.FIG. 2C is a cross-sectional view of a state in which an oxide film 6 is locally formed in the exposed first polysilicon layer 4 by performing an oxidation process using the nitride film pattern 5 as an oxide barrier layer. The oxidation process is performed by a wet, dry, wet and dry method or a dilute oxidation method at a temperature of 650 to 1200 ° C. and a pressure of 0.2 Torr to 5 atm, wherein the oxide film 6 is 100 To 6000 mm 3 thick. In addition, in the oxidation process, O 2 , O 2 + O 3 , O 2 + H 2 , O 2 + O 3 + H 2 or N 2 O gas is used as a reaction gas, and He, Ne, Ar to lower the oxidation ratio. , Inert gases such as Kr, Xe, Rn and the like and non-reactive gases such as N 2 are mixed and used. He, Ne, Ar, Kr, Xe, Rn gas is used as the inert gas, and the mixing ratio of the inert gas: the non-reactive gas: the reaction gas is 1: 0.012 to 1: 100.

한편, 상기 산화막(6)은 추후에 실시될 산화막(6) 식각 공정시 효율적으로 제거되도록 1.44 내지 1.47 정도의 굴절률을 갖도록 한다.On the other hand, the oxide film 6 is to have a refractive index of about 1.44 to 1.47 to be efficiently removed during the etching process of the oxide film 6 to be performed later.

도 2d는 잔류된 상기 질화막 패턴(5) 및 산화막(6)을 제거한 상태의 단면도로서, 상기 제 1 폴리실리콘층(4)의 표면에 요철 즉, 다수의 골이 형성된 상태가 도시된다.FIG. 2D is a cross-sectional view of the nitride film pattern 5 and the oxide film 6 remaining, and the uneven surface of the first polysilicon layer 4 is formed, that is, a plurality of valleys are formed.

도 2e는 상기 제 1 폴리실리콘층(4)상에 코아 산화막(7)을 형성한 후 상기 코아 산화막(7) 및 제 1 폴리실리콘층(4)을 패터닝하고 전체 상부면에 제 2 폴리실리콘층(8)을 형성한 상태의 단면도로서, 상기 코아 산화막(7)은 BPSG, PSG, TEOS 등을 2000 내지 6500 Å의 두께로 증착하여 형성하며, 상기 제 2 폴리실리콘층(8)은 언도프 폴리실리콘을 증착한 후 POCl3도핑 처리하거나, PH3+SiH4또는 PH3+Si2H6혼합 가스를 원료로 하는 인시투 도프 폴리실리콘을 1000 내지 2500 Å의 두께로 증착하여 형성한다.2E shows that after forming a core oxide film 7 on the first polysilicon layer 4, the core oxide film 7 and the first polysilicon layer 4 are patterned and the second polysilicon layer is formed on the entire upper surface. (8) is a cross-sectional view of the core oxide film (7) is formed by depositing BPSG, PSG, TEOS and the like to a thickness of 2000 to 6500 kPa, the second polysilicon layer (8) is undoped poly After deposition of silicon, POCl 3 doping treatment or in-situ dope polysilicon, which is based on PH 3 + SiH 4 or PH 3 + Si 2 H 6 mixed gas, is formed by deposition to a thickness of 1000 to 2500 kPa.

도 2f는 상기 제 2 폴리실리콘층(8)을 전면 식각(Blanket Etch)하여 패터닝된 상기 코아 산화막(7) 및 제 1 폴리실리콘층(4)의 측벽에 폴리실리콘 스페이서(8A)가 형성되도록 한 후 잔류된 상기 코아 산화막(7)을 제거하여 실린더 구조를 갖는 전하저장 전극(10)의 형성을 완료한 상태의 단면도이다.FIG. 2F illustrates that polysilicon spacers 8A are formed on sidewalls of the patterned core oxide layer 7 and the first polysilicon layer 4 by blanket etching the second polysilicon layer 8. After that, the remaining core oxide film 7 is removed to form a charge storage electrode 10 having a cylinder structure.

이후, 전체 상부면에 유전체막 및 플래이트 전극을 형성하여 캐패시터의 형성을 완료한다.After that, the dielectric film and the plate electrode are formed on the entire upper surface to complete the formation of the capacitor.

예를들어, 전하저장전극의 크기가 0.5 × 1.2 ㎛인 경우, 표면이 평탄하게 이루어진 종래 전하저장전극의 표면적은 하기의 수학식 2와 같이 계산되고, 본 발명을 이용하는 경우 예를들어, 상기 질화막 패턴(5)간의 간격이 0.2㎛인 경우 하기의 수학식 3과 같은 표면적을 얻게 된다.For example, when the size of the charge storage electrode is 0.5 × 1.2 μm, the surface area of the conventional charge storage electrode having a flat surface is calculated as in Equation 2 below, and in the case of using the present invention, for example, the nitride film When the interval between the patterns 5 is 0.2 μm, the surface area as shown in Equation 3 below is obtained.

0.5 × 1.2 = 0.6 ㎛2 0.5 × 1.2 = 0.6 μm 2

πr × 0.5 × 6 = 0.9425 ㎛2 πr × 0.5 × 6 = 0.9425 μm 2

단, 표면이 0.1 ㎛의 반경(Radius; r)을 갖는 반구형으로 이루어진 경우.Provided that the surface is hemispherical with a radius of 0.1 μm.

상기 수학식 2 및 수학식 3을 통해 알 수 있듯이, 본 발명을 이용하면 전하저장전극의 표면적이 종래의 실린더형 전하저장전극보다 최대 57 % 정도 증가된다.As can be seen from Equation 2 and Equation 3, the surface area of the charge storage electrode is increased by up to 57% compared to the conventional cylindrical charge storage electrode.

상술한 바와 같이 본 발명은 질화막 패턴을 마스크로 이용한 산화 공정으로 폴리실리콘층의 표면부에 산화막이 형성되도록 한 후 잔류된 질화막 패턴 및 산화막을 제거하여 폴리실리콘층의 표면에 다수의 골이 형성되도록 하므로써 전하저장전극의 유효 표면적을 증대시킬 수 있다. 따라서 본 발명을 이용하면 소자의 집적도를 향상시킬 수 있으며, 고집적 메모리 소자에서 필요한 정전용량을 충분히 확보하여 소자의 신뢰성 향상을 이룰 수 있다.As described above, the present invention allows the oxide film to be formed on the surface of the polysilicon layer by an oxidation process using the nitride film pattern as a mask, and then removes the remaining nitride film pattern and the oxide film to form a plurality of bones on the surface of the polysilicon layer. Thus, the effective surface area of the charge storage electrode can be increased. Therefore, by using the present invention, the degree of integration of the device can be improved, and the required capacitance in the highly integrated memory device can be sufficiently secured to improve the reliability of the device.

Claims (10)

소자 형성을 위한 여러 요소가 형성된 기판상에 층간 절연막을 형성한 후 상기 기판이 노출되도록 상기 층간 절연막을 패터닝하여 콘택홀을 형성하는 단계와,Forming a contact hole by forming an interlayer insulating film on a substrate on which various elements for device formation are formed, and then patterning the interlayer insulating film to expose the substrate; 상기 콘택홀을 포함하는 상기 층간 절연막상에 제 1 폴리실리콘층을 형성한 후 상기 제 1 폴리실리콘층상에 다수의 질화막 패턴을 형성하는 단계와,Forming a plurality of nitride film patterns on the first polysilicon layer after forming a first polysilicon layer on the interlayer insulating layer including the contact hole; 상기 질화막 패턴을 산화 장벽층으로 이용한 열산화 공정으로 상기 제 1 폴리실리콘층의 노출 부분에 산화막이 형성되도록 하는 단계와,Forming an oxide film on an exposed portion of the first polysilicon layer by a thermal oxidation process using the nitride film pattern as an oxide barrier layer; 잔류된 상기 질화막 패턴 및 산화막을 제거한 후 표면에 다수의 골이 형성된 상기 제 1 폴리실리콘층상에 코아 산화막을 형성하는 단계와,Forming a core oxide film on the first polysilicon layer having a plurality of valleys formed on a surface after removing the remaining nitride pattern and the oxide film; 상기 코아 산화막 및 제 1 폴리실리콘층을 순차적으로 패터닝한 후 전체 상부면에 제 2 폴리실리콘층을 형성하는 단계와,Sequentially patterning the core oxide layer and the first polysilicon layer to form a second polysilicon layer on the entire upper surface thereof; 상기 제 2 폴리실리콘층을 전면 식각하여 패터닝된 상기 코아 산화막 및 제 1 폴리실리콘층의 측벽에 폴리실리콘 스페이서가 형성되도록 하는 단계와,Etching the entire surface of the second polysilicon layer to form a polysilicon spacer on sidewalls of the patterned core oxide layer and the first polysilicon layer; 상기 코아 산화막을 제거하는 단계를 포함하여 이루어지는 것을 특징으로 하는 반도체 소자의 전하저장전극 형성 방법.And removing the core oxide layer. 제 1 항에 있어서,The method of claim 1, 상기 질화막은 500 내지 950 ℃의 온도, 0.05 내지 10 Torr의 압력 및 NH3및 SiH2Cl2혼합 가스 분위기하에서 증착되며, 500 내지 1000 Å의 두께로 형성되는 것을 특징으로 하는 반도체 소자의 전하저장전극 형성 방법.The nitride film is deposited at a temperature of 500 to 950 ° C., a pressure of 0.05 to 10 Torr, and a NH 3 and SiH 2 Cl 2 mixed gas atmosphere, and is formed to a thickness of 500 to 1000 kPa. Forming method. 제 1 항에 있어서,The method of claim 1, 상기 질화막은 1.465 내지 2.100의 굴절율을 갖는 것을 특징으로 하는 반도체 소자의 전하저장전극 형성 방법.The nitride film has a refractive index of 1.465 to 2.100, characterized in that the charge storage electrode forming method of the semiconductor device. 제 1 항에 있어서,The method of claim 1, 상기 질화막은 화학기상증착 방법으로 형성된 산화막에 NH3가스를 이용한 열공정으로 질화 처리된 것을 특징으로 하는 반도체 소자의 전하저장전극 형성 방법.The nitride film is nitrided by a thermal process using a NH 3 gas to the oxide film formed by chemical vapor deposition method, the charge storage electrode forming method of a semiconductor device. 제 1 항에 있어서,The method of claim 1, 상기 질화막은 열산화 공정으로 형성된 산화막에 NH3가스를 이용한 열공정으로 질화 처리된 것을 특징으로 하는 반도체 소자의 전하저장전극 형성 방법.The nitride film is nitrided by a thermal process using a NH 3 gas in the oxide film formed by the thermal oxidation process, the charge storage electrode forming method of a semiconductor device. 제 1 항에 있어서,The method of claim 1, 상기 산화막은 650 내지 1200 ℃의 온도 및 0.2 Torr 내지 5 atm의 압력하에서 100 내지 6000 Å의 두께로 형성되는 것을 특징으로 하는 반도체 소자의 전하저장전극 형성 방법.And the oxide film is formed to a thickness of 100 to 6000 kPa under a temperature of 650 to 1200 ° C. and a pressure of 0.2 Torr to 5 atm. 제 1 항에 있어서,The method of claim 1, 상기 산화막은 1.44 내지 1.47의 굴절율을 갖는 것을 특징으로 하는 반도체 소자의 전하저장전극 형성 방법.The oxide film has a refractive index of 1.44 to 1.47 method for forming a charge storage electrode of a semiconductor device. 제 1 항에 있어서,The method of claim 1, 상기 산화막 형성시 사용되는 반응 가스는 O2, O2+O3, O2+H2및 O2+O3+H2혼합가스중 어느 하나인 것을 특징으로 하는 반도체 소자의 전하저장전극 형성 방법.The reaction gas used to form the oxide film is a method for forming a charge storage electrode of a semiconductor device, characterized in that any one of O 2 , O 2 + O 3 , O 2 + H 2 and O 2 + O 3 + H 2 mixed gas. . 제 1 항에 있어서,The method of claim 1, 상기 산화막 형성시 산화비를 낮추기 위하여 반응 가스에 불활성 가스와 비반응성 가스를 혼합하여 사용하는 것을 특징으로 하는 반도체 소자의 전하저장전극 형성 방법.The method of forming a charge storage electrode of a semiconductor device, characterized in that for mixing the inert gas and the non-reactive gas to the reaction gas in order to lower the oxidation ratio when forming the oxide film. 제 9 항에 있어서,The method of claim 9, 상기 불활성 가스 : 비반응성 가스 : 반응 가스의 혼합비는 1 : 0.012 내지 1 : 100 인 것을 특징으로 하는 반도체 소자의 전하저장전극 형성 방법.The method of forming a charge storage electrode of a semiconductor device, characterized in that the mixing ratio of the inert gas: non-reactive gas: reactive gas is 1: 0.012 to 1: 100.
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