KR100272392B1 - 자기 모니터링 회선 인터페이스 회로 - Google Patents

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Abstract

회선 회로의 회로 구성요소들은 마이크로프로세서/DSP에 의해 선택적으로 제어가능하게되어 통상적인 BORSCHT 기능들을 제공하거나 루프 도체들로부터 회선 회로를 분리시키기 위한 전기기계적 릴레이를 필요로함이 없이 선택적으로 검사받도록 하는 회선 회로를 개시한다. 종래의 회선 변환기는 루프 전류 공급 저항기 네트워크로 대체되는 이점이 있고, 고전압 배터리 또는 저전압 배터리가 전류 조정기 회로와 배터리 스위치 회로를 통해 루프 전류를 저항기 네트워크에 제공하도록 접속될 수 있다. 통상적인 동작에서, 회선 수신 증폭기를 포함하는 ac 피드백 경로가 종단 임피던스를 공급 저항기들의 dc 값 보다 크게 증가시켜, 루프 종단 저항기 네트워크가 사용되는 오디오 주파수에서 루프의 특성 임피던스에 정합되도록 한다. 검사 모드에서, 이들 구성요소들을 분리시키거나 포함시키거나 또는 코덱 루프 백 경로를 제공하기 위하여, 마이크로프로세서/DSP는 코덱 아날로그 출력 및 입력간에 삽입된 레벨 시프팅 회로 뿐만아니라 회선 구동 및 수신 증폭기들에 전력을 인가하거나 인가하지 않는다. dc 공급 저항기들 및 보호 퓨즈들의 상태 및 루프 폐쇄 검출기 및 링잉(ringing) 발생기의 상태는 이 루프의 온 훅/오프 훅 상태를 보고하기 위하여 통상적으로 사용되는 동일한 터미널을 통하여 마이크로프로세서/DSP에 보고된다.

Description

자기 모니터링 회선 인터페이스 회로
본 출원은 미국 가출원 제60/017372호의 이점을 청구한 것이다.
[발명의 분야]
본 발명은 가입자들의 회선들(루프들)에 제공되는 전화 서비스의 유지 보수(maintenance) 및 신뢰도에 관한 것이며, 특히 이와 같은 회선들을 서비스하는 인터페이스 회로(SLICs)에 관한 것이다.
[발명의 배경]
통상적으로 전화 중앙국(telephone central office)에 위치되는 전화 회선 회로는 서비스할 고객 루프(customer loop)에 다수의 기능들을 제공한다. “BORSCHT”는 이와 같은 기능들중 주요한 기능들 : 배터리 공급(battery feed), 과전압 보호, 링잉(ringing), 루프 감독(supervision of the loop), 코딩/디코딩, 하이브리드 기능, 즉 2개의 유선 가입자 회선을 4개의 유선 네트워크의 접속, 및 검사 기능들을 식별하기 위해 빈번하게 사용되는 니모닉(mnemonic)이다.
중앙국으로부터 떨어져 있는 고객 회선들을 집중화시키는 경향이 증가함에 따라서 중앙국 스위치로부터 떨어져 위치한 회선 카드들에 의해 BORSCHT 기능들을 제공하는 것이 필요로 되었는데, 이로 인해 중앙국의 자동 검사 설비는 더이상 회선 회로에 국부적으로 활용되지 않게 되었다. 따라서, 중앙국 스위칭 설비의 국부적인 활용도를 우선적으로 필요로 하는 많은 검사 기능들을 자체 내장된 방식으로 성취할 수 있는 회선 인터페이스 회로를 제공하는 것이 바람직하다. 게다가, 신뢰도를 회생시킴이 없이 회선 인터페이스 회로의 비용 및 크기를 감소시키는 것이 바람직하다. 특히, 루프의 상태들에 의해 영향을 받지 않고 또는 이 상태들에 영향을 미치지 않고 회선 회로가 검사될 수 있도록, 고객 루프의 팁 및 링(Tip and Ring) 도체들을 회선 회로와 분리시키는데 기존에 필요로 되었던 전기기계적 루프 분리 릴레이 및 회선 변환기들(line transformers)에 대한 필요성을 제거하는 것이 바람직하다.
종래의 전기기계적 릴레이들중 하나의 릴레이, 즉 전송 접점들이 루프의 링잉 도체를 회선 회로 또는 링잉 발생기중 하나에 접속시키는 링잉 릴레이가 트랜지스터 스위치로 대체될 수 있다는 것이 이미 인지되어 왔다. 1987년 3월 24일에 R.J Cubbison, Jr.에 특허 허여된 미합중국 특허 제4,652,701호는, 이 릴레이가 트랜지스터 스위치로 대체될때, 컷오프 트랜지스터(cutoff transistor)의 유한 저항(finite resistance)이 링잉 신호를 회선 회로에 결합시키는 것을 방지하고 이 트랜지스터의 유한 포워드 저항(finite forward resistance)을 보상하여 종축 불균형(longitudinal unbalance)을 방지하기 위한 피드백 경로를 제공할 필요가 있다는 것을 개시하고 있다.
예를 들어, 1994년 8월 23일에 J.C, Gammel에 특허 허여된 미합중국 특허 제5,341,416호에는, 링잉 신호가 루프에 인가될 때 오프 훅 상태의 신속한 검출이 이 루프에 인가될 수 있다는 것, 즉 고속 링 트립(high-speed ring trip)이 링잉 신호 극성을 모니터링하고 링잉 전류가 특정한 링잉 전압 극성동안 어떤 임계 진폭을 넘어 상승하는 경우 이 링잉전류를 컷 오프함으로써 성취될 수 있다는 것이 또한 공지되어 있다.
전기기계적 루프 분리 릴레이를 필요로 함이 없이, 팁 및 링 도체 들상에 잘못된 교차(crosses)들 또는 접지들(grounds)이 존재하는지를 결정할 수 있고 링 트립 및 루프 폐쇄 검출기들 뿐만아니라 회선 회로의 퓨즈들, DC 공급 및 음성 주파수 종단 임피던스들(voice frequency terminating impedances), 코덱, 및 팁 및 링 구동 증폭기들의 상태를 검증할 수 있는 회선 회로를 제공하는 것이 바람직하다. 상이한 배터리 공급 전압들 하에서 이들 회로의 상태를 확인할 수 있는 것이 바람직하다.
제1도는 마이크로프로세서/DSP의 제어하에서 BORSCHT 기능들 및 자기 검사 기능을 제공하는 4배선 회선 인터페이스 회로의 실시예를 도시하는 블록도.
제2(a)도 및 제2(b)도는 제1도의 루프 폐쇄 검출기 및 코덱 및 루프 구동 증폭기들 간에 있는 수신 인터페이스(RI) 회로를 상세히 도시하는 도면.
제3(a)도와 제3(b)도는 제1도의 나타낸 전류 제한기(CL) 및 보호(PROT) 회로들을 상세히 도시하는 도면.
제4(a)도 및 제4(b)도는 제1도의 루프 폐쇄 비교기(CMP1) 및 퓨즈 및 DC 공급 레지스터 검출기(FDET)를 상세히 도시하는 도면.
* 도면의 주요부분에 대한 부호의 설명
DL : 디코딩 논리 RI : 수신 인터페이스
DSP : 디지털 신호 처리기 CMP1 : 비교기
FDET : 퓨즈/DC 공급 저항기 검출기
[발명의 요약]
본 발명의 상술한 목적들 및 특징들과 그외 다른 목적들 및 특징들은 4배선 회선 회로의 실시예로 실현되는데, 이 4배선 회선 회로의 회로 구성 요소들은 마이크로프로세서/DSP에 의해 선택적으로 제어가능하게되어 통상적인 BORSCHT 기능들을 제공하거나 루프 도체들로부터 이 회선 회로를 분리시키는 전기기계적 릴레이를 필요로함이 없이 선택적으로 검사받도록 한다. 종래의 회선 변환기는 루프 전류 공급 저항기 네트워크로 대체되는 이점이 있고, 고전압 또는 저전압 배터리중 하나는 루프 전류를 제공하기 위하여 전류 조정기 회로 및 배터리 스위치 회로를 통해 저항기 네트워크에 접속될 수 있다. 정상적인 동작에서, 회선 수신 증폭기를 포함하는 ac 피드백 경로는 공급 저항기들의 DC값 보다 큰 종단 임피던스를 증가시켜, 루프 종단 저항기 네트워크가 사용된 오디오 주파수에서의 루프의 특성 임피던스와 정합되도록 한다. 코덱 아날로그 출력 및 회선 구동 증폭기들로의 입력간의 레벨 시프팅 회로는 루프에 인가된 신호에 대한 DC 레벨을 설정하여 어느 배터리가 루프를 공급하도록 접속되었는지에 관계없이 코덱 신호의 동적 범위(dynamic range)를 유지시킨다. 저항기 네트워크에 직접 접속된 회선 수신 증폭기는 루프를 공급하는 어느 배터리든지에 의해 바이어스되는 비교기를 통해서 온-훅/오프-훅 루프 상태를 마이크로프로세서/DSP에 보고한다. 전류 제한기를 션트(shunt)시켜 루프를 통해 전송된 오디오 주파수 아날로그 신호들을 위한 저 임피던스 경로를 제공하는 밀러 커패시터용 상이한 방전 경로들은 링잉 또는 비접속 포워드 상태(disconnect forward state)가 루프를 공급하는 배터리의 비접속을 추종하는지에 따라서 마이크로프로세서/DSP에 의해 선택된다. 상기 밀러 커패시터는 링잉에 앞서 신속하게 방전되어 링잉 신호를 로딩하지 않도록 하지만, 비접속 포워드에 앞서 천천히 방전되어 루프 상에 잡음 스파이크가 초래되는 것을 피하게한다.
검사 모드에서, 마이크로프로세서/DSP는 이들 구성요소들을 회로에서 분리시키거나 이 회로에 포함시키기 위하여 코덱 아날로그 출력 및 입력간에 삽입된 레벨 시프팅 회로뿐만 아니라 회선 구동 및 수신 증폭기들에 전력을 선택적으로 인가하거나 인가하지 않는다. 공급 저항기들 및 보호 퓨즈들 및 루프 폐쇄 검출기의 상태는 루프의 온-훅/오프-훅 상태를 보고하기 위하여 통상적으로 사용되는 동일한 터미널을 통해서 마이크로프로세서/DSP에 보고된다.
다수의 검사들은 다음과 같이 수행된다:
1. 팁/링 구동 및 수신 증폭기들 및 코덱과의 이들의 인터페이스를 턴오프시켜 고 임피던스 상태로 배치함으로써 코덱의 입출력을 루프의 팁/링 도체로부터 코덱의 입력 및 출력을 분리시키며, 마이크로프로세서/DSP는 디지털 톤 코드를 코덱의 디지털 입력에 인가하며, 이 코덱의 아날로그 출력은 이 아날로그 입력에 접속되고, 이 코덱의 디지털 출력은 분석을 위하여 마이크로프로세서/DSP에 접속되는, 루프 백(loop back) 검사;
2. 팁 측(tip side) 구동 증폭기 및 수신 증폭기를 인에이블시키지만, 링 측(ring side) 구등 증폭기는 턴오프시켜 고 임피던스 상태로 배치하며, 마이크로프로세서/DSP는 디지털 톤 코드를 코덱의 디지털 입력에 발부하며, 이 코덱의 아날로그 출력은 검사 톤을 팁 구동 증폭기에 공급하고, 수신 증폭기에 의해 감지된 바와 같은 저항기 네트워크로부터 톤의 반사는 코덱의 아날로그 입력에 인가되고, 이 코덱의 디지털 출력은 마이크로프로세서/DSP에 의해 분석되어 인에이블된 증폭기들, 루프 종단 저항기들 및 커플링 커패시터들이 기능하는지를 검사하는, 팁 측 전송 검사;
3. 링 측 전송 경로에 대한 대웅 기능들(counterpart functions)을 수행하는, 링측 전송 검사;
4. 높은 배터리가 인가된채 DC 공급 저항기들 및 퓨즈들의 상태를 보고하기 위한 검사(루프 폐쇄 검출기 회로 부분을 사용);
5. (온-훅 전송에 대해서) 루프 전류없이 선형 동작을 위하여 바이어스된 전류 제한기를 통해 낮은 배터리가 인가된채 DC 공급 저항기 및 퓨즈의 검사;
6. 루프 폐쇄 검출기가 온-훅 상태로 되어있는지, 수신 증폭기가 턴오프되어 있는지, 그리고 루프 폐쇄 검출기의 입력이 통상적인 배터리 비(battery fraction)인 전압에 접속되었는지의 검사;
7. 루프 폐쇄 검출기가 오프-훅 상태로 되어있는지, 수신 증폭기가 턴오프되어 있는지, 그리고 루프 폐쇄 검출기로의 입력이 접지에 접속되어 있는지의 검사;
8. 링잉을 전화에 인가하기 앞서 수행되는 링잉 발생기의 검사로서, 20Hz 클록이 내부적으로 +5V가 되도록 하고, 링잉 발생기가 턴온되어 이 출력이 VBAT1에서 접지까지의 램프되도록 하는, 링잉 발생기 검사;
9. 링잉 발생기 검사 다음의 링 트립 검사로서, 링잉 발생기가 턴오프되고 과전압 보호 회로의 SCR이 턴온되고 루프 전류가 전류 제한기에 의해 제한되도록 하는 링 트립 검사. 링 트립 검출기가 인에이블된 후 너무 빨리 또는 너무 늦게 NRDET가 링 트립을 마이크로프로세서/DSP에 보고하는 경우, 이 상태는 링잉이 루프에 인가되지 않아야만 된다는 것을 표시한다.
10. 링 트립 필터 커패시터가 링잉을 루프에 인가하기 앞서 방전되는 링 트립 리셋 상태; 그리고
11. 모든 증폭기들 및 수신 인터페이스가 파워 다운되지만 배터리 스위치가 턴온되고 코덱의 아날로그 입력에 나타나는 루프로부터의 아이들 채널 잡음이 측정되는 잡음 검사.
[일반적인 설명]
제1도는 본 발명의 고객 루프 인터페이스 회로의 주요 구성요소들을 도시하는 블록도이다. 제1도의 좌측에 파선으로 둘러쌓인 후막(thick film) 서브어셈블리 FIC는 DC 공급 저항기들 및 퓨즈들을 하나의 패키지로 통합시키는데, 이 패키지는 루프 회로의 팁 및 링 도체들이 각각 접속되는 터미널들(TIP 및 RNG)을 갖는다. 서브어셈블리 FIC는 팁 및 링 리드들 각각의 과전류 보호용 퓨즈들(FT 및 FR) 및 오디오 주파수 커플링을 위한 기본적인 임피던스 정합을 이 루프에 제공할 뿐만아니라 이 루프에 DC 전류를 공급하거나 링잉 신호를 인가하기 위한 다수의 저항기들을 구비한다. 서브어셈블리 FIC의 후막 저항기들은 전력 교차 상태들(power cross conditions)하에서 단락 회로화되기보다 차라리 개방되지 않도록 설계되는 것이 바람직하고, FIC를 파괴(crack)시키기 위하여 충분히 큰 전력 교차가 발생하는 경우 DC 공급 저항기들의 개방은 이 루프로부터 배터리 및 접지 공급을 제거한다.
제2서브어셈블리 IC는 집적 회로 칩들 상에 회선 인터페이스 회로의 주요한 전자 증폭 및 검사 구성요소들을 포함하고, 외부 코덱 및 마이크로프로세서 디지털 신호 처리기 DSP는 BORSCHT 기능을 이 루프에 제공하기 위한 회선 인터페이스 구성 요소들의 배열을 완성한다.
회선 인터페이스 회로의 배터리 스위치는 회선이 온-훅(on-hook)될때 시그널링 범위(signaling range)를 증가시키기 위해 전류 제한된 보다 높은 전압 배터리(VBAT1)를 이 루프에 접속시킬 수 있고 회선이 오프-훅될 때 전력 소모를 감소시키기 위해 보다 낮은 전압 배터리(VBAT2)를 접속시킬 수 있다. 회선 인터페이스 서브어셈블리 IC는 전류 제한기 및 배터리 스위칭 서브-회로를 포함하여 사용될 배터리 공급원(battery supply)을 선택할 뿐만아니라 전원들중 어느 하나로부터 이 루프에 전원 조정되어 제한된 전류를 제공한다. 이 루프가 아이들 상태인 경우, 배터리 스위치는 전형적으로 -48V인 VBAT1 전원을 사용하도록 턴온되고 조정된 전류는 전류 제한기에 의해 터미널(VREG)에서 링잉 도체로 인가되어, 팁 및 링간에 충분한 개방 회로 전압을 인가함으로써 각종 고객 부속 설비가 최대 범위에서 적절히 동작할 수 있게 한다. 가입자가 오프-훅 상태로 된 경우, 배터리 스위치는 턴오프되고 전형적으로 -24V인 VBAT2 전원이 전류 제한기를 통해 링 리드에 접속되어 전력 손실을 최소화한다. 전류 제한기는 공급 저항의 430Ω 내지 480Ω의 최대 루프 저항으로 인해 최대 23mA의 전류를 제공한다. 조정된 전류는 전류 제한기의 터미널(VREG)로부터 배터리 공급 저항기들(전형적인 값들) RR1(75Ω), RR2(125Ω), RRF(40Ω) 및 퓨즈(FR)를 통해 링 리드에 인가된다. 접지는 저항기들 RT(200Ω), RTF3(40Ω) 및 퓨즈(FT)를 통해 팁 도체에 공급된다 저항기들(RFST 및 RFSR)(각각은, 예시적으로 1MΩ 임)은 팁 및 링 리드들 그리고 퓨즈 및 후술될 공급 저항 검출기 회로간에 접속된다.
서브어셈블리 IC는 고객 루프(AT, AR) 각각의 팁 및 링을 위한 회선 구동 증폭기, 및 루프 도체들에 직접 접속된 오디오 주파수 수신 증폭기(AX)를 또한 포함한다. 증폭기(AT)에 의해 터미널(PT)에 제공되는 오디오 주파수 출력 신호는 커패시터(CT) 및 저항기들(RPT 및 RTF3)을 통해 팁 리드에 결합되어 있고, 반면 증폭기(AR)에 의해 터미널(PR)에 제공되는 오디오 주파수 출력 신호는 커패시터(CR)및 저항기들(RPR 및 RRF)을 통해 링 리드에 결합되어 있다 저항기들(RPT 및 RPR) 각각은 전형적으로 2400Ω이다. 저항기들(R1 및 R3)은 팁 및 링 로체들을 증폭기(AX)의 입력 터미널들(TS 및 RS)에 직접적으로 결합시키는데, 이 증폭기(AX)는 자신의 출력 터미널(XMT)에서 온-훅/오프-훅 루프 상태를 루프 폐쇄 비교기(CMP1)의 입력(INM)에 보고한다. 팁 및 링 도체들간에 나타나는 ac 신호는 증폭기(AX)에 의해 감지되어 커패시터들(CB1 및 CB2)의 접합에 인가된다. 저항기 분할기(RT1, RT2)와 함께 커패시터(CB1)은 ac 신호 부분을 수신 인터페이스(RI)의 터미널(RCVN)에 결합시키고, 커패시터(CB2) 및 저항기(RT3)는 ac 신호를 제1도의 우측에 도시된 코덱의 아날로그 입력에서 증폭기(A0)에 결합시킨다. 배터리 스위치 및 전류 제한기의 VREG 터미널에서 전류 제한된 DC 전압은 루프 폐쇄 비교기(CMP1)의 터미널(INP)에 인가되어, 이 비교기(CMP1)가 이 루프에 인가된 전압에 관계없이 루프의 DC 상태를 모니터링 하도록 한다. 비교기(CMP1)는 루프 폐쇄 상태를 터미널(NLC)에서 마이크로프로세서/DSP로 보고한다.
서브어셈블리 IC의 각종 구성요소들은 디코드 논리(DL)에 의해 전송되는 논리 레벨 신호들의 제어하에서 동작한다. 디코드 논리(DL)는 리드들(B0 내지 B4)을 통해 마이크로프로세서/디지털 신호 처리기로부터 논리 레벨 제어 신호들을 수신한다. 그리고나서, 서브어셈블리 IC는 상태 정보를 출력 터미널들(NRDET 및 NLC)에서 마이크로프로세서/DSP로 제공한다. 또한, 마이크로프로세서/DSP는 코덱으로부터 신호들을 송,수신한다. 디코드 논리(DL)는 리드들(B0 내지 B4)을 통해 전송되는 신호들의 패턴에 따라서 개별 제어 신호들을 서브어셈블리 IC의 각종 증폭기 및 검사 서브 회로들에 제공하는데, 이에 대한 상세한 리스트는 표 1 및 표 2에 나타나 있다.
루프에 인가되는 배터리 전위 뿐만아니라 배터리 공급 저항기들 및 퓨즈들 전체는 고저항 저항기들(RFST, RFSR)(각각은 예시적으로 1MΩ임)을 통해 퓨즈 및 DC공급 저항기 검출기(FDET)에 의해 모니터링된다. 퓨즈들 또는 공급 저항기들중 어느 하나라도 고장나는 경우에는, 상기 검출기의 출력은 루프가 온-훅될때 고장을 나타낼 것이며, 퓨즈 및 공급 저항기 검출기의 출력은 마이크로프로세서/DSP에 인가되는 터미널(NLC) 신호로 보고된다.
링잉이 요구되는 경우, 배터리 스위치가 턴오프되고 링잉 발생기는 터미널(VRS)에 접속된 높은 부의 배터리 공급원(보통 -l80V)상에 중첩되는 링잉 전압을 터미널(VREG)에 인가한다. 증폭기(AR)는 고 임피던스 상태로 되어, 링잉 발생기에 의해 공급되는 링잉 전압을 로딩하지 않도록 한다. 링 리드상의 높은 부의 전압의 존재는 퓨즈 및 DC 공급 저항기 검출기 회로(FDET)에 의해 링잉동안 검증되는데, 이 FDET는 디코드 논리(DL)로부터의 인에이블링 신호(NRHV1 내지 NRGHV3)를 수신하는 임계값 모니터링 회로를 포함한다. 링 리드상의 전압이 소정의 부의 임계값과 교차(cross)하는 경우, 회로(FDET)는 이 점을 터미널(NLC)에 보고한다.
링잉 동안 루프에 흐르는 DC 전류는 터미널(RTFLT)에서의 링 트립 검출기에 의해 모니터링되어 링잉을 트립할 때 마이크로프로세서/DSP에 표시하기 위하여 터미널(MEET)에 보고된다. 링잉 발생기의 위상은 20Hz 링잉 클록에 동기화된다. 오프-훅이 20Hz 클록의 트레일링 에지로부터 25ms 내에 터미널(NRDET)에서 보고되는 경우, 링잉은 1 주기의 지연보다 작게 트립되어야만 된다. 오프-훅이 20Hz 클록의 트레일링 에지로부터 25ms 내지 50ms 내에서 검출되면, 링잉은 지연 없이 즉시 턴오프되어야만 된다. 링 트립 검사를 마친 후, 링 트립 리셋 상태로 들어가고 외부 필터 커패시터(CRT)가 방전되어, 링잉 신호가 루프에 인가될 때 오프-훅 검출기를 고장 트립하지 않도록 한다. 이 커패시터를 방전하기 위해, 논리 회로는 NRTR신호를 공급하여(표 1 참조), 링 트립 리셋동안 N채널 FET을 턴온시켜 커패시터(CRT) 양단에 단락 회로 방전 경로를 제공한다.
회선 인터페이스 회로의 정상적인 동작 동안, 코덱의 좌측(아날로그) 출력으로부터의 오디오 주파수 신호들은 커패시터(CRCV) 및 저항기(RCV1)를 통해 수신 인터페이스(RI)의 터미널(RCVP)에 결합되는데, 이 터미널로부터 상기 신호들은 차동 증폭기(AT 및 AR)에 인가되고 나서 커패시터(CT 및 CR) 각각을 통해 팁 및 링 도체들에 용량적으로 결합된다. 팁 및 링 양단의 전압은 전압 분할기 저항기들(R1, R3 및 R4)을 통해 증폭기(AX)에 의해 터미널들(TS, RS)에서 감지된다. 이 전압 분할기의 저항기들은 팁/링 전압의 일부, 예시적으로 1/5를 증폭기(AX)에 인가한다. 터미널(XMT)에 나타나는 증폭기(AX) 출력의 부분은 커패시터(CB1) 및 저항기 분할기(RT1, RT2)를 통해 터미널(RCVN)로 피드백되어 루프 팁/링 도체들에 나타나는 오디오 주파수 종단 임피던스(terminating impedance)를 증가시킨다, 이 오디오 주파수 피드백이 없다면, 종단 임피던스는 팁 도체와 관계되는 저항기들(RTF3, RT, RPT) 및 링 도체와 관계된 저항기들(RRF, RR, RPT)의 DC 저항에 의해서만 결정된다. 예시적인 실시예에서, 이 DC 저항은 소망의 루프 종단 임피던스인 600Ω 보다 작은 대략 450Ω의 종단 임피던스를 설정한다. 제2(b)도와 관계하여 후술될 수신 증폭기(AX) 및 피드백 경로의 도움으로, ac 신호들에 대한 종단 임피던스는 소망의 레벨로 증가된다.
터미널(XMT)에서의 신호는 또한 커패시터(CB2) 및 저항기(RT3)을 통해 코덱 입력 증폭기(A0)의 반전 입력에 인가된다. 디코드 논리(DL)로부터의 채널 검사 신호(HBS)에 의해 활성화될때, 트랜지스터 스위치(HB1)(제2(a)도)는 터미널들(SB1 및 SB2)과 함께 접속되어, 터미널(XMT)에서의 신호는 저항기(RHB)에서 코덱 아날로그 출력으로부터의 신호와 합산되도록 한다. 이 실시예에서, 코덱은 5V 동적 범위를 갖는 입력 아날로그 신호를 수신한다. 제로 볼트들에 대해 기준으로 되도록 이 스윙(swing)을 변환(translate)하기 위하여, 2.5 볼트들의 DC 바이어스 전압은 코덱 증폭기(A0)의 비반전 입력에 인가되어, 이 코덱에 인가된 신호가 접지 및 +5 볼트들 간에서 스윙되도록 한다.
수신 증폭기(AX)의 출력은 또한 루프 폐쇄 비교기(CMP1)의 INM 입력에 인가된다. 저항기 분할기(RLC1, RLC2)(제2(a)도에 최적으로 도시됨)는 터미널(VREG)에서의 전압의 일부를 비교기(CMP1)의 INP 입력에 인가함으로써 루프 폐쇄 검출을 위한 임계값이 터미널(VREG)에서의 전압에 비례하도록 한다. 루프 폐쇄 검출 임계값이 VREG 전압에 따라 변동하므로, 터미널(NLC)에서의 비교기(CMP1) 출력은 루프에 인가되는 배터리 전압에 관계없이 루프 폐쇄를 정확하게 보고한다. 통상적인 파워-업 토크 상태(power-up talk state)(표 1, 표 2, 제1열 참조)에서, 증폭기들(AT 및 AR)은 파워 업되며, 배터리 스위치는 턴온되어 VBAT1을 링 리드에 접속시키고 터미널(NLC)은 루프가 개방 상태, 즉 온-훅일 때 논리 하이를 나타낸다. 회선이 오프-훅 상태인 경우(표 1, 표 2, 제2열 참조)에는, 배터리 스위치는 턴오프되고 VBAT2는 전류 제한기를 통해 접속된다.
링잉 동안(표 1, 표 2, 제3열 참조)에는, 증폭기들(AT 및 AR) 및 수신 인터페이스(RI)는 전력을 보존하기 위해서 파워 다운되고, 배터리 스위치는 턴오프되고, 링잉 발생기는 턴온되고 제4(b)도의 고전압 검출기는 인에이블된다. 퓨즈 검출기는 링 리드 전압이 소정의 부의 임계값과 교차하는때를 감지하여 NLC 터미널에 논리 레벨 하이 신호를 보고하여, 고 링잉 전압의 존재를 표시한다.
[AC 임피던스 수정(제2(b)도)]
DC 공급 저항기들의 값은 약 450Ω, 즉 루프를 통해 전송되는 ac 신호들에 대한 소망의 루프 종단 임피던스인 600Ω보다 작게 종단 임피던스를 설정하는 것이 상술되어 있다. DC 공급 저항 량은 보다 낮은 전압 배터리(VBAT2)로부터 최대 루프저항값 430Ω으로 최소 전류, 예시적으로 23.5mA를 제공하면서, 오프-훅 전력 손실을 최소화시키는 필요성에 의해 제한받는다. 이것은 공급 저항기들의 최대 DC 저항이 약 450Ω을 초과하지 못한다라고 결정한다. 이 값은 루프의 ac 특성 임피던스인 600Ω보다 작다. 공급 저항기들의 보다 낮은 DC 저항임에도 불구하고 회선 인터페이스 회로의 ac 구동점 임피던스를 루프의 특성 임피던스인 600Ω과 정합되도록 하기 위해서, 증폭기(AX) 및 레벨 시프팅 수신 인터페이스(RI)를 포함하는 피드백 경로가 사용된다.
제2(b)도를 참조하여, ac 피드백 경로가 루프에서 본 유효 ac 임피던스를 어떻게 증가시키는지를 분석하기 위하여, 제2(b)도에서의 차동 증폭기(AT, AR)는 간단화된 복합 증폭기(G=A)로 대체되고 피드백 경로 증폭기(AX)는 박스(“-k”)로 대체된다. 제2(b)도에서, RL은 루프의 특성 임피던스인 600Ω을 나타내는 한편, 전체 팁 측 DC 공급 저항(제1도: RT + RTF3 = 240Ω)과 전체 링 측 DC 공급 저항(제1도: RRF + RR2 + RR1 = 240Ω)은 단일 저항기(Rf)로 대체되었다. 인터페이스 회로가 루프에 600Ω의 종단 임피던스를 제공하는 경우에, 증폭기 및 피드백 경로에 의해 제공되는 임피던스와의 병렬 조합되는 Rf은 600Ω으로 되어야만 된다. 이 복합 증폭기는 자신의 반전 입력(-)으로부터의 이득 A 및 자신의 비반전 입력(RCV)으로부터의 이득 ARCVP을 갖는다.
RL및 Rf의 병렬 조합을 RL'라고 표시하자. VRCVN을 갖는 점(V1)로의 단위 구동점 전류(I)를 제로라고 가정하자:
Figure kpo00001
식(3)을 V0으로 나누어 구동점 어드미턴스 1/RT를 산출한다.
Figure kpo00002
여기서, 600Ω 회선이 회선 인터페이스 회로에 의해 600Ω으로 종료된다고 가정하면, RT = 300Ω으로 된다. 이제 식(4)를 kA에 대해서 풀면,
Figure kpo00003
식(4)로부터,
Figure kpo00004
이며, 식(8)로 대입하면,
Figure kpo00005
따라서, RT= 300Ω 이고 1의 수신 이득 ARCV, Rf= 480, R = 4700Ω, RL'= 266Ω이고 이들 값들을 식(5)에 대입하면
Figure kpo00006
이고, 식(10)으로부터
Figure kpo00007
이다.
식(12)에서 얻어진 값을 식(11)에 대입하면 k = 3/16 = 0.188을 산출한다. 증폭기(AX)의 이득이 0.2이면, 제1도의 저항기들(RT1, RT2)의 값들은 0.188/0.2의 비, 즉 0.94로 된다.
[수신 인터페이스(RI)와 루프 폐쇄 검출기(제2(a)도)]
수신 인터페이스(RI)는 코덱의 “단일-종료된(single-ended)” 출력을수신하고 차동 아날로그 신호들을 팁 및 링용 회선 구동 증폭기들(AT, AR) 각각에 공급한다. 게다가, 수신 인터페이스는 회선 구동 증폭기가 팁 및 링 도체들에 인가하는 아날로그 신호의 DC 레벨을 설정함으로써 코덱 아날로그 출력에 의해 제공된 바와 같은 상기 신호의 최대 동적 범위를 수용한다. 팁 도체는 통상적으로 접지 전위 또는 그와 근사하지만, 링 도체는 부의 전위이다. 수신 인터페이스는 아날로그 출력의 DC 레벨을 접지와 VBAT1간의 중간으로 설정하여 루프 도체들상에 나타나는 전위에 의한 코덱의 아날로그 신호의 클리핑(clipping)을 방지한다. 특히, 코덱의 “단일-종료된” 아날로그 출력은 트랜지스터(B15)의 베이스에서 수신 인터페이스의 터미널(RCVP)에 접속되는데, 이 트랜지스터의 콜렉터-에미터 경로는 각각 IRef로 명명된 우측의 정 전류원들 쌍간에 위치되며, 이들 두 정 전류원은 디코드 논리(DL)로부터 나오는 IPR1 신호에 의해 제어된다. IPR1 신호가 “0” 상태인 경우에, 이 정 전류원들은 파워 업된다. 최상단 소오스는 소오스로서 여겨지는 반면, 최하단 소오스는 동일한 전류값, 예시적으로 200μA의 정 전류 싱크로서 여겨진다. 또다른 트랜지스터(B16)의 에미터-콜렉터 경로는 대응하는 정 전류원들의 쌍간에 유사하게 접속된다. 트랜지스터(B16)의 베이스는 터미널(RCVN)에서 저항기 분할기(RT1, RT2)의 접합점에 접속된다. 두 쌍의 정 전류원들은 디코드 논리(DL)로부터의 IPR1 논리 레벨 신호에 의해 제어된다. 트랜지스터(B15)의 베이스에 인가되는 코덱의 아날로그 신호 출력이 이 트랜지스터의 도전성을 증가시키는 경향이 있는 경우에는, 이 증가된 에미터 전류는 상부 우측의 정 전류원로부터 나오지 않지만, 상부 좌측 정 전류원으로부터 공급되어 통상적으로 트랜지스터(B16),를 통해 흐르는 전류의 일부를 전환시키는 저항기(R12)에 의해 공급되어야만 된다. 그러나, 하부 좌측 정전류원이 코덱이 트랜지스터(B15)의 베이스를 구동하기 전에 하였던 것과 동일한 양의 정전류를 계속 싱크하여야만 되기 때문에, 이 전환된 전류는 그것으로 리턴되어야만 된다. 트랜지스터(B15)의 콜렉터를 통과하는 상기 증가된 전류는 지점(ARP)으로부터 직렬 접속된 저항기들(R13, R14)를 통과하여 전류를 하부 좌측 전류 싱크로 리턴시키는 지점(ATP)으로 흐른다. 저항기들(R13, R14)를 통과하는 이 증가된 전류는 지점(ATP)에 대해 지점(ARP)을 더욱 정(positive)이 되게한다. 따라서, 트랜지스터(B16)의 콜렉터 회로의 지점(ATP)은 트랜지스터(B15)의 콜렉터 경로의 지점(ARP)에 인가된 구동에 대해 180° 위상차가 나도록 구동됨으로써, 코덱이 단일-종료된 출력만을 제공할지라도 증폭기들이 필요로되는 차동 아날로그 신호들을 제공받도록 하는 한편, 지점(ARP)에서의 구동은 증폭기(AR)의 비반전 입력에 인가된다. IPR1 신호가 “1” 상태인 때, 정 전류원들은 파워 다운되고 코덱의 출력은 회선 구동 증폭기(AT, AR)으로의 입력으로부터 분리된다.
버퍼 증폭기(X1)의 입력에서의 동일한 값의 저항기들(LC1, LC2)은 지점들(ATP 및 ARP)에서 발생되는 아날로그 전압의 DC 레벨을 설정함으로써, 접지와 VBAT1 간의 중간이 되도록 한다. 이것은 팁 및 링 도체들에 인가되는 아날로그 신호에 최대 동적 범위를 제공한다. 증폭기(AT)의 반전 입력과 직렬인 저항기(R22) 및 증폭기(AT)를 가로지르는 피드백 저항(R23)은 비반전 입력으로부터 PT 터미널로의 증폭기(AT) 이득, 예시적으로 값 6으로 설정한다. 증폭기(AR)와 관계되는 저항기들(R24, R25)에 유사한 상황들이 적용된다.
잡음 소거 구성은 상호컨덕턴스 스테이지(gm), 커패시터(CBN), VREG로 이루어짐으로써, 지점(VREG)에 존재하는 어떠한 ac 잡음은 RCVP에 인가되는 아날로그 신호의 잡음을 소거하는 방식으로 지점(ARP)에 인가된다. 그러나, 요약하면, 터미널(CBN)에 나타나는 어떠한 잡음 전압은 상호컨덕턴스 스테이지에 의해 전류로 변환되는데, 이 전류는 팁 및 링 도체들상에 대한 전송에 영향을 미치는 잡음 전압을 소거하는데 충분한 크기와 극성을 갖는 전압을 지점(ARP)에서 발생시킨다. 잡음 소거 회로에 관한 상세한 사항은 1994년 12월 19일에 출원되어 공동 계류중인 Ian. A. Schorr의 제08/359,164호에서 찾을 수 있다.
제1도를 참조하여 요약하면, 회선 수신 증폭기(AX)는 루프의 팁 및 링 도체들에 직접 결합되는 입력을 갖는다. 증폭기(AX)의 출력은 루프 폐쇄 비교기(CMP1)의 반전 입력(INM)에 접속되어 있는데, 이는 제4(a)도의 상부 우측에 상세히 도시되어 있다. 제2(a)도에 도시된 바와같이 비교기(CMP1)의 비반전 입력(INP)은 저항기들(RLC1, RLC2)의 접합에 접속되어 있는데, 이 저항기들은 루프에 DC 전류를 공급하는 터미널(VREG)로부터 접지로의 저항기 분할기를 형성한다 RLC1 및 RLC2의 비는 CMP1로 검출가능한 루프 폐쇄 저항의 임계를 결정한다. 비교기(CMP1)의 NLC 출력은 마이크로프로세서/DSP로 보고된다. 따라서, 비교기(CMP1)는 회선 수신 증폭기(AX)에 의해 보고되는 DC 상태에 의해 결정되는 바와같은 루프의 실제 상태를 보고한다.
증폭기(AX)가 고 임피던스 상태인 때에, 루프 폐쇄 임계는 회로(LCT : 제4(a)도)에 의해 점검될 수 있다. 회로(LCT)는 비교기(CMP1)의 INM 입력을 접지(디코드 논리 신호들 NLCTO = 0, NLCTC = 0)시키거나 VBAT1의 비(디코드 논리 신호 NLCTO = 0, NLCTC = -1)로 되게 할 수 있다.
[채널 검사]
채널 검사는 마이크로프로세서/DSP가 논리 하이 상태의 터미널(NLC)을 모니터링함으로써 결정되는 바와같이 루프가 온-훅일 때 수행된다. 검사 프로그램동안 루프가 오프-흑으로 되는 경우에는, 검사 프로그램은 중단된다. 각종 검사동안 디코드 논리(DL)에 의해 서브어셈블리 IC의 각종 구성요소들 제공되는 논리 레벨 신호들은 본 명세서의 마지막에 나타나는 표 I에 설명되어 있다.
1. 루프 백 검사
이 상태에서, 마이크로프로세서/DSP는 디코드 논리(DL)가 표 I 및 표 II의 라인 7에 나타낸 신호들을 발부하도록 명령한다. 이들 표의 “상태/검사”에서 약어 “PD”는 달리 설명한 경우를 제외하고는, 루프 구동 증폭기들(AT, AR), 루프 수신 증폭기(AX), 및 수신 인터페이스(RI)의 파워 다운을 나타낸다. 증폭기(AX)의 출력은 접지로 유지되고, 전류 제한기는 턴오프된다. 루프 구동 증폭기들 및 수신 증폭기들이 파워 다운됨으로써, 이 증폭기들은 고 임피던스 상태로 되고 루프는 코덱의 아날로그 입력 및 출력으로부터 분리된다. 이렇게 코덱이 루프로부터 분리됨에 따라서, 디코드 논리(DL)는 트랜지스터(HB1)을 턴온시키도록 HBS 신호(제2(a)도)를 공급하여 루프 백 접속을 설정한다. 루프 백 접속에서, 하이브리드 저항기(RHB)는 코덱 출력과 그 입력 사이에 접속되는데, 이 경로는 코덱의 출력으로부터 터미널(SB1), ,P-채널 또는 N-채널 트랜지스터들(HB1)중 하나의 트랜지스터, 터미널(SB2) 저항기(RHB), 코덱 증폭기(A0)의 반전 입력까지 트레이스될 수 있다. 그리고 나서, 마이크로프로세서/DSP는 디지털 톤 신호를 코덱의 디지털측으로 인가하는데, 이 코덱은 트랜지스터 스위치(HB1)을 통과하여 증폭기(A0)의 반전 입력으로 인가되고 코덱의 아날로그 입력으로 리턴되는 대응하는 아날로그 신호로 변환시키며, 이 코덱에 의해 대응하는 디지털 신호로 변환되어 DSP에 의해 분석된다.
2. 전송 검사 - 하이브리드만이 없는 팁 측
표 I과 표 II의 라인 9에 요약된 상태에서, 모든 회로들은 링 리드 구동 증폭기(AR)가 디코드 논리(DL) 신호 RPD = 1에 의해 턴오프(파워다운)되어 있다는 것을 제외하면. 파워업(“PU”) 된다. 터미널들(SB1 및 SB2)간에 위치되는 스위치(HB1)는 개방되어 터미널(RCVP)이 하이브리드 저항기(RHB)(디코드 논리(DL) 출력 HBSW = 0)를 통해 접속되지 않도록 한다. 코덱은 자신의 디지털 입력에서 DSP에 의해 명령을 받아 검사 톤, 예시적으로 -10dBm을 아날로그 수신 포트(RCVP)로 주입한다. 증폭기(AT)가 활성화되고 증폭기(AR)가 파워 다운되면, 신호는 팁 리드에만 인가된다. 그 반사는 증폭기(AX)에 의해 감지되어 전송 포트(XMT)에 나타나고, 이 전송 포트부터 증폭기(A0)의 반전 입력 및 코덱의 아날로그 입력으로 인가된다. 팁 리드가 개방된 경우에는, 이 반사는 이 검사 톤 보다 낮은 약 6dB로 된다. 그러나, 팁 및 링이 600Ω 이나 900Ω 임피던스로 적절하게 종단된 경우에는, 이 반사는 이 톤 보다 낮은 약 11dB로 될 것이다. 팁 리드가 접지로 단락된 경우에는, 그 반사는 이 검사 톤 보다 낮은 약 23dB로 상당히 감소된다. 인터페이스의 팁 측상에 동작할 수 없는 증폭기(AX), 개방 결합 커패시터(CT) 및/또는 저항기(RPT)와 같은 어떤 고장이 존재하는 경우, 4배선 포트에서 그 반사가 나타나지 않게될 것이다. DC 공급 저항기들(RT, RTF3, RRF, 또는 RR)이 개방하는데 실패한 한편, FIC의 파선내의 모든 다른 저항기들이 손상되지 않은채 있다면, 4배선 포트에서 상당한 과부하가 존재하게 될 것이다. 증폭기(AX)에 의해 수신된 아이들 채널 잡음은 터미널(XMT)에 나타나고 유사하게 측정된다.
3. 전송 검사 - 링 측 만; 고 배터리 퓨즈 검사
표 I과 표 II의 라인 8에 요약된 바와 같이, 증폭기(AT)를 제외(디코드 논리(DL) 신호 TPD = 1]하면 모든 회로들은 파워 업된다. 하이브리드 저항기(RHB)는 스위치(HB1 : 제2(a)도)를 개방함으로써 터미널(RCVP)로부터 비접속된다. 1 kHz에서 -10dBm인 검사 톤이 코덱에 의해 수신 포트(RCVP)로 주입된다. 그 반사는 전송 포트(XMT)에서 나타난다. 링 리드가 개방된 경우에는, 그 반사는 상기 검사 톤을 약 6dB 보다 낮게한다. 그러나, 팁 및 링이 600Ω 이나 900Ω 임피던스로 적절히 종단한 경우에는, 그 반사는 상기 톤 보다 약 11dB 낮게될 것이다. 그러나, 어떤 이유로 링 리드가 접지로 단락된 경우에는, 그 반사는 상기 검사 톤 보다 약 23dB 낮게 크게 감소한다. 인터페이스의 링 측에 동작하지 않은 증폭기(AR), 개방 결합 커패시터(CR) 및/또는 저항기(RPR)와 같은 어떤 고장이 발생하는 경우에는, 4배선 포트에 그 반사가 나타나지 않게 될 것이다. DC 공급 저항기들(RT, RTF3, RRF, 또는 RR)이 개방하는데 실패한 한편, FIC의 파선내의 모든 다른 저항기들이 손상되지 않은채 있다, 4배선 포트에 상당한 과부하가 존재하게 될 것이다. 아이들 채널 잡음은 4배선 포트에서 간단하게 측정될 수 있다.
4. 퓨즈 검사 - 고 배터리
표 I과 표 II의 라인 10에 요약된 상태에서, 회선 구동 및 수신 증폭기(AT, AR, AX) 및 수신 인터페이스(RI)는 파워 다운되어 있지만, 배터리 스위치는(디코드 논리(DL) 신호들 NHV = 0, NBSON = 0) 턴온되어 있다. 퓨즈 검출기 회로(FDET ; 제4(a)도, 제(b)도)는 비교기(CMP1)의 NLC 터미널 출력에 공급 저항기들 및 퓨즈들의 상태를 나타내는 신호를 인가한다. 팁 리드는 접지에 접속되어 있고, 리드(RFST)에 대한 퓨즈 검출기 임계는 -27V로 설정되어 있다. 링 리드는 VBAT1에 접속되어 있고 리드(RFSR)에 대한 퓨즈 검출기 임계는 -35V로 설정되어 있다. 퓨즈 및 공급 저항기 검출기(FDET) 회로는 디코드 논리(DL) 출력들 NFEN = 0, NHV = 0에 의해 인에이블된다. 퓨즈들 및 DC 공급 저항기들은 손상되지 않고 팁 리드 및 링 리드가 각각 접지와 VBAT1에 있는 경우에는, FDET 회로는 터미널(NLC)에 논리 하이로서 통과 상태 신호를 보고할 것이다. 하나 또는 두 개의 퓨즈들 또는 하나 또는 두개의 공급 저항기들(즉, RT 및/또는 RR)이 개방에 실패하면, 논리 로우는 터미널(NLC)에 보고될 것이다. 검사동안 루프가 오프-훅 되면 FDET 회로는 고장을 가리키지만, 마이크로프로세서/DSP는 통상적인 파워 업 상태로 변화함으로써 리드(NLC)상의 루프 폐쇄 출력을 관찰함으로써 이것이 고장 상태인지 여부를 검증한다. 루프 폐쇄가 검출되는 경우(논리 로우에서의 NLC), 고장 표시가 무시된다.
5. 퓨즈 검사 - 저 배터리
표 I 및 표 II의 라인 11에 요약된 이 상태는 배터리 스위치가 턴오프(디코드 논리(DL) 신호들 NBSON = 1, NHV = 1)되었다는 것을 제외하면 “퓨즈 검사 - 고 배터리”와 동일하다. 루프가 온-훅 상태, 즉 실제적인 루프 전류가 흐르지 않는 경우에 전류 제한기의 적절한 동작은 선형화 바이어스 전류가 배터리 스위치 및 전류 제한기 회로의 전류 미러 부분으로 공급되어야 한다. 이 바이어스 전류(예시적으로, 12mA DC)는 디코드 논리(DL)으로부터 ISON 신호를 수신하는 리드(IBSON)를 통해 링잉 발생기로부터 얻어지는 것이 바람직할 수 있다. 팁 리드는 접지에 접속되고, 그 퓨즈 검출기 임계는 -27V로 설정된다. 링 리드가 VBAT2에 접속되고, 그 퓨즈 검출기 임계는 -10V로 설정된다. 퓨즈 및 DC 공급 저항기들이 손상되지 않았고 팁 리드 및 링 리드가 각각 접지 및 VBAT2 각각에 있는 경우, 퓨즈 및 공급 저항기 검출기는 인에이블(디코드 논리(DL) 출력들 NFEN, NHV를 로우)되고 리드(NLC)상에 논리 하이로서 나타나는 통과 상태 신호를 나타낸다. 하나 또는 두개의 퓨즈들 또는 하나는 또는 두 개의 공급 저항기들(즉, RT 및/또는 RR)이 개방하는데 실패한 경우, 터미널(NLC)은 논리 로우를 표시할 것이다.
6. 루프 폐쇄 검사 - NLC가 온-훅시킴
표 I과 표 II의 라인 12에 요약된 이 상태에서, 모든 회로들 및 배터리 스위치는 수신 및 전송 경로(증폭기들(AT, AR, AX) 및 수신 인터페이스(RI))는 전력을 보존하기 위해 파워 다운된다는 것을 제외하면 파워 업된다. 루프 폐쇄 비교기(CMP1)로의 INM 입력에서 증폭기(AX)의 출력은 루프 폐쇄 검출을 검사하기 위하여 약 1/5 VBAT1로 된다. 이것은 터미널(LCTH)에서의 입력 전압 뿐만아니라 루프 폐쇄 비교기(CMP1)의 동작 둘다를 점검한다. 검사동안 루프가 오프-축으로 되는 경우, 이 검사는 배터리 스위치가 전류 제한되더라도 여전히 통과할 것이다. 이 검사에서 증폭기(AX)가 상기 전송 검사를 통과하였기 때문에 DC 오프셋 전압은 사양내에 있는 것으로 가정된다. 증폭기(AX)가 그 사양으로부터 벗어난 경우에도, 루프 폐쇄 검출이 실패하는 동안에도 증폭기(AX)가 전송 검사를 통과하는 것은 대단히 발생하기 어려운 일이므로 온-훅 및 오프-혹은 여전히 적절히 검출될 것이다.
7. 루프 폐쇄 검사 - NLC가 오프-훅시킴
표 I과 표 II의 라인 13에 요약된 이 검사 증폭기(AX)의 출력이 접지에 접속된다는 것을 제외하면 상기와 동일하다. 루프 폐쇄 비교기(CMP1)는 오프-훅을 표시하여야만 한다. 검사동안 루프가 오프-훅 되는 경우, 터미널(VREG)에서의 전압이 제로 볼트로 되지 않기 때문에 이 검사는 영향받지 않게 될 것이다.
8. 링잉 발생기 검사 - 접지에서의 출력
표 I과 표 II의 라인 14에 요약된 이 검사는 링잉을 전화에 인가하기 앞서서 그리고 링 트립 검사를 위한 준비시에 수행된다. 수신 전송 경로(AT, AR, 및 수신 인터페이스)는 전력을 보존하기 위해서 파워 다운된다. 20Hz 클록은 내부적으로 +5V로 되고, 링잉 발생기는 턴온되며 그 출력은 VBAT1에서 접지로 램프(ramp)된다.
VREG 검출기는 인에이블되고 그 임계는 터미널(VREG)에서 -l5V를 검출하도록 설정된다. VREG에서의 전압이 -l5V보다 높은 정(positive)으로 되면, 터미널(NLC)은 논리 로우(검사 통과를 나타냄)를 보고한다.
9. 링 트립 검사
표 I과 표 II의 라인 15에 요약된 이 검사에서, 링잉 발생기는 턴오프되지만, 보호 회로(제3(a)도)의 SCR은 온(ON)(디코드 논리(DL) 신호 NSCRON = 0)으로 됨으로써, 터미널(VREG)을 저항기(RR1)과 직렬로 접지에 접속시킨다. 전류 제한기가 턴온되고 그 출력은 55mA로 증가한다. 링 트립 검출기 출력 NRDET는 상기 회로가 이 상태로 된 후 약 100ms에서 링 트립 상태를 나타내어야만 한다. NRDET가 70ms 보다 빨리 링 트립을 나타내거나 130ms 이후에 링 트립을 나타내지 않는 경우에는, 링 트립 검출기 검사는 실패하여, 링잉이 전화에 인가되어서는 않된다는 것을 나타낸다.
이 검사는 항상 링잉 발생기, 접지 검사의 출력에 이어져야 하며, 링잉이 전화에 인가되기 전에 수행되어야만 한다.
10. 링 트립 리셋
표 I과 표 II의 라인 16에 요약된 이 상태는 터미널들(RTFLT 및 VREG)이 링 트립 필터 커패시터(CRT)를 방전시키기 위하여 함께 단락되어 있다는 것을 제외하면, “토크 상태 - 고전압 배터리”와 동일하다. 이 검사는 항상 링 트립 검사에 이어져야 하며, 링잉이 전화에 인가되기 전에 수행되어야만 한다.
11. 잡음 검사
이 검사에서, 수신 인터페이스(RI) 뿐만아니라 증폭기들(AT, AR)이 파워 다운되고 배터리 스위치는 턴온된다. 코덱에 의해 보고되는 디지털 신호로부터 아이들 채널 잡음이 마이크로프로세서에 의해 측정된다. 상기 전송 검사에서의 잡음 검사 결과와 함께 이 검사 결과는 잡음원을 결정하는데 사용될 수 있다. 전송 검사들이 잡음이 있는 동안 이 검사가 통과된 경우에는, 수신 인터페이스 회로 및/또는 AT 및/또는 AR 증폭기들에는 잡음이 있게 된다. 이 검사에서 잡음이 많은 경우에는, 잡음은 아마 고객 루프에서 유래한 것이다. 잡음이 증폭기(AX)에 의해 발생될 어떤 가능성이 있지만, 경험상, 이러한 종류의 장치 고장은 거의 드물다.
[전류 제한기(제3(a)도, 제3(b)도)]
어느 배터리(VBAT1, VBAT2)를 루프에 접속할 것인지의 선택은 트랜지스터(DM1)을 턴 온(on)또는 턴오프(off)함으로써 이루어진다. 보다 높은 전압원(VBAT1)은 트랜지스터(DM1)을 온(on)으로 함으로써 선택된다. 디코드 논리(DL)는 ISON 신호를 전류원(IRef)를 턴온시키는 전류 제한기 및 배터리 스위치(제1도, 제3도)에 발부함으로써 지점 “11”에 기준 전류를 배치한다. 이 기준 전류는 트랜지스터(Q3A)의 베이스를 구동하여 이를 턴온시키고 나서 Q3A는 Q3B를 턴온시킨다. 링잉 발생기 회로로부터의 IBSON 신호는 트랜지스터(DM1)의 게이트에 10μA의 전류를 제공하여 이를 턴온시킨다. 턴온 상태의 트랜지스터(DM1)는 VBAT1을 캐소드가 VBAT2에 접속되어 있는 다이오드(D2)의 애노드에 인가한다. VBAT2가 VBAT1의 전위보다 더욱 부(negative)가 됨으로 다이오드(D2)는 역바이어스 된다. 다이오드(D2)가 역타이어스됨에 따라서, 전류 제한기 출력 터미널(VREG)은 배터리(VBAT2)로부터 분리되고, 트랜지스터(DM1)는 VBAT1로부터 터미널(VREG)로의 전류 경로를 제공한다. 다른 한편으로, 배터리 VBAT2는 전류를 공급하기 위하여 트랜지스터(DM1)을 턴오프함으로써 다이오드(D2)를 순방향 바이어스시킴으로써 터미널(VREG)에 접속된다. 트랜지스터(DM1)을 턴오프하기 위해서, 링잉 발생기 회로는 터코드 논리(DL)로부터 발부된 NBSON 신호에 의해 제어되어 리드(IBSON)상에 인가되는 바이어스 전류를 제거하고 또한 트랜지스터(Q8, Q9)를 턴온시키기 위하여 IBSOFF 신호를 제공함으로써, DM1의 게이트에서의 전압을 낮게하여, DM1을 턴오프시킨다. 제3(a)도의 우측에서의 커패시터(CBS)는 대단히 큰 커패시터, 예시적으로 0.1μF 인데, 이것은 트랜지스터(DM1)의 턴오프를 지연시킴으로써 VBAT1과 VBAT2간의 스위칭시 스무드한 전이를 제공한다. 제3(a)도의 최상단 중심에서의 커패시터(CLIM)(예컨대 0.1μF)는 저항기(R9)와 직렬로 기준 전류원에 접속되고 트랜지스터(Q2)의 콜렉터-에미터 경로 및 트랜지스터(DM1)의 소오스-드레인 경로를 통해 VBAT1의 전위로 충전된다. 커패시터(CLIM)는 밀러 커패시터로서 기능하여 터미널(VREG)에서 트랜지스터들(Q3A, Q3B)의 접지로 20μF의 커패시턴스를 효과적으로 제공함으로써, 터미널(VREG)에서 제공된 접지로의 ac 임피던스를 낮게한다.
“11” 지점에 주입된 기준 바이어스 전류에 대한 전류 미러(current mirror)로서 기능하는 트랜지스터들(Q1, Q2)에 의해서 전류 제한 기능이 제공된다. 전류 미러 트랜지스터들(Q1, Q2)의 베이스들은 달링톤 접속된 트랜지스터들(Q3A, Q3B)에 의해 구동되는데, 이 트랜지스터(Q3A, Q3B)는 “11” 지점에서 트랜지스터(Q3A)의 베이스에 주입된 기준 전류를 증대시키는 트랜지스터 헬퍼들(transistor helpers)로서의 기능을 갖는다. 트랜지스터(Q1)의 에미터 크기는 Q2를 통과하는 전류의 작은 비율(small fraction), 예시적으로 1/72를 갖도록 크기화되는 한편, Q2의 에미터 경로에 있는 R2는 Q1의 에미터 경로에 있는 R1의 작은 비율이다. 전류 미러 트랜지스터들(Q1, Q2)이 트랜지스터(DM1)와 직렬로 동작함에 따라서, 조정된 전류가 소오스(VBAT1)로부터 터미널(VREG)로 공급된다. 다른 한편으로, 트랜지스터들(Q1, Q2)이 동작하고 트랜지스터(DM1)가 차단됨에 따라서, 조정된 전류는 소오스(VBAT2)로부터 터미널(VREG)로 공급된다. 터미널(VREG)에서 공급되는 전류에 대한 제한은 “11” 지점에 제공되는 기준 전류의 레벨에 의해 결정된다. 이렇게 공급되는 기준 전류의 레벨은 ISON 또는 N55MA 신호들을 발부하는 디코드 논리(DL)에 의해 결정된다. 표 1에 도시된 바와 같은 N55MA 신호는 전송 검사, 퓨즈 검사들, 루프 폐쇄 검출기 검사, 및 링 트립 검사뿐만 아니라 온-훅 전송을 위하여 보다 높은 값의 기준 전류를 “11” 지점에 제공하기 위하여 “0” 상태에 있다. 커패시터(C1)와 함께 달링톤 트랜지스터들의 에미터 및 전류 미러 트랜지스터들의 베이스들간의 저항기(R4)는 R12를 통해서 Q1의 베이스에서부터 Q3A의 베이스까지의 피드백 루프에 주극(dominant pole)을 삽입함으로써 전류 미러-헬퍼 트랜지스터 장치를 안정화시켜 적절한 위상 및 이득 여유를 제공하기 위하여 피드백을 제공한다.
전류 제한기를 턴오프하기 위해, “11” 지점으로의 기준 전류 공급(IRef)은 NILMON 하이 신호를 공급하는 디코드 논리에 의해 차단된다(도시되지 않은 IRef로의 제어 경로). 기준 전류를 제거함에 따라서, 달링톤 접속된 전류 조정 트랜지스터(Q3A, Q3B)들은 턴오프된다. 그러나, 전술한 경로를 통하여 충전된 커패시터(CLIM)는 “11” 지점으로의 기준 전류가 차단된 후 어떤 시간 동안 달링톤 접속된 트랜지스터들(Q3A, Q3B)의 베이스에 기준 전류를 계속해서 공급할 것이다. 링잉 상태(표 I 및 표 II, 라인 3 참조)가 온-훅 전송 상태에 이어지도록 하려면, 전류 제한기를 빠르게 턴오프하여 커패시터(CLIM)를 방전시킴으로써 링잉 발생기를 션트시키지 않도록 하는 것이 바람직하다. 전류 제한기를 빠르게 턴오프하기 위해서, 디코드 논리(DL)는 ILMR 신호를 하이가 되도록 하여 달링톤 접속된 트랜지스터(Q6A, Q6B)를 턴온시킴으로써 VREG로부터 커패시터(CLIM)에 대한 방전 경로를 제공한다.
다른 한편으로, 비접속 포워드 상태(표 I 및 표 II, 라인 5 참조)가 이어지도록 하려면, 전류 제한기를 완만하게 턴오프시켜 루프를 따라서 잡음 임펄스를 보내지 않도록 하는 것이 바람직하다. 전류 제한기를 완만하게 턴오프하기 위해서는, ILMT가 하이가 되어 Q25와 Q26을 턴온시킨다. 그리고나서, 이들 트랜지스터들은 저항기(R19)와 직렬인 커패시터의 방전을 위한 경로를 제공하여, 커패시터(CLIM)가 전류 미러로 계속해서 일시적 기준 전류를 공급하도록 한다.
[전류 제한기 기준 소오스 (제3(b)도)]
제3(b)도는 제어신호들을 디코드 논리(이)에 발부하는 마이크로프로세서/DSP의 제어하에서 제3(a)도의 전류 제한기 회로의 “11” 지점으로 상이한 기준 전류들을 제공하는 전류 미러 회로를 포함한다. 게다가, 제3(b)도의 우측에 있는 회로는 제3(a)도의 우측에 있는 터어미널들(ILMR 및 ILMT)에 구동 전류들을 제공하여 링잉이 루프에 인가되고 비접속 포워드로 입사되기 전에 전류 제한기를 턴오프시킨다.
제3(b)도의 하부 및 제3(a)도의 우측에 도시된 “11” 지점에 제어된 전류를 제공하기 위한 전류 미러 회로에서, 트랜지스터(M10)은 주요 입력 트랜지스터이고 트랜지스터(M11)는 주요 출력 트랜지스터이다. 본 실시예에서, 트랜지스터(M10, M11)는 전계 효과 트랜지스터들이다. 이들의 채널 폭-길이 비들(width-to-length ratios)은 예시적으로 (93) 및 (240) 각각의 팩터들로 상대적으로 스케일링되어 출력 트랜지스터(M11)가 트랜지스터(M10)로의 입력 기준 전류(IRef)의 약 2.5배를 “11” 지점으로 전송한다.(그러나, 바이폴라 트랜지스터들을 사용하는 경우에는, 채널 폭-길이 비 라기 보다 오히려 에미터의 상대적 영역들이 관련 팩터가 된다는 것을 알아야만 된다.) 트랜지스터(M10)는 통상적으로 다이오드 접속된 트랜지스터(Q20)와 직렬로 도통 상태로 되어 있는데, 이 트랜지스터(Q20)의 콜렉터 뿐만아니라 트랜지스터(Q21)의 베이스는 디코드 논리(DL)가 제어 신호 ISON = 0을 제공하는 동안 90μA의 기준 소오스(IRef)에 의해 드레인된다. 트랜지스터들(Q20, Q21)의 베이스들은 함께 접속되어, 이들 둘다는 에미터 전압에 대한 동일한 베이스를 갖도록 한다. 트랜지스터들(M10, M11)의 채널 폭-길이 스케일링 팩터들 때문에, 트랜지스터(M11)에 의해 “11” 지점으로 전송되는 출력 전류는 트랜지스터(M10)로 공급되는 기준 전류보다 크다. 그러나, 게다가, “11”지점으로 전달되는 출력 전류는 후술되는 바와같이 하나 이상의 병렬 트랜지스터(M12 내지 M15)로부터의 전류에 의해 보충될 수 있다. 그러나, 설명의 편의상, 이 회로의 동작은 우선 트랜지스터들(M12 내지 M15)을 무시한채 설명될 것이다.
트랜지스터(M11)에 의해(트랜지스터(Q21)을 통하여) 제3(b)도의 하부 및 제3(a)도의 우측에 도시된 지점 “11”로 제공되는 구동 전류는 트랜지스터(M21)을 트랜지스터(M10)로 스위칭 시키거나 이 트랜지스터(M10)과 병렬로 스위칭함으로써 변화된다. 이것은 병렬로 접속된 결합된 입력 트랜지스터들(M10 및 M21)의 채널 폭-길이 비 또는 입력 트랜지스터(M10)만의 채널 폭-길이 비중 어느 하나의 채널 폭-길이비에 대하여 출력 트랜지스터(M11)의 채널 폭-길이 비를 변화시킨다.
루프 전류가 약 23mA로 제한될때의 통상적인 고 또는 저 배터리 토크 상태동안, 디코드 논리(DL)는 N55MA = 1 신호를 유지시킴으로써 트랜지스터(M20)를 오프로 유지시키고 인버터(G2)로 하여금 트랜지스터(M19)를 턴온시키도록 한다. 트랜지스터(M19)가 턴온됨으로써 트랜지스터(M21)을 턴온시키고 이 트랜지스터(M21)를 전류 미러 트랜지스터(M10)와 효율적으로 병렬 접속시킴으로써, 출력 트랜지스터(M11) 및 병렬의 입력 트랜지스터들(M10, M21)간의 채널 폭-길이 비를 낮게한다.
트랜지스터(M21)의 채널 폭-길이 비는 120이 됨으로써, 트랜지스터(M10)에 의해서만 제공하는 비보다 더 높은 증가된 비를 제공한다. 루프로 흐르는 전류의 양을 증가시는 것이 바람직할 때, 트랜지스터(M21)는 트랜지스터(M10)와 병렬로 스위칭 됨으로써 출력 트랜지스터(M11) 및 입력 트랜지스터(M10)간의 비를 증가시킨다. 온-훅 전송 상태의 경우, N55MA = 0 신호를 발부하는 디코더 논리(DL)에 의해 전류는 55mA로 제한된다. 이 신호는 트랜지스터(M20)을 턴온시켜 트랜지스터(M21)를 턴오프시킴으로써 트랜지스터(M21)가 전류 미러 입력 트랜지스터(M10)와 병렬로 되는 것을 제거하고 전류 비가 출력 트랜지스터(M11) 및 병렬의 입력 트랜지스터들(M10 및 M21)의 상대적인 크기에 의해서라기 보다 차라리 출력 트랜지스터(M11) 및 입력 트랜지스터(M10)의 상대적인 크기에 의해서만 결정되기 때문에 전류 미러의 입력 및 출력 트랜지스터들간의 채널 폭-길이 비를 증가시킨다.
제3(b)도의 우측에 있는 두 개의 다른 스위칭 회로들은 점선 박스에 도시되어 있다. 이들 스위칭 회로는 트랜지스터(M19, M20)를 포함하는 상술된 스위칭 회로와 유사하지만, 입력 트랜지스터(M10) 및 출력 트랜지스터(M11)의 에미터 영역들 간에 비를 벼화시키는 대신에 또다른 출력 출력 트랜지스터들을(M18, M24)를 제공한다. 최우측 점선 박스에서, 출력 트랜지스터(M18)의 게이트는 트랜지스터(M16)에 의해 입력 트랜지스터(M10)의 게이트에 접속되어, 직렬의 트랜지스터(M18, Q22)는 트랜지스터(Q21)과 직렬의 트랜지스터들(M11)이 지점 “11”으로의 출력 트랜지스터로서 기능하는 것과 같이 터미널(ILMR)로의 전류 미러의 출력 트랜지스터로서 기능할 수 있도록 한다. 전류 미러 출력 트랜지스터(M18)의 에미터 영역(215)은 전류 미러 입력 트랜지스터(M10)의 에미터 영역(93)보다 더 크게 된다. 통상적인 토크 상태동안, 디코드 논리(DL)는 제어 신호들 NILR = 0, NILT = 0을 발부함으로써, 트랜지스터들(M17, M23) 들다가 턴온되기 때문에 트랜지스터(M18, M24)들이 턴온되는 것을 방지한다. 트랜지스터(M23)는 트랜지스터(M24)의 게이트 및 소오스를 션트하는 한편, 트랜지스터(M17)는 트랜지스터(M18)의 게이트 및 소오스를 션트함으로써, 트랜 지스터(M24, M18)들이 턴온되는 것을 방지한다. 트랜지스터(M24)가 오프됨에 따라서, 터미널(ILMT)로의 트랜지스터(Q24)에 대한 전류 경로는 존재하지 않고, 트랜지스터(M18)이 오프됨에 따라서 터미널(ILMR)로의 트랜지스터(Q22)에 대한 전류 경로는 존재하지 않는다. 따라서, 제3(b)도의 회로는 기준 전류를 제3(a)도의 전류 제한기 회로에 대한 “11” 지점으로 계속해서 공급함으로써, 터미널(VREG)에 전류 조정된 전압을 공급하도록 통상적으로 기능한다.
다른 한편으로, 디코드 논리(DL)가 루프에 링잉이 인가되기 전 상태임을 나타내는 명령 NILR = 1을 발부할때, 트랜지스터(M17)는 턴오프되지만 인버터(Gl)는 트랜지스터(M16)을 턴온시켜 전류 미러 출력 트랜지스터(M18)를 턴온시킴으로써, 트랜지스터(Q22)를 통해 제3(a)도와 제3(b)도의 우측에 도시된 터미널(ILMR)로의 전류 경로를 완성한다. 터미널(ILMR)로의 전류는 상술된 바와같은 커패시터(CLIM)에 빠른 방전 경로를 제공하는 제3(a)도의 트랜지스터(Q6A)를 턴온시킨다. 트랜지스터(M18)가 트랜지스터(M10)의 (93)보다 수배 큰, 예시적으로 2.5배 큰 유효 채널 폭-길이 비(215)로 이루어짐으로써, 턴온될 때 트랜지스터(M18)가 전류 미러 입력 트랜지스터(M10)에 제공되는 것보다 터미널(ILMR)에 보다 큰 전류 구동을 제공한다.
유사하게, 디코드 논리(DL)가 비접속 포워드 이전의 상태인 NILT = 1 신호를 발부할때, 트랜지스터(M23)는 턴오프되고 트랜지스터(M22)는 턴온됨으로써, 제3(a)도 및 제3(b)도의 우측에 도시된 터미널(ILMT)로의 전류 경로를 완성하는 트랜지스터(M24)를 턴온시킨다. 마찬가지로, 트랜지스터(M24)는 트랜지스터(M10)의 에미터 보다 수배 큰, 예시적으로 2.5배 크게 채널 폭-길이 비로 이루어짐으로써, 트랜지스터(M24)는 턴온될때 전류 미러 입력 트랜지스터(M10)에 제공된 터미널(ILMT)에 보다 큰 전류 구동을 제공하도록 한다.
트랜지스터(M11)가 전류 미러 회로 구동점 “11”의 출력 전류의 1/2이라는 것이 상술되어 있다. 실제로, 트랜지스터(M11)의 폭-길이 비는 하나 이상의 P-채널트랜지스터(M12 내지 M15)에 의해 증가될 수 있다. 임의의 이들 트랜지스터들은 하나 이상의 제너다이오드들의 어레이(Z13, Z12, Z11, Z10)(각각의 트랜지스터들 (M10 내지 M15)의 드레인 터미널 및 트랜지스터(Q21)의 에미터 터미널간에 접속된)를 저항기로 변환함으로써 (회선 회로 유닛을 설치하기 전에) 접속될 수 있다. 제너 다이오드들의 항복 전압(예시적으로, 5V의 Vcc에 대한 14V)은 통상적인 회로 상태들하에서 어느 것도 도통되지 않도록 한다. 제조하는 동안, 하나 이상의 제너들은 이진 가중된 멜트백(binary-weighted melt-back) 또는 제너 잽(Zener zap) 조정이라고 알려진 프로세스에서 저항기로 변환할 수 있다. 이렇게 변환된 제너 다이오드의 수는 “11” 지점으로 공급되도록 필요로 되는 전체 출력 전류에 의해 결정된다.
[보호 회로, PROT (제3(a)도)]
제3(a)도의 하단 좌측 부분은 터미널 (PROT)가 저항기들(RR2, RR1)의 접합에서 DC 공급 저항기 네트워크에 접속된 뇌격 보호 회로를 도시한 것이다. 어떤 외부적인 이벤트로 인해 비정상적으로 높은 부의 전위가 루프에 인가되면, 터미널(PROT)에 인가되는 이 전위는 저항기(R2)를 통해 도통되어 제너 다이오드 어레이(ZIP)로 하여금 항복되도록 하여 트랜지스터(Q2P)를 턴온시킨다. 저항기(R2)를 통해 흐르는 전류가 상기 저항기 양단에 약 0.7V를 초고하는 전압 강하를 초래할때, SCR1은 턴온되어, 과도한 부의 전압을 일시적으로 접지시킨다. 다른 한편으로, 외부 전압이 터미널(PROT)로 하여금 정상적인 전위 보다 높게 상승한 경우, 다이오드(D1)는 순방향 바이어스되어 과다 전압을 접지시킨다.
루프에 대한 과 전압 보호기로서의 기능하는 것 이외에도, 상기 보호 회로는 또한 검사 모드에서 저항기(RTFLT ; 제1도)에 접속된 링 트립 회로를 검사하도록 기능한다. 이 검사는 트랜지스터(QIP)를 턴온시키는 NSCRON = 0 신호를 발부하는 디코드 논리에 응답하여 수행된다. 트랜지스터(Q1P)가 턴온되고 나서 트랜지스터(Q3P)를 턴온시킨다. 트랜지스터(Q3P)가 턴온되면 SCR들을 트리거하는 트랜지스터(Q2P)를 턴온시킨다. 도통 SCR들은 링잉 발생기로부터 충분한 전류를 흡인하여 고객 루프의 오프-훅 상태를 시뮬레이팅한다.
[퓨즈 및 공급 저항기 검사 회로(FDET) (제4(a)도 및 제4(b)도)]
DC 공급 저항기 및 퓨즈 검출기 회로는 퓨즈들 및 DC 공급 저항기들의 상태에 대해 VBAT1 및 VBAT2가 루프에 공급되는지를 터미널(NLC)에서 마이크로프로세서/DSP에게 알린다. 게다가, 제4(b)도에 도시된 FDET 회로 부분은 링잉 동안 링 리드에 고전압이 인가되는지 여부를 터미널(NLC)에 보고한다. 터미널(NLC)은 검사 동안 하이로 유지되어 구성요소들이 손상받지 않았음을 나타낸다. 공급 저항기들 및 퓨즈들의 상태는 상당히 높은 저항, 예시적으로 1MΩ을 갖는 저항기들(RFST, RFSR)을 통해 확인된다.
VBAT2가 루프에 공급될 때 DC 공급 저항기들 및 퓨즈들을 검사하기 위하여, 디코드 논리(DL)는 NFEN = 0 신호와 NHV = “1” 신호들을 발부한다. NFEN = 0 신호는 트랜지스터(B15a)를 턴온시키는 한편, NHV = 1 신호는 트랜지스터(B17)을 턴오프시킨다. 전류 구동은 터미널(VPR3)에서 트랜지스터들(B12, B14)의 베이스들에 제공된다. 트랜지스터(B15a)는 턴온될때 저항기(R1E)를 통해 저항기(B12)로 에미터 전류, 예시적으로 20μA를 제공하고, 저항기(R7B)를 통해 트랜지스터(B14)로 에미터 전류, 예시적으로 10μA를 제공한다.
VBAT1이 루프에 공급될 때, DC 공급 저항기들 및 퓨즈들을 검사하기 위하여, 디코드 논리(DL)는 NHV = 0 신호를 발부하여, 트랜지스터(B17)를 턴온시켜 저항기(R7A)를 통해 부가적인 에미터 전류, 예시적으로 20μA가 트랜지스터(B14)에 인가되도록 함으로써, 트랜지스터(B14)에 전체 30μA의 전류를 공급한다 상이한 전류 공급이 트랜지스터들(B23, B24)에 활용되도록 하여 이들 트랜지스터들이 터미널들(RFSR 및 RFST)에서 상이한 임계 상태에 감응하게 되도록 하여 VREG 터미널에 VBAT1 또는 VBAT2가 전류를 터미널(VREG)에 공급하는지를 제1도의 DC 공급 저항기들 및 퓨즈들을 검사하도록 하여 실제로 예상했던 배터리 공급이 실제로 접속되었는지 여부를 검증한다.
디코드 논리(DL)로부터의 NFEN 및/또는 NHV 신호들에 의해 인에이블될때, 트랜지스터(B12, B14)들은 에미터 회로들이 터미널들(VBAT1 과 RFSR) 각각에 접속되는 트랜지스터들(B23, B24)의 롤렉터들로의 상이한 값의 기준 전류들을 활용할 수 있게 한다. VBAT1이 링 리드에 공급되고 제1도의 퓨즈(RF) 및 DC 공급 저항기들이 손상되지 않은 경우, 트랜지스터(B24)는 약 40μA의 전류를 흡인하여 그 콜렉터 및 좌측의 OR 게이트 트랜지스터(B5)의 베이스를 로우가 되도록 한다. OR 게이트 트랜지스터(B5)는 콜렉터가 터미널(NLC)에 접속된 트랜지스터(B1Y)의 베이스에 구동을 공급한다. 좌측 OR 게이트 트랜지스터(B5)가 오프될때, 터미널 (NLC)는 하이로 유지된다. 어떤 이유로 상술된 제1도의 DC 공급 저항기들 또는 퓨즈(FR)중 하나가 개방 회로가 되면, 트랜지스터(B24)는 트랜지스터(B14)에 의해 활용될 수 있는 어떤 전류도 도통시키지 않을 것이다. 그러므로, 트랜지스터(B24)의 콜렉터는 논리 하이로 되어, 좌측 OR 게이트 트랜지스터(B5)를 턴온시키고 나서 이 트랜지스터(B5)는 트랜지스터(B1Y)를 턴온시켜 터미널(NLC)에 접속된 콜렉터가 로우가 되도록 한다. 제1도를 참조하면, 터미널(NLC)에서의 로우 신호는 마이크로프로세서/DSP에 공급 저항기 및 퓨즈 검사동안 발생한 문제 상태로서 보고된다.
터미널(RFST)에 관계하여, 제1도의 팁 리드로부터 반사되어야 하는 정상적인 접지 전위는 전류 미러 트랜지스터(B33)를 턴온시키며, 트랜지스터(B34)를 턴온시키고 트랜지스터(B23)가 자신을 통과하여 활용되는 전류를 흡인하도록 한다. 트랜지스터(B23)를 통과하는 전류는 그 콜렉터를 로우가 되도록 하며, 트랜지스터(B22)를 턴오프시켜 OR 게이트 트랜지스터(B5)의 우측 한 트랜지스터에 대한 베이스 구동을 제거시킨다. 트랜지스터들(B5)중 어느것도 턴온되지 않는 경우에, 트랜지스터(B1Y)는 턴온되지 않고, 터미널(NLC)은 하이로 유지되어 마이크로프로세서/DSP에 제1도의 퓨즈들 및 DC 공급 저항기들이 정확하게 동작하고 있다는 것을 알린다. 따라서, 논리 하이가 터미널(NLC)에 보고되는 경우 트랜지스터(B1Y)는 턴온되지 않고, 이것은 트랜지스터(B23, B24) 들다가 도통 상태이고 이들의 전류가 트랜지스터(B12 및 B14)를 통과하는 전류를 초과하는한 이와같은 경우가 될 것이다. 디코드 논리가 NHV = “0” 신호를 발부하는 경우, 공급 저항기 및 퓨즈 검출기 회로의 임계는 VBAT1이 링 리드에 공급하는 공급 저항기들 및 퓨즈들의 상태를 나타내도록 설정된다. 그러나, VBAT1이 접속되지 않으면, 트랜지스터(B24)를 통과하는 전류는 트랜지스터(B14)를 통과하는 전류를 초과하지 않고 트랜지스터(B24)의 콜렉터에서의 하이 신호는 OR 게이트(B5)를 턴온할 것이고 터미널(NLC)이 로우를 마이크로프로세서/DSP에 보고할 것이다. 따라서, 공급 저항기 및 퓨즈 검출기 회로는 예상되는 배터리(VBAT1)가 실제로 예측될 때 접속되었는지를 검사하도록 기능한다. 트랜지스터들(B10, B27)은 실제에서는 터미널들(RFSR 및 RFST)에서 반사될 수 있는 서로 상이한 동작 전위하에서 트랜지스터(B12, B14, B23, 또는 B24)의 콜렉터의 포화를 방지하기 위하여 클램핑(clamping)을 제공한다.
[루프 폐쇄 검사 회로(LCT : 제4(a)도)]
루프 검출기에 대해 두 가지의 검사가 행해지는데, 첫 번째는 온-훅 강제된 터미널(NLC)에 관한 것이고 다음은 오프-훅 강제된 터미널(NLC)에 관한 것이다. 두가지 검사를 위하여, 증폭기(AX)로의 전류 공급(IPR2 = 1)은 제거됨으로써, 비교기(CMP1)의 터미널(IMT)에 접속되는 증폭기(AX)의 출력을 고 임피던스 상태로 배치한다.
강제된 온-훅 검사를 위하여, 도4의 하단 우측에 도시된 LCT 회로에 의해 VBAT1의 1/5 전압이 터미널(INM)에 인가된다. 이 전위는 VBAT1 및 접지간에 접속된 저항기 분할기(Rx, Ry)의 탭(tap)으로부터 얻을 수 있다. 이 저항기 분할기(Rx, Ry)의 탭으로부터 얻어진다. 분할기(Rx, Ry)의 탭은 트랜지스터(B3F)의 베이스에 접속된다. 이때, 표 I 및 표 II의 라인 12에 나타낸 바와 같이, 디코드 논리(DL)는 NLCT0 = 0, NLCTC = 1 신호들을 발부하며, NLCT0 신호는트랜지스터(B1B)를 턴온시키고 NLCTC 신호는 트랜지스터(B5Y)를 턴오프시킨다. 트랜지스터(B1B)는 트랜지스터(B3E), 다이오드(Y2), 및 전류 미러 트랜지스터들(B35F, B2Y2)에 전류를 제공한다.(이 경로에서, 트랜지스터(B3E)에 대한 베이스 바이어스 전류는 상술된 FDET 회로의 트랜지스터(B12)의 베이스에 공급된 것과 동일한 베이스 레일(VPR3)에 의해 제공된다.) 트랜지스터(B35F)로의 전류는 전류 미러 트랜지스터(B2Y2)에서 전류로서 반사된다. 트랜지스터(B2Y2)를 통과하는 전류는 다이오드(Y3) 및 에미터-팔로워(emitter-follower : B1Y)를 통과하는 전류를 낮춘다. 상기 에미터-팔로워는 터미널(INM)에서의 전위를 분할기(Rx, Ry)의 탭에 제공된 전위와 거의 동일한 전압으로 클램핑하는데, 이것은 탭에서 터미널(INM)까지의 경로가 네 개의 도통 다이오드 강하들을 통과하는 것을 관찰함으로써 인지할 수 있는데, 이들중 두 개는 전위를 상승시키고 나머지 두 개는 전위를 강하시킨다. 분할기(Rx, Ry)의 탭의 전위가 약 12V DC이기 때문에, 이 전위는 터미널(INM)이 클램핑되는 전위이다. 루프 폐쇄 검출기에 관하여 전술한 바와 같이, 비교기(CMP1)의 다른 터미널 및 터미널(INP)(제2(a)도)이 저항기 분할기(RLC1, RLC2)의 탭에 접속되어 루프 폐쇄 검출기 임계를 터미널(VREG)에 제공되는 실제 전압에 따라서 변화시키는 루프 폐쇄 검출기의 설명으로부터 알 수 있을 것이다. 증폭기는 정상적인 동작에서 루프 페쇄 검출기들 간에 존재하는 실제 온-훅 및 오프-훅 전위들을 터미널(INM)에 인가하고 이 전위는 상당히 변화할 수 있다는 것을 알 수 있을 것이다. 따라서, 증폭기(AX)가 정상적인 동작에 있고 회로(LCT)가 루프 검출기의 동작을 점검하도록 활성화되지 않을때, 회로(LCT)는 터미널(INM)에 고 임피던스를 제공하여야만 한다.
표 I 및 표 II의 라인 13에 설명된 루프 검출기의 강제된 고프-훅 검사를 위하여, 논리 검출기(DL)가 신호들을 회로(LCT)에 발부하여 비교기(CMP1)의 터미널(INM)이 접지되도록 하는 것을 제외하면은 상태들이 동일하게 된다 디코드 논리(DL)로부터의 NLCTC = 0, ISON = 1, N55MA = 0 신호들은 전류 제한기로의 통상적인 기준 전류 구동을 턴오프시키고, 대신 루프 전류를 55mA로 제한하는 기준 전류 구동을 제공한다. NLCTC = 0 신호는 LCT 회로의 상부 우측 코너에서의 트랜지스터 (B5Y)를 턴온시킨다. 트랜지스터(B5Y)를 턴온시켜 Vcc를 트랜지스터(B4F)의 에미터에 인가하여 이를 크게 도통시킨다. 이것은 트랜지스터(B1Y)에 대한 베이스 바이어싱 저항기 양단에 충분한 전압을 제공하여 트랜지스터(B1Y)의 베이스를 접지쪽으로 향하게 한다. 이것이 터미널(INM)을 접지시킨다.
[고전압 검출(제4(b)도)]
링잉 동안, 터미널(VRS)(제1도)에 인가된 높은 부의 배터리는 링잉 발생기를 통해 링 리드에 인가된다. 이 퓨즈 및 DC 공급 저항기 검출기 회로(FDET)는 디코드 논리(DL)에 의해 인에이블되어 신호(NRHV1 내지 MUV3)가 로우가 되는 한편, 신호 LOCFF가 하이가 되어(제4(a)도), 루프 폐쇄 비교기(CMP1)의 트랜지스터(B5)를 턴오프시킴으로써, 루프 폐쇄 상태가 터미널(NLC)에 영향을 미치는 것을 방지한다. 따라서, 트랜지스터(B1Y2 ; 제4(b)도)에 의해 강하되지 않는다면 저항기(R4 ; 제4(a)도)는 터미널(NLC)을 하이로 유지한다. 회로가 링잉 검사 상태들(터미널들(NRGHV1 내지 NRGHV3) 모두가 하이)에 있지 않을때는, 트랜지스터(BX2L), 저항기(R2E), 및 트랜지스터(B4Y1)는 트랜지스터(B1Y2)를 디스에이블시켜 터미널(NLC)을 잘못 강하시키지 않도록 한다. 디코드 논리(DL)에 의해 트랜지스터들(BX1L)에 별개의 구동이 제공되어, 접지 검사에서의 링잉 발생기 및 고전압 검사에서의 링잉 발생기를 모두 수용할 수 있다. 링잉 발생기가 접지 검사를 받는 동안, 터미널(NRGND)은 디코드 논리(DL)에 의해 논리 로우 상태로 배치되는 한편, 링잉 발생기가 고전압 검사를 받는 동안은 터미널들(NRGHV 및 NRGHV1)은 둘다 로우가 된다. 터미널(VREG)(제1도, 및 제4(b)도)는 직렬 접속된 저항기들(RLC1 RLC2)를 통하여 트랜지스터(B2EX ; 제4(b)도)의 에미터에 접속된다. 트랜지스터(B2EX)의 에미터 및 터미널(IREG)은 트랜지스터(B32F, B31F, B19F)에 의해 접지로 유지되고 터미널(VLC)에서 구동으로 유지된다. 트랜지스터(B19F)는 전류를 바이어스 트랜지스터(B31F, B32F)로 공급하는데, 이 트랜지스터들은 트랜지스터(B2EX)의 기준 전압을 설정한다. 트랜지스터(B32F)가 도통됨에 따라서, 이 트랜지스터의 에미터는 접지됨으로써, 트랜지스터(B2EX)의 베이스를 접지로 배치한다. 트랜지스터(B2EX)의 콜렉터 전류는 인에이블된 트랜지스터들(B18F), 트랜지스터들(B30F, BX1LB)의 직렬 결합, 및 트랜지스터(B29F, B5Y)의 직렬 결합에 의해 제공된다.
본 실시예에서, 저항기들(RLC1, RLC2)의 결합된 저항은 0.6MΩ이 되어, 터미널(VREG)이 -l30V이고 트랜지스터(B2EX)의 에미터가 접지에 있을 때, 트랜지스터(B2EX)를 통과하는 전류는 약 215μA가 되도록 한다. 터미널(VREG)에서의 전위가 -l30V 보다 접지에 근접할 때, 트랜지스터(B2EX)를 통과하는 215μA 보다 작게될 것이고 그 콜렉터(“52” 지점)에서의 전위는 달링톤 접속된 트랜지스터(B3Y2, B4Y2)를 온으로 유지할 수 있을 만큼 높게될 것이다. 달링톤 트랜지스터가 온 될때, 이들은 트랜지스터(B1Y2)를 턴온시킨다. 온 상태의 트랜지스터(B1Y2)는 터미널 (NLC)을 논리 저 레벨로 강하시킨다. 터미널(VREG)에서의 전위가 부의 방향으로 -l30V를 통과할때, 달링톤 트랜지스터들 및 트랜지스터(B1Y2)는 턴오프되어, 터미널(NLC)가 하이를 마이크로프로세서/DSP로 반사시키도록 한다.
링잉 발생기 검사 상태들에서, 루프 폐쇄 비교기(CMP1)는 루프 저항 검출기로서 기능하는 것을 알수 있는데, 그 이유는 루프 폐쇄 검출에 대한 임계값이 VREG에서의 전압에 따라 변화하기 때문이다. VREG의 절대값이 정확한 루프 상태 검출하기 위하여 너무 낮게 강하될때, 루프가 동작하기에 충분한 전류가 존재하지 않고 터미널(NLC)은 온-훅 상태를 마이크로프로세서/DSP에 보고하여만 한다. 따라서, VREG가 너무 작아 달링톤 트랜지스터(B3Y2 ; 제4(b)도)를 오프 상태로 유지시키는데 충분한 전류를 흡인할 수 없을때, 트랜지스터(B18F)는 터미널(IREG)에 전류를 공급하여 트랜지스터(B2Y3)를 턴온시킨다. 트랜지스터(B2Y3)의 콜렉터는 터미널(NLCOFF)에 접속되어 있고, 이 터미널은 비교기(CMP1 ; 제4(a)도)의 다이오드 접속된 트랜지스터(B3)에 접속된다. 비교기의 다이오드 접속된 트랜지스터들(B3, B4)은 전류 미러를 형성한다 트랜지스터(B2Y3)가 트랜지스터(B3)을 통해 NLCOFF 터미널로부터 전류를 흡인할때, 트랜지스터(B4)를 통하여 유사한 전류가 흡인되거나 트랜지스터(B4)가 포화로 진행될 것이다. 트랜지스터(B4)가 포화될 때, 트랜지스터(B5)는 턴온될 수 없고 따라서 저항기(R4)가 터미널(NLC)을 하이가 되도록 한다.
루프로부터 회선 인터페이스 회로를 분리시키기 위하여 전기기계적 릴레이를 사용함이 없이, 검사 분류가 중앙국에서 떨어진 위치에서 자체 내장된 방식으로 수행되도록 구성된 회선 인터페이스 회로를 설명하였다. 당업자는 첨부된 특허 청구의 범위에 의해 규정된 바와같은 본 발명의 정신 및 범위를 벗어남이 없이 각종 수정을 행할 수 있다는 것을 손쉽게 알 수 있을 것이다.
Figure kpo00008
Figure kpo00009

Claims (38)

  1. 가입자의 루프에 BORSCHT 기능들을 제공하기 위한 회로 소자들을 갖는 자기 검사 회선 인터페이스 회로에 있어서, a. 상기 루프에 접속가능한 공급 저항기 네트워크; b. 상기 네트워크에 접속된 이중 전압 조정된 전류원; c. 상기 공급 저항기 네트워크에 접속된 회선 구동 및 수신 증폭기 수단; 및 d. 상기 회로 소자들이 상기 BORSCHT 기능을 제공하도록 하기 위하여 상기 전류원 및 상기 회선 구동 및 수신 증폭기 수단으로의 전력 인가를 제어하고 검사 목적을 위하여 상기 수단으로 전력을 선택적으로 인가하지 않는 마이크로프로세서/DSP를 포함하는 자기 검사 회선 인터페이스 회로.
  2. 제1항에 있어서, 상기 공급 저항기들에 의해 나타난 종단 저항을 수정하여 상기 루프의 특성 임피던스에 정합시키기 위하여 상기 회선 수신 증폭기 수단을 포함하는 피드백 경로를 갖는 자기 검사 회선 인터페이스 회로.
  3. 제1항에 있어서, 상기 회선 구동 수단은 코덱을 포함하며, 상기 마이크로프로세서/DSP는 검사 목적을 위하여 상기 코덱과 디지털 신호들을 교환하는 자기 검사 회선 인터페이스 회로.
  4. 제1항에 있어서, 상기 회선 수신 증폭기 수단은 상기 루프의 온-훅 및 오프-훅 상태에 응답하는 자기 검사 회선 인터페이스 회로.
  5. 제4항에 있어서, 상기 회선 수신 증폭기의 출력에 접속되는 입력들중 하나의 입력 및 상기 이중 전압 전류원에 접속되는 입력들중 또다른 입력을 갖어, 어떤 전압이 상기 이중 전압원에 의해 상기 네트워크에 인가되는지 관계없이 상기 루프 상태를 상기 마이크로프로세서/DSP에 정확하게 보고하는 비교기 수단을 포함하는 자기 검사 회선 인터페이스 회로.
  6. 제5항에 있어서, 상기 마이크로프로세서/DSP는 검사동안 상기 이중 전압원에 의해 상기 저항기 네트워크에 인가되는 전압의 일부를 상기 비교기 수단의 상기 하나의 입력에 접속시키는 자기 검사 회선 인터페이스 회로.
  7. 제6항에 있어서, 상기 마이크로프로세서/DSP는 검사동안 상기 수신 증폭기 수단을 고 임피던스 상태로 배치하는 자기 검사 회선 인터페이스 회로.
  8. 제7항에 있어서, 상기 마이크로프로세서/DSP는 검사동안 상기 수신 증폭기의 출력을 접지시키도록 배치하며, 상기 비교기는 상기 수신 증폭기의 출력을 상기 전압과 비교하는 자기 검사 회선 인터페이스 회로.
  9. 제1항에 있어서, 상기 회선 구동 증폭기 수단의 출력은 상기 루프에 ac 결합되고, 상기 코덱의 아날로그 출력과 상기 회선 구동 증폭기 수단으로의 입력 사이에 있어 상기 루프에 인가되는 상기 아날로그 신호의 dc 레벨을 설정하는 수단을 더 포함하는 자기 검사 회선 인터페이스 회로.
  10. 제9항에 있어서, 상기 dc 레벨은 상기 이중 전압원에 의해 상기 저항기 네트워크에 인가되는 dc 레벨들 사이에 있는 자기 검사 회선 인터페이스 회로.
  11. 제9항에 있어서, 상기 루프에 인가되는 아날로그 신호의 상기 dc 레벨을 설정하는 상기 수단은 상기 마이크로프로세서/DSP에 의해 제어가능하게 되어, 상기 코덱의 출력을 상기 회선 구동 증폭기 수단의 입력에 결합시켜 상기 BORSCHT 기능들을 제공하거나 고 임피던스 상태를 나타내도록 하여 상기 코덱 출력을 상기 회선 구동 증폭기들의 입력으로부터 분리시키는 자기 검사 회선 인터페이스 회로.
  12. 제9항에 있어서, 상기 루프에 인가되는 아날로그 신호의 상기 dc 레벨을 설정하는 상기 수단은 : 상기 마이크로프로세서/DSP에 의해 제어가능하게 되는 한쌍의 기준 전류원들; 상기 기준 전류원들 사이에 있는 트랜지스터 수단을 포함하며, 상기 트랜지스터 수단은 상기 코덱의 아날로그 출력을 상기 회선 구동 증폭기 수단의 입력에 접속시키도록 동작될 수 있는 자기 검사 회선 인터페이스 회로.
  13. 제12항에 있어서, 상기 회선 구동 증폭기 수단은 상기 루프의 각 도체에 대한 각각의 증폭기를 포함하고, 상기 기준 전류원들 사이에 있는 상기 트랜지스터를 포함하는 상기 수단은 상기 각각의 증폭기의 입력에 대한 각각의 트랜지스터를 포함하는 자기 검사 회선 인터페이스 회로.
  14. 제13항에 있어서, 상기 각각의 트랜지스터는 상기 각각의 증폭기의 비반전 입력을 구동하는 자기 검사 회선 인터페이스 회로.
  15. 제9항에 있어서, 상기 회선 구동 및 수신 증폭기들 모두는 상기 마이크로프로세서/DSP에 의해 파워 업되어 상기 통상적인 BORSCHT 기능들을 제공하고, 상기 마이크로프로세서/DSP는 검사동안 상기 증폭기들을 선택적으로 파워 업하며, 상기 증폭기들 및 상기 인터페이스 수단은 파워 업되지 않을 때 고 임피던스 상태로 배치되는 자기 검사 회선 인터페이스 회로.
  16. 제3항에 있어서, 상기 마이크로프로세서/DSP는, 검사동안, a. 디지털 톤 신호를 상기 코덱의 디지털 입력에 인가하고, 상기 코덱의 디지털 출력에 나타나는 상기 디지털 신호를 분석하며, b. 상기 구동 증폭기 수단 및 상기 수신 증폭기 수단을 고 임피던스 상태들로 선택적으로 배치하는 자기 검사 회선 인터페이스 회로.
  17. 제16항에 있어서, 상기 회선 구동 증폭기 수단은 상기 루프에 ac 결합되고 상기 코덱 및 상기 회선 구동 증폭기 수단 사이에 있어 상기 코덱에 의해 상기 루프에 인가되는 아날로그 신호의 상기 dc 레벨을 설정하는 제어가능한 인터페이스를 포함하고, 상기 디지털 신호에 응답하는 상기 코덱은 아날로그 신호를 상기 제어가능한 인터페이스 수단에 인가하는 자기 검사 회선 인터페이스 회로.
  18. 제17항에 있어서, 상기 회선 구동 증폭기 수단은 상기 루프의 각각의 도체에 대한 각각의 증폭기를 포함하고, 상기 마이크로프로세서/DSP는 상기 인터페이스 수단 및 하나의 상기 각각의 회선 구동 증폭기가 BORSCHT 기능 모드가 되도록 제어하고 다른 상기 각각의 회선 구동 증폭기는 고 임피던스 상태가 되도록 제어하는 자기 검사 회선 인터페이스 회로.
  19. 제16항에 있어서, 검사동안 마이크로프로세서/DSP에 의해 제어가능하게 되어 상기 코덱의 아날로그 출력을 그 아날로그 입력에 선택적으로 접속시키는 스위치 수단을 더 포함하고, 상기 마이크로프로세서/DSP는 상기 수신 증폭기 및 상기 구동 증폭기 수단 둘다를 고 임피던스 상태로 배치하는 자기 검사 회선 인터페이스 회로.
  20. 전화 가입자 루프용 회선 인터페이스 회로에 있어서, 상기 루프의 팁 및 링 도체들간에 dc 전압을 인가하는 수단; 상기 루프에 아날로그 신호들을 인가하는 루프 구동 증폭기 수단 및 상기 루프로부터 상기 아날로그 신호들을 수신하는 루프 수신 증폭기 수단; 상기 구동 증폭기 수단의 동적 범위를 상기 루프의 팁 및 링 도체들간에 인가되는 dc 전압사이의 중간으로 바이어싱시키는 수단 및 상기 회선 구동 증폭기들 및 상기 바이어싱 수단을 선택적으로 파워링하는 수단을 포함하는 자기 검사 모드에서의 상기 인터페이스를 고 임피던스 상태로 배치하는 수단을 포함하는 회선 인터페이스 회로.
  21. 제20항에 있어서, 상기 루프 구동 증폭기 수단의 입력에 검사 톤을 주입하여 상기 루프 수신 증폭기 수단의 출력에 나타나는 반사를 측정하는 수단을 더 포함하는 회선 인터페이스 회로.
  22. 제21항에 있어서, 상기 루프 구동 증폭기 수단은 상기 팁 및 링 도체들 각각에 대한 각각의 증폭기를 포함하는 회선 인터페이스 회로.
  23. 제22항에 있어서, 하나의 상기 각각의 구동 증폭기의 입력에 검사 톤을 주입하는 수단과 다른 상기 각각의 구동 증폭기를 고 임피던스 상태로 배치하기 위하여 상기 선택적으로 배치하는 수단을 제어하는 수단 및 상기 수신 증폭기 수단의 출력에 나타나는 반사를 측정하는 수단을 포함하는 회선 인터페이스 회로.
  24. 제23항에 있어서, 상기 루프로부터의 아날로그 신호들을 수신하는 압력 및 아날로그 신호들을 상기 루프에 공급하는 출력을 갖는 코덱 수단과, 상기 수신 증폭기 수단, 상기 구동 증폭기 수단 및 상기 바이어싱 수단 모두를 고 임피던스 상태로 배치하도록 상기 배치 수단을 제어하는 수단 및 상기 코덱 입력을 상기 출력에 접속시키는 수단을 더 포함하는 회선 인터페이스 회로.
  25. 루프에 BORSCHT 기능들을 제공하기 위한 다수의 회로 소자들을 갖으며, 프로세서로부터의 디지털 신호에 응답하여 상기 루프를 통해 아날로그 신호들을 전송하고 상기 루프를 통해 수신된 아날로그 신호들에 응답하여 디지털 신호들을 상기 프로세서에 전승하는 코덱, 및 상기 루프 및 상기 코덱사이에 있는 루프 구동 및 수신 증폭기들을 포함하는 루프 인터페이스 회로를 검사하는 방법에 있어서, a. 상기 루프로부터 상기 코덱의 입력 및 출력을 분리시키기 위하여 상기 루프 구동 및 수신 증폭기들을 고 임퍼던스 상태로 선택적으로 배치하는 단계와, b. 상기 코덱의 아날로그 출력을 그 아날로그 입력에 접속시키는 단계: 및 c. 상기 프로세서로 하여금 디지털 톤 코드를 상기 코덱에 인가하도록 하고 상기 코덱으로부터 리턴된 대응하는 디지털 신호를 분석하도록 하는 단계를 포함하는 루프 인터페이스 회로 검사 방법.
  26. 루프에 BORSCHT 기능들을 제공하기 위한 다수의 회로 소자들을 갖으며, 상기 루프에 아날로그 신호들을 전송하고 이로부터 수신하고 대응하는 디지털 신호들을 프로세서로부터 수신하고 이에 전송하는 코덱과, 상기 루프에 차동 아날로드 신호들을 인가하기 위하여 상기 루프의 각각의 리드에 대한 각각의 구동 증폭기 및 상기 루프의 상기 리드들간에 접속되는 수신 증폭기를 포함하는 루프 인터페이스 회로를 검사하는 방법에 있어서, a. 상기 루프의 상기 하나의 리드로부터 상기 코덱의 아날로그 출력을 분리시키기 위하여 상기 리드들중 하나의 리드에 대한 각각의 상기 루프 구동 증폭기를 고 임피던스 상태로 선택적으로 배치하는 단계; b. 상기 리드들중 다른 리드에 아날로그 신호들을 전송하고 이로부터 아날로그 신호들을 수신할 수 있도록 다른 상기 구동 증폭기 및 상기 수신 증폭기가 인에이블되게 유지시키는 단계; 및, c. 상기 프로세서가 디지털 톤 코드를 상기 코덱에 인가하도록 하고 상기 코덱으로부터 리턴된 상기 대응하는 디지털 신호를 분석하도록 하는 단계를 포함하는 루프 인터페이스 회로 검사 방법.
  27. 제26항에 있어서, 상기 루프 인터페이스 회로는 DC 전류를 상기 루프에 제공하기 위한 저항기 네트워크를 포함하고, 상기 프로세서는 상기 저항기 네트워크에서의 상기 아날로그 신호들의 반사를 감지함으로써 상기 저항기 네트워크의 상태를 검증하는 루프 인터페이스 회로 검사 방법.
  28. 제27항에 있어서, 상기 저항기 네트워크는 상기 루프에 인가된 상기 아날로그 신호들에 유한 종단 임피던스를 제공하고, 상기 프로세서는 상기 코덱으로부터 상기 프로세서에 의해 수신된 상기 디지털 신호들로부터 상기 네트워크에 의해 상기 아날로그 신호들의 상기 반사를 확인하는 루프 인터페이스 회로 검사 방법.
  29. 제28항에 있어서, 상기 프로세서는 상기 코덱으로부터 수신된 상기 디지털 신호들을 감지함으로써 상기 인가되고 반사된 아날로그 신호들의 레벨들을 비교하는 루프 인터페이스 회로 검사 방법.
  30. 제29항에 있어서, 상기 수신 증폭기의 상기 아날로그 출력은 소정의 DC값과 비교되는 루프 인터페이스 회로 검사 방법.
  31. 제30항에 있어서, 상기 소정의 DC값은 상기 BORSCHT 기능에 의해 공급되는 배터리 전압의 일부인 루프 인터페이스 회로 검사 방법.
  32. 루프 인터페이스 회로에 있어서, a. 상기 루프에 전류 제한된 상이한 배터리 전압들을 공급하기 위한 조정기; b. 상기 루프로부터 아날로그 신호들을 수신하고 상기 루프의 도체들간의 DC 전위에 응답하는 수신 증폭기; 및 c. 상기 상이한 배터리 전압들에 관계없이 루프 폐쇄를 검출하며, 비교기를 포함하는 수단을 포함하며, 상기 비교기는 그 입력들중 한 입력이 상기 수신 증폭기의 출력에 접속되고 다른 입력은 상기 전류 조정기에 접속되는 루프 인터페이스 회로.
  33. 전류 제한된 고 또는 저 배터리 전압을 포함하는 루프에 BORSCHT 기능들을 제공하기 위한 다수의 프로세서 제어되는 회로들과, 상기 루프로부터 통상적으로 아날로그 신호들을 수신하여 상기 루프의 도체들 간의 전위에 의해 결정되는 출력을 발생시키기 위한 증폭기, 및 상기 배터리 전압에 의해 설정되는 임계에 대한 상기 증폭기 출력을 모니터링하고 루프 상태를 나타내는 논리 레벨 신호를 상기 프로세서에 인가하기 위한 비교기를 포함하고, 상기 프로세서는 저항기 네트워크의 상태를 검증하는, 루프 인터페이스 회로의 DC 공급 저항기 네트워크를 검사하는 방법에 있어서, a. 상기 루프로부터 상기 증폭기의 입력 및 출력을 분리시키기 위하여 상기 수신 증폭기를 고 임피던스 상태로 배치하는 단계; b, 상기 팁 리드에 접지 전위를 인가하고 상기 고 및 저 배터리 전위들을 상기 루프의 링 리드에 선택적으로 인가하는 단계; c. 상기 선택적으로 인가된 배터리 전압에 따라서 상기 네트워크를 통과하는 팁 및 링 리드 전류를 검출하기 위하여 각각의 임계를 설정하는 단계; 및 d. 상기 각 임계가 교차될 때 논리 레벨 신호를 상기 프로세서에 인가하는 단계를 포함하는 루프 인터페이스 회로의 DC 공급 저항기 네트워크 검사 방법.
  34. 전류 제한된 고 또는 저 배터리 전압을 포함하는 루프에 BORSCHT 기능들을 제공하기 위한 다수의 프로세서 제어되는 회로들과, 상기 루프로부터 통상적으로 아날로그 신호들을 수신하여 상기 루프의 도체들간의 전위에 의해 결정되는 출력을 발생시키기 위한 증폭기, 및 상기 배터리 전압에 의해 결정되는 임계에 대한 상기 증폭기 출력을 모니터링하고 상기 프로세서에 루프 상태를 나타내는 논리 레벨 신호를 인가하기 위한 비교기를 포함하고, 상기 프로세서는 루프 폐쇄 검출기의 상태를 검증하는 루프 인터페이스 회로의 루프 폐쇄 검출기를 검사하는 방법에 있어서, a. 상기 루프로부터 상기 수신 증폭기의 입력 및 상기 비교기의 하나의 입력으로부터 상기 수신 증폭기의 출력을 분리시키기 위하여 상기 수신 증폭기를 고 임피던스 상태로 배치하는 단계; b. 선택적으로, 상기 비교기의 상기 한 입력을 접지시키도록 하거나 상기 배터리 전압의 일부로 되도록하는 단계; 및 c. 통상의 배터리 전압의 일부를 상기 비교기의 다른 입력에 인가하는 단계를 포함하는 루프 인터페이스 회로의 루프 폐쇄 검출기 검사 방법.
  35. 전류 제한된 고 또는 저 배터리 전압을 포함하는 루프에 BORSCHT 기능들을 제공하기 위한 다수의 프로세서 제어되는 회로들과, 상기 루프로부터 아날로그 신호들을 통상적으로 수신하여 상기 루프의 도체들간의 전위에 의해 결정되는 출력을 발생시키기 위한 증폭기와, 상기 배터리 전압에 의해 설정되는 임계에 대한 상기 증폭기 출력을 모니터링하고 상기 프로세서에 루프 상태를 나타내는 논리 레벨 신호를 인가하기 위한 비교기를 포함하고, 상기 프로세서는 링잉 발생기의 상태를 검증하는, 루프 인터페이스 회로의 링잉 발생기를 검사하는 방법에 있어서, 상기 방법은, 링잉 전압을 상기 루프에 인가하기 앞서, a. 상기 루프로부터 상기 증폭기의 입력 및 출력을 분리시키기 위하여 상기 수신 증폭기를 고 임피던스 상태로 배치하는 단계; b. 상기 링잉 발생기로 하여금 상기 배터리 전압으로부터의 출력을 접지 전위쪽으로 램프(ramp)시키도록 하는 단계; c. 상기 링 도체에서의 전위를 모니터링하는 단계; 및 d. 상기 모니터링된 전위가 소정의 임계와 교차할때 논리 레벨 신호를 상기 프로세서에 보고하는 단계를 포함하는 루프 인터페이스 회로의 링잉 발생기 검사 방법.
  36. 제9항에 따른 루프 인터페이스 회로의 링잉 발생기를 검사하는 방법에 있어서, a. 링잉 동안, 상기 배터리를 비접속시키고 높은 부의 배터리를 상기 링잉 발생기를 통해 상기 링 리드에 인가하는 단계; 및 b. 상기 링 리드상의 전압이 소정의 부의 임계와 교차할때 논리 레벨 고 신호를 터미널 NLC에 보고하는 단계를 포함하는 루프 인터페이스 회로의 링잉 발생기 검사 방법.
  37. 제10항에 따라서 루프에 BORSCHT 기능들을 제공하기 위한 다수의 프로세서 제어되는 회로들과, 과전압 상태동안 링 리드를 접지하기 위한 SCR을 포함하고, 상기 프로세서는 링잉 발생기의 트리핑 상태를 검증하는 루프 인터페이스 회로의 링잉 발생기의 트리핑을 검사하는 방법에 있어서, 상기 방법은, 링잉 전압을 상기 루프에 인가하기 앞서 그리고 상기 높은 부의 배터리 전압이 나타났는지를 검사한 다음에, a. 상기 루프로부터 상기 증폭기의 입력 및 출력을 분리시키기 위하여 상기 수신 증폭기를 고 임피던스 상태로 유지시키는 단계와; b. 상기 링잉 발생기를 턴 오프하는 단계; c. 상기 루프 전류를 제한하는 동안 상기 과전압 SCR을 일시적으로 턴온하는 단계; d. 상기 링잉의 트리핑을 상기 프로세서에 보고하도록 하기 위하여 상기 링 트립 검출기를 인에이블링 하는 단계; e 상기 링 트립 검출기의 인에이블링 및 상기 트리핑 보고간의 시간 간격을 결정하는 단계; 및 f. 링 트리핑이 소정의 시간 간격을 벗어나서 보고되는 경우에 링잉의 인가를 금지하는 단계를 포함하는 루프 인터페이스 회로의 링잉 발생기의 트리핑을 검사 방법.
  38. 루프에 BORSCHT 기능들을 제공하기 위한 다수의 회로 소자들을 갖으며, 프로세서로부터의 디지털 신호들에 응답하여 상기 루프를 통해 아날로그 신호들을 전송하고 상기 루프를 통해 수신된 아날로그 신호들에 응답하여 디지털 신호들을 상기 프로세서에 전송하기 위한 코덱, 및 상기 루프 및 상기 코덱사이에 있는 루프 구동 및 수신 증폭기들을 포함하는 루프 인터페이스 회로를 검사하는 방법에 있어서, a. 상기 루프로부터 상기 코덱의 아날로그 입력 및 출력을 분리시키기 위하여 상기 루프 구동 및 수신 증폭기들을 고 임피던스 상태로 배치하는 단계; 및 b. 상기 코덱의 디지털 출력에 나타나는 아이들 채널 잡음을 모니터링하는 단계를 포함하는 루프 인터페이스 회로 검사 방법.
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