KR100272262B1 - Characteristics of gate oxide and test pattern for measuring failure - Google Patents

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Abstract

PURPOSE: A test pattern for measuring damage to a gate oxide layer is provided to monitor a damaged portion and a degree of damage of the gate oxide layer wherein the damage is caused by a plasma etch process, by making the test pattern have a plurality of antennas. CONSTITUTION: An active region is confined by an isolating layer in a semiconductor substrate(21). A gate oxide layer is formed on the semiconductor substrate. A gate is formed on the gate oxide layer. A metal pad(27) is in contact with the gate. An interlayer dielectric insulates the gate and the metal pad, interposed between the gate and the metal pad. A plurality of antennas of a bar type are disposed at regular intervals on the interlayer dielectric formed on the active region of the semiconductor substrate, functioning to measure a degree of damage to the gate oxide layer. A side of the antenna is connected to the metal pad.

Description

게이트 산화막의 특성 및 손상 측정용 테스트패턴Test pattern for measuring characteristics and damage of gate oxide

본 발명은 반도체 장치에 관한 것으로, 보다 상세하게는, 플라즈마 공정중에 발생되는 게이트 산화막의 손상을 관찰할 수 있는 게이트 산화막의 특성 및 손상 측정용 테스트 패턴에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a semiconductor device, and more particularly, to a test pattern for measuring the characteristics and damage of a gate oxide film capable of observing damage to the gate oxide film generated during a plasma process.

일반적으로, 게이트 산화막은 반도체 기판과의 계면 특성이 우수하고, 게이트 전극과의 밀착성이 좋아야 하며, 그리고, 절연 특성이 우수해야 한다. 따라서, 박막으로 형성되는 게이트 산화막은 공정중에 그 특성이 저하되지 않도록 유의해야한다.In general, the gate oxide film should have excellent interface characteristics with the semiconductor substrate, good adhesion with the gate electrode, and excellent insulation characteristics. Therefore, care must be taken that the gate oxide film formed of the thin film does not degrade its properties during the process.

한편, 게이트 산화막의 특성을 측정하기 위해서는 소정의 테스트 패턴이 요구되는 바, 제1도 및 제2도를 참조하여 종래 기술에 따른 게이트 산화막의 특성 측정용 테스트 패턴 및 그 제조방법을 설명하도록 한다.Meanwhile, since a predetermined test pattern is required to measure the characteristics of the gate oxide film, a test pattern for measuring the characteristic of the gate oxide film and a method of manufacturing the same according to the prior art will be described with reference to FIGS. 1 and 2.

제1도는 종래 기술에 따른 게이트 산화막의 특성 측정용 테스트 패턴을 도시한 평면도로서, 도시된 바와 같이, 소자 분리막(12)에 의해 액티브 영역(A)이 한정된 반도체 기판(1)의 상부에 게이트 전극용 폴리실리콘(15)이 형성되며, 상기 폴리실리콘(15)은 금속패드(17)와 콘택(C)되어진다.FIG. 1 is a plan view illustrating a test pattern for measuring a characteristic of a gate oxide film according to the prior art, and as illustrated, a gate electrode on an upper portion of a semiconductor substrate 1 in which an active region A is defined by an isolation layer 12. The polysilicon 15 is formed, and the polysilicon 15 is in contact with the metal pad 17.

제2도는 제1도의 II-II′선을 따라 절단하여 나타낸 단면도로서, 도시된 바와 같이, 먼저, 반도체 기판(11)에 소자 분리막(12)이 형성되며, 이어서, 상기 소자분리막(12)에 의해 한정된 상기 반도체 기판(11)의 액티브 영역 상에는 게이트 산화막(13)이 형성된다. 그런다음, 전체 상부에 게이트 실리콘(14) 및 게이트 폴리(15)이 순차적으로 형성된다.FIG. 2 is a cross-sectional view taken along the line II-II 'of FIG. 1, and as shown, first, an isolation layer 12 is formed on the semiconductor substrate 11, and then on the isolation layer 12. A gate oxide film 13 is formed on the active region of the semiconductor substrate 11 defined by the semiconductor substrate 11. Then, gate silicon 14 and gate poly 15 are sequentially formed over the entirety.

다음으로, 상기 결과물 상에 층간절연막(16)이 형성되고, 이어서, 상기 층간절연막(16)의 일부분이 플라즈마 식각 공정을 통해 식각되는 것에 의해, 상기 소자분리막(12) 상부의 상기 게이트 폴리(15) 부분을 노출시키는 콘택홀(C)이 형성되며, 그리고나서, 상기 콘택홀(C) 내부 및 이에 인접된 상기 층간절연막(16)부분 상에 상기 게이트 폴리(15)와 콘택되는 금속 패드(17)가 형성된다.Next, an interlayer insulating layer 16 is formed on the resultant, and then a portion of the interlayer insulating layer 16 is etched through a plasma etching process, thereby forming the gate poly 15 on the device isolation layer 12. A contact hole C is formed to expose a portion thereof, and then a metal pad 17 in contact with the gate poly 15 on the inside of the contact hole C and the portion of the interlayer insulating layer 16 adjacent thereto. ) Is formed.

상기 공정을 통해 제조된 종래 기술에 따른 테스트 패턴을 이용하여 게이트 산화막의 특성을 측정하는 방법은 다음과 같다.The method for measuring the characteristics of the gate oxide film using a test pattern according to the related art manufactured by the above process is as follows.

우선, 금속 패드(17)에서 게이트 폴리(15)로 전류를 인가하여 게이트 산화막에 전류가 흐르도록 한다. 이때, 상기 게이트 산화막(13)에 전류가 흐르게 되면, 상기 게이트 산화막(13)은 전류에 의해 스트레스를 받게 되고, 상기 스트레스에 의해 상기 게이트 산화막(13)의 파괴가 이루어진다.First, a current is applied from the metal pad 17 to the gate poly 15 so that the current flows through the gate oxide film. At this time, when a current flows through the gate oxide film 13, the gate oxide film 13 is stressed by the current, and the gate oxide film 13 is destroyed by the stress.

따라서, 상기 게이트 산화막의 파괴 시간을 측정함으로써, 상기 측정된 시간으로부터 상기 게이트 산화막의 특성을 분석한다.Therefore, by measuring the break time of the gate oxide film, the characteristics of the gate oxide film are analyzed from the measured time.

그러나, 상기와 같은 종래 기술에 따른 게이트 산화막의 특성 측정용 테스트 패턴은, 최종적으로 얻어진 소자에서의 게이트 산화막의 특성은 측정할 수는 있지만, 제조 공정중에서 플라즈마 식각 공정에 기인된 게이트 산화막의 손상(damage) 부위 및 손상된 정도를 관찰할 수 없는 문제점이 있다. 이것은 종래의 테스트 패턴에는 게이트 산화막의 손상 부위 및 손상 정도를 관찰할 수 있는 수단이 구비되지 않기 때문이다.However, the test pattern for measuring the characteristics of the gate oxide film according to the prior art as described above can measure the characteristics of the gate oxide film in the finally obtained device, but damage to the gate oxide film due to the plasma etching process during the manufacturing process ( damage) There is a problem that can not observe the area and the degree of damage. This is because the conventional test pattern is not provided with a means for observing the damage site and the degree of damage of the gate oxide film.

자세하게, PECVD(Plasma Enhanced Chemical Vapoor Deposition) 방식으로 식각 공정을 수행한 후, 금속 패드에서 게이트로 전류를 인가하면, 상기한 식각 공정에서 식각 마스크로 사용되어진 감광막이 장벽 역할을 하여 게이트 산화막으로 전류가 전달되지 않기 때문에, 소자의 제조 공정중에는 게이트 산화막의 손상을 관찰할 수 없고, 아울러, 그 손상 정도도 관찰할 수 없다.In detail, after performing an etching process using a Plasma Enhanced Chemical Vapoor Deposition (PECVD) method, when a current is applied from the metal pad to the gate, the photoresist used as an etching mask in the above etching process acts as a barrier and the current flows into the gate oxide layer. Since it is not transmitted, damage to the gate oxide film cannot be observed during the manufacturing process of the device, and at the same time, the damage degree cannot be observed.

따라서, 본 발명은 상기와 같은 문제점을 해결하기 위하여 안출된 것으로서, 소자의 제조 공정중에서도 게이트 산화막의 손상 부위 및 그 손상 정도를 용이하게 관찰할 수 있는 게이트 산화막의 특성 및 손상 측정용 테스트 패턴을 제공하는데, 그 목적이 있다.Accordingly, the present invention has been made to solve the above problems, and provides a test pattern for measuring the characteristics and damage of the gate oxide film, which can easily observe the damage site and the degree of damage of the gate oxide film even during the manufacturing process of the device. There is a purpose.

제1도는 종래 기술에 따른 게이트 산화막의 특성 측정용 테스트 패턴을 도시한 평면도.1 is a plan view showing a test pattern for measuring characteristics of a gate oxide film according to the prior art.

제2도는 제1도의 II-II′선을 따라 절단하여 나타낸 단면도.2 is a cross-sectional view taken along the line II-II 'of FIG.

제3도는 본 발명의 실시예에 따른 게이트 산화막의 특성 및 손상 측정용 테스트 패턴을 도시한 평면도.3 is a plan view showing a test pattern for measuring the characteristics and damage of the gate oxide film according to an embodiment of the present invention.

제4도는 제3도의 IV-IV′선을 따라 절단하여 나타낸 단면도.4 is a cross-sectional view taken along the line IV-IV 'of FIG.

* 도면의 주요부분에 대한 부호의 설명* Explanation of symbols for main parts of the drawings

21 : 반도체 기판 25 : 게이트 폴리21: semiconductor substrate 25: gate poly

24 : 콘택홀 26 : 층간 절연막24 contact hole 26 interlayer insulating film

27 : 금속 패드27: metal pad

상기와 같은 목적을 달성하기 위한 본 발명의 게이트 산화막의 특성 및 손상 측정용 테스트 패턴은, 소자 분리막에 의하여 액티브 영역이 한정된 반도체 기판; 상기 반도체 기판 표면에 형성된 게이트 산화막; 상기 게이트 산화막 상부에 형성된 게이트; 상기 게이트와 콘택된 금속 패드; 상기 게이트와 금속 패드 사이에 개재되어, 그들간을 절연시키는 층간절연막; 및 상기 반도체 기판의 액티브 영역 상부의 상기 층간절연막 부분 상에 등간격으로 배치됨과 아울러, 그 일측이 상기 금속 패드와 연결되며, 상기 게이트 산화막의 손상 정도를 측정하도록 기능하는 바(bar) 형상을 갖는 수 개의 안테나를 포함하여 이루어진다.The test pattern for measuring the characteristics and damage of the gate oxide film of the present invention for achieving the above object is a semiconductor substrate in which the active region is limited by the device isolation film; A gate oxide film formed on a surface of the semiconductor substrate; A gate formed on the gate oxide layer; A metal pad in contact with the gate; An interlayer insulating film interposed between the gate and the metal pad to insulate them; And a bar shape disposed on the interlayer insulating film portion over the active region of the semiconductor substrate and connected to the metal pad at one side thereof and having a bar shape for measuring a degree of damage of the gate oxide film. It consists of several antennas.

본 발명에 따르면, 플라즈마 식각 공정에 기인된 게이트 산화막의 손상 부위 및 그 손상 정도를 제조 공정중에서도 관찰할 수 있기 때문에, 반도체 소자의 신뢰성 및 제조수율을 향상시킬 수 있다.According to the present invention, since the damage site and the degree of damage of the gate oxide film caused by the plasma etching process can be observed even during the manufacturing process, the reliability and manufacturing yield of the semiconductor device can be improved.

[실시예]EXAMPLE

이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 보다 상세하게 설명하도록 한다.Hereinafter, exemplary embodiments of the present invention will be described in detail with reference to the accompanying drawings.

제3도는 본 발명의 실시예에 따른 게이트 산화막의 특성 및 손상 측정용 테스트 패턴의 평면도로서, 도시된 바와 같이, 소자분리막에 의해 액티브 영역(A)이 한정된 반도체 기판(21) 상에 게이트 폴리(25) 및 층간 절연막(도시안됨)이 형성된다. 또한, 상기 소자분리막의 상부에는 금속 패드(27)가 형성되며, 상기 금속 패드(27)는 게이트 폴리(25)와 콘택(CC)된다.3 is a plan view of a test pattern for measuring a property and a damage of a gate oxide film according to an exemplary embodiment of the present invention. As shown in FIG. 25) and an interlayer insulating film (not shown) are formed. In addition, a metal pad 27 is formed on the device isolation layer, and the metal pad 27 is in contact with the gate poly 25.

여기서, 상기 금속 패드(27)는 상기 게이트 폴리(25)와 상기 금속 패드(27)사이의 콘택(CC)을 위한 플라즈마 식각 공정중에서 초래되는 게이트 산화막의 손상 및 그에 따른 특성을 측정하기 위한 수 개의 바(bar) 형상을 갖는 안테나(27a)를 포함한다. 상기 안테나(27a)는 반도체 기판(21)의 액티브 영역(A) 상에 등간격으로 평행하게 배치되며, 아울러, 그 일측이 상기 금속 패드(27)와 연결되도록 설치된다.Here, the metal pad 27 may be used to measure damage to the gate oxide layer and its properties during the plasma etching process for the contact CC between the gate poly 25 and the metal pad 27. An antenna 27a having a bar shape is included. The antenna 27a is disposed in parallel on the active region A of the semiconductor substrate 21 at equal intervals, and one side thereof is connected to the metal pad 27.

제4도는 제3도의 IV-lV′선을 따라 절단하여 나타낸 단면도로서, 이를 참조하여 상기 게이트 산화막의 특성 및 손상 측정용 테스트 패턴의 제조방법을 설명하면 다음과 같다.FIG. 4 is a cross-sectional view taken along line IV-VV ′ of FIG. 3. Referring to this, a method of manufacturing a test pattern for measuring characteristics and damage of the gate oxide film is as follows.

먼저, 액티브 영역이 한정되도록, 반도체 기판(21)의 일부분에 공지된 공정을 통해 소자분리막(22)이 형성되고, 그런다음, 상기 소자분리막(22)에 의해 한정된 상기 반도체 기판(21)의 액티브 영역 상에 게이트 산화막(23)이 형성된다. 이어서, 전체 상부에 게이트 실리콘(24) 및 게이트 폴리(25)가 순차적으로 형성되고, 상기 게이트 폴리(25) 상에 상기 게이트 폴리(25)와 후속에서 형성될 금속 패드간을 절연시키기 위한 층간절연막(26)이 형성된다.First, a device isolation film 22 is formed through a known process on a portion of the semiconductor substrate 21 so that the active region is defined. Then, the active portion of the semiconductor substrate 21 defined by the device isolation film 22 is formed. A gate oxide film 23 is formed on the region. Subsequently, a gate silicon 24 and a gate poly 25 are sequentially formed on the whole, and an interlayer insulating film for insulating the gate poly 25 and the metal pad to be subsequently formed on the gate poly 25. 26 is formed.

다음으로, 상기 소자분리막(22) 상부의 상기 게이트 폴리(25) 부분을 노출시키는 콘택홀이 형성되도록, 플라즈마 식각 공정을 통해 상기 층간절연막(26)의 일부분이 식각되고, 그리고나서, 상기 층간절연막(26) 상에 상기한 플라즈마 식각공정에 기인된 게이트 산화막의 손상을 측정할 수 있는 수단, 즉, 안테나(27a)를 포함한 금속 패드(27)가 형성된다. 이때, 상기 금속 패드(27)는 상기 콘택홀 내부 및 이에 인접된 층간절연막 부분 상에 형성되며, 상기 안테나(27a)는 액티브 영역상부의 층간절연막 부분 상에 형성된다.Next, a portion of the interlayer insulating layer 26 is etched through a plasma etching process so that a contact hole exposing the gate poly 25 portion on the device isolation layer 22 is formed, and then, the interlayer insulating layer On (26), means for measuring damage to the gate oxide film caused by the plasma etching process described above, that is, a metal pad 27 including an antenna 27a is formed. In this case, the metal pad 27 is formed on the interlayer insulating film portion inside and adjacent to the contact hole, and the antenna 27a is formed on the interlayer insulating film portion on the active region.

상기와 같은 공정을 통해 제조된 본 발명의 실시예에 따른 게이트 산화막의 특성 및 손상 측정용 테스트 패턴은 소자의 제조 공정중에서도 플라즈마 식각공정에 기인된 게이트 산화막의 손상을 관찰할 수 있다. 이것은, 플라즈마 식각 공정에서 발생된 유도 전류를 이용한 게이트 산화막 손상 및 특성의 측정시, 상기 플라즈마 유도 전류가 안테나를 따라 이동되는 것에 기인하여, 플라즈마 식각 공정에서 식각 마스크로 사용되는 감광막에 의해 전류의 흐름이 차단되지 않기 때문이다.The test pattern for measuring the characteristics and damage of the gate oxide film according to the embodiment of the present invention manufactured by the above process can observe the damage of the gate oxide film due to the plasma etching process even during the device manufacturing process. This is due to the fact that the plasma induced current is moved along the antenna when measuring the gate oxide damage and characteristics using the induced current generated in the plasma etching process, so that the current flows by the photosensitive film used as an etching mask in the plasma etching process. Because it is not blocked.

따라서, 플라즈마 식각 공정후, 인-라인(In-line)에서 게이트 산화막의 손상부위 및 그 손상 정도를 손쉽게 측정할 수 있다.Therefore, after the plasma etching process, the damaged portion of the gate oxide film and its degree of damage in the in-line can be easily measured.

한편, 본 발명은 상기한 실시예에서 나타낸 층 이외에도 필요에 따라 게이트 산화막의 특성 및 손상을 측정할 수 있는 안테나를 포함하는 층을 추가로 구비시킬 수 있다.Meanwhile, the present invention may further include a layer including an antenna capable of measuring the characteristics and damages of the gate oxide film in addition to the layer shown in the above embodiment.

이상에서와 같이, 본 발명의 게이트 산화막의 특성 및 손상 측정용 테스트 패턴은 바 형상을 갖는 수 개의 안테나를 구비시킴으로써, 반도체 소자의 제조 공정중에서도 플라즈마 식각 공정에 기인된 게이트 산화막의 손상 부위 및 그 손상 정도를 관찰할 수 있으며, 이에 따라, 상기 게이트 산화막에 대한 보상이 이루어지도록 할 수 있는 것에 기인하여 상기 게이트 산화막의 특성을 유지시킬 수 있으며, 결과적으로는, 반도체 소자의 신뢰성 및 제조수율을 향상시킬 수 있는 효과를 얻고 있으나, 한편, 여기에서는 본 발명의 특정 실시예에 대하여 설명하고 도시하였지만, 당업자에 의하여 이에 대한 수정과 변형을 할 수 있다. 따라서, 이하, 특허청구의 범위는 본 발명의 진정한 사상과 범위에 속하는 한 모든 수정과 변형을 포함하는 것으로 이해할 수 있다.As described above, the test pattern for measuring the characteristics and damage of the gate oxide film of the present invention includes a plurality of antennas having a bar shape, so that the damaged portion of the gate oxide film and the damage caused by the plasma etching process during the semiconductor device manufacturing process can be provided. The degree can be observed, and accordingly, the characteristics of the gate oxide film can be maintained due to being able to compensate for the gate oxide film, thereby improving the reliability and manufacturing yield of the semiconductor device. Although it is possible to obtain an effect, on the other hand, while specific embodiments of the present invention have been described and illustrated, it can be modified and modified by those skilled in the art. Accordingly, the following claims are to be understood as including all modifications and variations as long as they fall within the true spirit and scope of the present invention.

Claims (3)

소자 분리막에 의하여 액티브 영역이 한정된 반도체 기판; 상기 반도체 기판 표면에 형성된 게이트 산화막; 상기 게이트 산화막 상부에 형성된 게이트; 상기 게이트와 콘택된 금속 패드; 상기 게이트와 금속 패드 사이에 개재되어, 그들간을 절연시키는 층간절연막; 및 상기 반도체 기판의 액티브 영역 상부의 상기 층간절연막 부분 상에 등간격으로 배치됨과 아울러, 그 일측이 상기 금속 패드와 연결되며, 상기 게이트 산화막의 손상 정도를 측정하도록 기능하는 바(bar) 형상을 갖는 수 개의 안테나를 포함하여 이루어지는 것을 특징으로 하는 게이트 산화막의 특성 및 손상 측정용 테스트 패턴.A semiconductor substrate in which an active region is defined by an isolation layer; A gate oxide film formed on a surface of the semiconductor substrate; A gate formed on the gate oxide layer; A metal pad in contact with the gate; An interlayer insulating film interposed between the gate and the metal pad to insulate them; And a bar shape disposed on the interlayer insulating film portion over the active region of the semiconductor substrate and connected to the metal pad at one side thereof and having a bar shape for measuring a degree of damage of the gate oxide film. Test pattern for measuring the characteristics and damage of the gate oxide film comprising a plurality of antennas. 제1항에 있어서, 상기 게이트는 실리콘과 폴리실리콘의 적층 구조로 이루어진 것을 특징으로 하는 게이트 산화막의 특성 및 손상 측정용 테스트 패턴.The test pattern of claim 1, wherein the gate has a stacked structure of silicon and polysilicon. 제1항에 있어서, 상기 게이트와 금속 패드의 콘택은, 상기 소자 분리막 상부 위치에서 이루어진 것을 특징으로 하는 게이트 산화막의 특성 및 손상 측정 테스트 패턴.The test pattern of claim 1, wherein the contact between the gate and the metal pad is formed at an upper portion of the device isolation layer.
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* Cited by examiner, † Cited by third party
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