KR100270610B1 - 이종접합 바이폴라 트랜지스터 제조방법 - Google Patents

이종접합 바이폴라 트랜지스터 제조방법 Download PDF

Info

Publication number
KR100270610B1
KR100270610B1 KR1019980033650A KR19980033650A KR100270610B1 KR 100270610 B1 KR100270610 B1 KR 100270610B1 KR 1019980033650 A KR1019980033650 A KR 1019980033650A KR 19980033650 A KR19980033650 A KR 19980033650A KR 100270610 B1 KR100270610 B1 KR 100270610B1
Authority
KR
South Korea
Prior art keywords
layer
etching
emitter
base
bipolar transistor
Prior art date
Application number
KR1019980033650A
Other languages
English (en)
Other versions
KR20000014294A (ko
Inventor
강봉구
이재길
이일상
오태경
Original Assignee
최동환
국방과학연구소
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 최동환, 국방과학연구소 filed Critical 최동환
Priority to KR1019980033650A priority Critical patent/KR100270610B1/ko
Publication of KR20000014294A publication Critical patent/KR20000014294A/ko
Application granted granted Critical
Publication of KR100270610B1 publication Critical patent/KR100270610B1/ko

Links

Classifications

    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007Multistep manufacturing processes
    • H01L29/66075Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66234Bipolar junction transistors [BJT]
    • H01L29/66242Heterojunction transistors [HBT]
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/02Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/08Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
    • H01L29/0804Emitter regions of bipolar transistors
    • H01L29/0817Emitter regions of bipolar transistors of heterojunction bipolar transistors
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/02Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/10Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode not carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
    • H01L29/1004Base region of bipolar transistors
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/70Bipolar devices
    • H01L29/72Transistor-type devices, i.e. able to continuously respond to applied control signals
    • H01L29/73Bipolar junction transistors
    • H01L29/737Hetero-junction transistors

Abstract

본 발명은 이종접합 바이폴라 트랜지스터 제조방법에 관한 것으로, 종래 이종접합 바이폴라 트랜지스터 제조방법은 에미터를 습식식각하는 과정에서 에미터 전극과 에미터의 접촉저항을 줄이기 위해 형성하는 저항감소층 및 베이스가 식각되어 에미터 및 베이스의 저항이 증가하게 되어 이종접합 바이폴라 트랜지스터의 특성이 열화되는 문제점이 있었다. 이와 같은 문제점을 감안한 본 발명은 상기 에미터를 식각하는 과정에서 그 상부의 저항감소층 측면에 식각방지막을 형성하고, 그 에미터와 베이스를 선택적으로 식각하는 선택적 식각용액으로 에미터를 식각하여 에미터를 식각할 때, 저항감소층과 베이스가 식각되는 것을 방지하여 에미터와 베이스의 저항이 증가하는 것을 방지함으로써, 이종접합 바이폴라 트랜지스터의 특성을 향상시키는 효과가 있다.

Description

이종접합 바이폴라 트랜지스터 제조방법
본 발명은 이종접합 바이폴라 트랜지스터 제조방법에 관한 것으로, 특히 에미터와 베이스의 식각 공정에서 에미터 AlGaAs층을 식각하는 과정에서 보호막을 사용하여 에미터 InGaAs층이 식각되는 것을 방지하여, 식각 공정의 안정성 개선 및 소자의 특성을 향상시키는데 적당하도록 한 이종접합 바이폴라 트랜지스터 제조방법에 관한 것이다.
일반적으로, 이종접합 바이폴라 트랜지스터(HETERO JUNCTION BIPOLAR TRANSISTOR)는 에미터에 밴드갭이 넓은 반도체를 사용하고, 베이스에 밴드갭이 좁은 반도체를 사용하여 전자의 주입효율을 향상시킨 것으로, 전류의 증폭율을 단일접합 바이폴라 트랜지스터(HOMO JUNCTION BIPOLAR TRANSISTOR)와 같은 정도로 설정하면 베이스의 농도를 높게 하여 베이스 저항을 줄일 수 있고, 이에 따라 고주파 동작이 가능하게 되며, 이와 같은 이종접합 바이폴라 트랜지스터를 제조하는 종래 이종접합 바이폴라 트랜지스터 제조방법을 첨부한 도면을 참조하여 상세히 설명하면 다음과 같다.
도1a 내지 도1f는 종래 이종접합 바이폴라 트랜지스터의 제조공정 수순단면도로서, 이에 도시한 바와 같이 기판(1)의 상부에 n형 콜렉터층(2), 갈륨비소 베이스층(3), 알루미늄 갈륨비소층(4), 갈륨비소층(5), 인듐갈륨비소층(6)을 순차적으로 적층하는 단계(도1a)와; 상기 인듐갈륨비소층(6)의 상부에 포토레지스트(PR1)를 도포하고, 패턴을 형성하여 상기 인듐갈륨비소층(6)의 상부일부를 노출시키는 단계(도1b)와; 상기 노출된 인듐갈륨비소층(6)의 상부에 에미터 금속층(7)을 증착하고, 상기 포토레지스트(PR1)를 제거하는 단계(도1c)와; 상기 에미터 금속층(7)을 마스크로 하는 식각공정으로 상기 인듐갈륨비소층(6)과, 갈륨비소층(5)을 순차적으로 식각하여 알루미늄 갈륨비소층(4)의 일부를 노출시키는 단계(도1d)와; 상기 노출된 알루미늄 갈륨비소층(4)을 습식식각하여 그 하부의 갈륨비소 베이스층(3)을 노출시키고, 자기정렬법을 이용하여 상기 노출된 갈륨비소 베이스층(3)의 상부에 상기 알루미늄 갈륨비소층(4)과 이격되는 베이스 금속층(8)을 형성하는 단계(도1e)와; 상기 기판(1)의 하부에 금속을 증착하여, 콜렉터 금속층(9)을 형성하는 단계(도1f)를 포함하여 구성된다.
이하, 상기와 같은 종래 이종접합 바이폴라 트랜지스터 제조방법을 좀 더 상세히 설명한다.
먼저, 도1a에 도시한 바와 같이 갈륨비소(GaAs) 기판(1)의 상부에 유기금속 화학기상 증착법(METALORANIC CHEMICAL VAPOR DEPOSITION, MOCVD) 또는 분자선 성장법(MOLECULAR BEAM EPITAXY, MEB)을 사용하여, n형 콜렉터층(2), p형인 갈륨비소 베이스층(3), 에미터의 능동영역인 알루미늄 갈륨비소층(4, 이하 AlGaAs층), 갈륨비소층(5, 이하 GaAs층), 접촉저항을 줄이기 위해 형성하는 인듐갈륨비소층(6, 이하 InGaAs층)을 증착 또는 성장시킨다.
이때, 사용되는 기판(1) 및 각 층(2~6)의 두께와 도핑농도, 도판트 및 도핑 형(TYPE)을 도2의 표에 나타내었다.
그 다음, 도1b에 도시한 바와 같이 상기 형성한 InGaAs층(6)의 상부에 포토레지스트(PR1)를 도포하고, 노광 및 현상하여 상기 InGaAs층(6)의 상부일부를 노출시키는 패턴을 형성한다.
그 다음, 도1c에 도시한 바와 같이 상기 노출된 InGaAs층(6)과 상기 패턴이 형성된 포토레지스트(PR1)의 상부에 금속을 증착하여 그 노출된 InGaAs층(6)의 상부에 접속되는 에미터 금속층(7)을 형성하고, 상기 포토레지스트(PR1)와 그 포토레지스트(PR1)의 상부에 위치하는 금속을 제거한다.
그 다음, 도1d에 도시한 바와 같이 황산용액을 식각용액으로 사용하는 식각공정으로 상기 에미터 금속층(7)의 하부측면에 위치하는 InGaAs층(6)을 식각한다. 이때의 식각은 등방성식각으로 식각의 결과 잔존하는 InGaAs층(6)은 상기 에미터 금속층(7)보다 작게 된다. 그리고, 상기 InGaAs층(6)의 식각으로 노출되는 GaAs층(5)은 상기 InGaAs층(6)과 선택적식각이 가능하도록 건식식각하여 그 하부의 AlGaAs층(4)의 일부를 노출시킨다.
그 다음, 도1e에 도시한 바와 같이 상기 노출된 AlGaAs층(4)을 황산용액으로 습식식각하여 그 하부의 GaAs 베이스층(3)의 일부를 노출시킨다. 이때 식각에 사용하는 황산용액은 AlGaAs층(4)과 GaAs 베이스층(3)에 대하여 선택적으로 식각할 수 없으며, 식각을 중단할 식각종료점을 정확하게 맞추지 않으면, 그 하부의 GaAs층(3) 까지도 식각되며, 상기 InGaAs층(6) 또한 식각된다.
그 다음, 상기 황산을 이용한 식각공정으로 AlGaAs층(4)의 식각으로 노출되는 GaAs 베이스층(3)에 자기정렬법을 이용하여 상기 노출된 갈륨비소 베이스층(3)의 상부에 금속을 증착하여 베이스 금속층(8)을 형성한다.
그 다음, 도1f에 도시한 바와 같이 상기 기판(1)의 하부에 금속을 증착하여, 콜렉터 금속층(9)을 형성한다.
상기한 바와 같이 종래 이종접합 바이폴라 트랜지스터 제조방법은 에미터 능동영역인 AlGaAs층을 습식식각하는 과정에서 에미터 전극과 에미터의 접촉저항을 줄이기 위해 형성하는 InGaAs층이 식각되어 에미터의 저항이 증가하게 되며, 그 하부의 베이스층을 식각하여 베이스층의 두께가 얇아지게 되어 베이스 저항이 증가하여 최대 발진주파수가 감소하여, 이종접합 바이폴라 트랜지스터의 특성이 열화되는 문제점이 있었다.
이와 같은 문제점을 감안한 본 발명은 에미터 능동영역인 AlGaAs층을 식각하는 과정에서 InGaAs층 및 GaAs 베이스와 선택적으로 식각되어 에미터 및 베이스 저항의 증가를 방지하는 이종접합 바이폴라 트랜지스터 제조방법을 제공함에 그 목적이 있다.
도1a 내지 도1f는 종래 이종접합 바이폴라 트랜지스터 제조공정 수순단면도.
도2는 일반적인 이종접합 트랜지스터의 각 막의 특성을 표시한 표를 보인도.
도3a 내지 도3h는 본 발명 이종접합 바이폴라 트랜지스터 제조공정 수순단면도.
도4는 식각용액의 특성을 나타낸 표를 보인도.
***도면의 주요 부분에 대한 부호의 설명***
1:기판 2:n형 콜렉터층
3:갈륨비소 베이스층 4:알루미늄 갈륨비소층
5:갈륨비소층 6:인듐갈륨비소층
7:에미터 금속층 8:베이스 금속층
9:콜렉터 금속층 10:질화막
상기와 같은 목적은 기판의 상부에 콜렉터, 베이스, 에미터 및 저항감소층을 순차적으로 증착하고, 그 저항감소층의 상부일부에 에미터전극을 증착한 후, 그 에미터전극을 식각마스크로 하는 식각공정으로 저항감소층을 식각하여 상기 에미터의 일부를 노출시키는 에미터 노출단계와; 상기 저항감소층의 측면에 식각방지막을 형성하는 식각방지막 형성단계와; 상기 에미터 노출단계에서 노출된 에미터를 그 하부의 베이스와 선택적식각이 가능한 선택적식각용액으로 식각하여 그 하부의 베이스의 일부를 노출시키는 베이스 노출단계와; 상기 노출된 베이스에 자기정렬법으로 금속을 증착하여 베이스전극을 형성하는 베이스전극 형성단계와; 상기 기판의 저면에 금속을 증착하여 콜렉터전극을 형성하는 콜렉터전극 형성단계를 포함하여 구성함으로써 달성되는 것으로, 이와 같은 본 발명 이종접합 바이폴라 트랜지스터 제조방법을 첨부한 도면을 참조하여 상세히 설명하면 다음과 같다.
도3a 내지 도3h는 본 발명 이종접합 바이폴라 트랜지스터의 제조공정 수순단면도로서, 이에 도시한 바와 같이 기판(1)의 상부에 n형 콜렉터층(2), 갈륨비소 베이스층(3), 알루미늄 갈륨비소층(4), 갈륨비소층(5), 인듐갈륨비소층(6)을 순차적으로 적층하는 단계(도3a)와; 상기 인듐갈륨비소층(6)의 상부에 포토레지스트(PR1)를 도포하고, 패턴을 형성하여 상기 인듐갈륨비소층(6)의 상부일부를 노출시키는 단계(도3b)와; 상기 노출된 인듐갈륨비소층(6)의 상부에 에미터 금속층(7)을 증착하고, 상기 포토레지스트(PR1)를 제거하는 단계(도3c)와; 상기 에미터 금속층(7)을 마스크로 하는 식각공정으로 상기 인듐갈륨비소층(6)과, 갈륨비소층(5)을 순차적으로 식각하여 알루미늄 갈륨비소층(4)의 일부를 노출시키는 단계(도3d)와; 상기 노출된 알루미늄 갈륨비소층(4)과 상기 일부가 식각되고 잔존하는 갈륨비소층(5), 인듐갈륨비소층(5)의 측면 및 상기 에미터 금속층(7)의 전면에 질화막(10)을 증착하는 단계(도3e)와; 상기 증착한 질화막(10)을 건식식각하여 갈륨비소층(5)과 인듐갈륨비소층(5)의 측면에만 선택적으로 질화막(10)을 잔존시키는 단계(도3f)와; 상기 노출된 알루미늄 갈륨비소층(4)을 그 하부의 갈륨비소 베이스층(3)과는 선택적식각이 가능한 선택적 식각용액으로 습식식각하여 그 하부의 갈륨비소 베이스층(3)을 노출시키고, 자기정렬법을 이용하여 상기 노출된 갈륨비소 베이스층(3)의 상부에 상기 알루미늄 갈륨비소층(4)과 이격되는 베이스 금속층(8)을 형성하는 단계(도3g)와; 상기 기판(1)의 하부에 금속을 증착하여, 콜렉터 금속층(9)을 형성하는 단계(도3h)를 포함하여 구성된다.
이하, 상기와 같이 구성된 본 발명 이종접합 바이폴라 트랜지스터 제조방법을 좀 더 상세히 설명한다.
먼저, 도3a에 도시한 바와 같이 갈륨비소(GaAs) 기판(1)의 상부에 유기금속 화학기상 증착법(MOCVD) 또는 분자선 성장법(MBE)을 사용하여, n형 콜렉터층(2), p형인 갈륨비소 베이스층(3), 에미터의 능동영역인 알루미늄 갈륨비소층(4, 이하 AlGaAs층), 갈륨비소층(5, 이하 GaAs층), 접촉저항을 줄이기 위해 형성하는 인듐갈륨비소층(6, 이하 InGaAs층)을 증착 또는 성장시킨다.
그 다음, 도3b에 도시한 바와 같이 상기 형성한 InGaAs층(6)의 상부에 포토레지스트(PR1)를 도포하고, 노광 및 현상하여 상기 InGaAs층(6)의 상부일부를 노출시키는 패턴을 형성한다.
그 다음, 도3c에 도시한 바와 같이 상기 노출된 InGaAs층(6)과 상기 패턴이 형성된 포토레지스트(PR1)의 상부에 금속을 증착하여 그 노출된 InGaAs층(6)의 상부에 접속되는 에미터 금속층(7)을 형성하고, 상기 포토레지스트(PR1)와 그 포토레지스트(PR1)의 상부에 위치하는 금속을 제거한다.
그 다음, 도3d에 도시한 바와 같이 황산용액을 식각용액으로 사용하는 식각공정으로 상기 에미터 금속층(7)의 하부측면에 위치하는 InGaAs층(6)을 식각한다. 이때의 식각은 등방성식각으로 식각의 결과 잔존하는 InGaAs층(6)은 상기 에미터 금속층(7)보다 작게 된다. 그리고, 상기 InGaAs층(6)의 식각으로 노출되는 GaAs층(5)은 상기 InGaAs층(6)과 선택적식각이 가능하도록 건식식각하여 그 하부의 AlGaAs층(4)의 일부를 노출시킨다.
그 다음, 도3e에 도시한 바와 같이 상기와 같은 식각공정으로 AlGaAs층(4)의 노출부 상부전면과, 상기 에미터 금속층(7)의 노출된 전면 및 상기 일부가 식각된 InGaAs층(6), GaAs층(5)의 측면에 질화막(10)을 증착한다.
이와 같이 증착되는 질화막(10)은 상기 InGaAs층(6)의 측면부에 증착되는 질화막(10)이 가장 중요하며, 이부분에 증착이 잘되게 하기 위해서 플라즈마 강화 화학기상증착법(PLASMA ENHANCED CHEMICAL VAPOR DEPOSITION,PECVD)을 이용하여 증착한다. 재현성있는 결과를 얻기 위해서는 상기 증착되는 질화막(10)의 두께를 결정해야 하며, 너무 얇으면 식각보호막으로서의 역할을 수행할 수 없으며, 또한 너무 두꺼우면, 베이스 금속층(8)을 형성하는 과정에서 자기정렬법을 사용할 수 없게 된다.
이와 같은 이유로 실험결과 질화막(10)의 두께는 1000 이 최적의 두께인 것으로 실험되었으며, 증착율은 가능한 작게하여 상기 InGaAs층(6)과 GaAs층(5)의 측면부에 잘 증착될 수 있게한다. 이와 같이 증착된 질화막(10)은 그 막의 치밀도를 향상시키기 위해 열처리를 해야하며, 열처리를 해야하는 하는 이유는 증착된 질화막(10)의 공극을 통해 식각용액이 침투할 수 있기 때문이다. 실제로 NH3 40SCCM, SiH45SCCM이 흐르는 분위기에서 150mTorr의 압력, 300℃의 온도, 입사전력 150W, 반사전력 75W를 유지시켜 증착하면, 열처리를 하지 않을 경우 증착율이 175 /min이고, 열처리를 하는 경우 115 /min으로 나타나며, 열처리 후 굴절율은 1.96으로 열처리 전의 굴절율인 1.90에 비해 증가함을 알수 있다. 즉, 막의 치밀도가 열처리를 통해 개선되었으며, 이와 같은 열처리는 질소 분위기에서 300℃의 온도로 10분간 실시한다.
그 다음, 도3f에 도시한 바와 같이, 상기와 같이 질화막(10)을 증착한 후에는 그 질화막(4)을 건식식각하여 상기 에미터 금속층(7)의 하부에 위치하며, 상기 InGaAs층(6)과 GaAs층(5)의 측면에 위치하는 질화막(10)만을 잔존시킨다. 이때 잔존하는 질화막(10)은 이후의 식각공정에서 InGaAs층(6)이 식각되는 것을 방지하는 식각방지막으로서의 역할을 수행하게 된다.
이때, 질화막(10)을 식각하는 공정은 반응 표면의 위에 반응성이온이 수직방향으로 입사되는 리엑티브 이온 식각법(REACTIVE ION ETCH)을 사용하며, 직류바이어스는 200V, 식각율은 약 1000 /min의 조건으로 식각한다. 이와 같은 리엑티브 이온 식각법은 반응성이온이 반응막의 표면에 수직으로 입사되므로, 상기 에미터 금속층(7)의 상부 및 측면과 상기 AlGaAs층(4)의 상부에 증착된 질화막(10)이 선택적으로 식각되는 비등방성식각이 이루어진다.
그 다음, 도3g에 도시한 바와 같이 상기 질화막(10)의 식각으로 노출된 AlGaAs층(4)을 그 하부의 GaAs 베이스층(3)과는 선택적인 식각이 가능한 식각용액으로 식각하여 GaAs 베이스층(3)의 일부를 노출시킨다.
이때의 식각용액은 AlGaAs층(4)에만 포함되어 있는 Al원소와 선택적으로 반응하는 용액을 이용한다. 이러한 용액을 사용할 경우 이론상으로는 AlGaAs층(4)의 Al이 용액에 반응하여 분해되므로 식각현상이 일어나지만 GaAs 베이스층(3)에는 이 용액에 반응하는 Al이 포함되어 있지않기 때문에 식각이 이루어지지 않으나, 실제로는 무한대의 선택도를 갖는 식각용액은 없으므로 Ga과 비교해 Al에 큰 반응성을 갖는 용액을 이용하여 식각을 한다. 이와 같은 선택적 식각을 목적으로 개발된 용액은 KI+I2+H2O용액, HF용액, K3Fe(CN)6+K4Fe(CN)6+H2O용액, K2Cr2O3+H3PO4+H2O용액 등이 있다. 그러나, 상기 KI+I2+H2O용액은 상기 AlGaAs층(4)과 GaAs층(3)에 대한 식각율이 너무 높고, 에미터 금속층(7)까지도 식각하는 문제점이 있으며, HF용액은 Al의 조성비가 0.5이상이 되어야만 식각반응이 일어나는데 AlGaAs층(4)의 Al조성비는 0.3이므로 사용할 수 없다. 또한 K3Fe(CN)6+K4Fe(CN)6+H2O용액은 AlGaAs층(4)과 GaAs 베이스층(3)에 대한 식각비가 용액 조성비에 따라 민감하게 변화하여 안정성 있는 선택적 식각이 용이하지 않은 문제점이 있다.
그리고, K2Cr2O3+H3PO4+H2O용액은 산성의 Cr2O7 2-이온이 Al에 식각반응을 일으키는 특성을 이용한다. 실험에 의해 측정된 용액의 조성비와 식각특성의 상관관계는 도4에 도시한 표에 나타내었으며, 이 표로부터 중크롬 이온농도와 pH값이 작을수록 식각 선택도와 식각율이 증가함을 알 수 있다. 또한 이용액은 Al의 조성비가 0.05이상인 경우에 반응을 시작하며, Al의 조성비가 클수록, 용액의 온도가 높을수록 식각율은 커지며, 식각 선택도는 용액의 온도, 중크롬 이온의 농도 및 용액의 pH값에 의해 결정된다. 이용액에 H3PO4대신 황산을 사용하는 경우는 식각 선택도가 줄어들게 되며, Cr2O7 2-이온의 발생원으로는 중크롬산 칼륨(K2Cr2O7)과 중크롬산 암모늄((NH4)2Cr2O7)를 사용한다. 이와 같이 K2Cr2O3+H3PO4+H2O용액은 상기 AlGaAs층(4)과 GaAs 베이스층(3)을 선택적으로 식각하는 최적의 용액이다. 그러나, K2Cr2O3+H3PO4+H2O용액은 AlGaAs층(4)뿐만 아니라 그 상부의 InGaAs층(6)도 식각할 수 있으나, 상기 InGaAs층(6)의 측면에는 식각방지막인 질화막(10)이 증착되어 식각되지 않는다.
그 다음, K2Cr2O3:H3PO4:H2O의 조성비가 0.615g:150ml:157.5ml의 비로 혼합한 K2Cr2O3+H3PO4+H2O용액을 이용하여 AlGaAs층(4)을 식각한다. 도4에 나타낸 바와 같이 이 용액은 Al0.3Ga0.7As층을 955 /min의 속도로 식각하며, GaAs를 35 /min의 속도로 식각하며, 선택도는 27이된다. 선택적 식각이므로 비교적 많은 공차(TOLERENCE)를 가지고 식각할 수 있다, 실제로 식각을 해보면 1000 의 AlGaAs층(4)을 식각하는데 1분 이상의 시간이 걸리며, 이는 에미터층의 아래부분은 AlGaAs층(4)의 조성비가 0에서 0.3으로 선형적으로 변하여 955 /min 이하의 식각속도를 갖게 되기 때문이다.
이와 같은 식각공정으로 AlGaAs층(4)을 식각하여 노출되는 GaAs 베이스층(3)의 상부에 자기정렬법을 이용하여 금속을 증착함으로써 상부에 베이스 금속층(8)을 형성한다.
그 다음, 도1h에 도시한 바와 같이 상기 기판(1)의 하부에 금속을 증착하여, 콜렉터 금속층(9)을 형성한다.
상기한 바와 같이 본 발명 이종접합 바이폴라 트랜지스터 제조방법은 AlGaAs인 에미터와 금속인 에미터전극의 접촉저항을 줄이기 위한 InGaAs층의 측면에 식각방지막을 형성하고, 그 에미터와 하부의 GaAs인 베이스를 선택적 식각이 가능한 식각용액으로 식각함으로써, 에미터와 베이스 저항의 증가를 방지하여 이종접합 바이폴라 트랜지스터의 특성이 열화되는 것을 방지하는 효과가 있다.

Claims (8)

  1. 기판의 상부에 콜렉터, 베이스, 에미터 및 저항감소층을 순차적으로 증착하고, 그 저항감소층의 상부일부에 에미터전극을 증착한 후, 그 에미터전극을 식각마스크로 하는 식각공정으로 저항감소층을 식각하여 상기 에미터의 일부를 노출시키는 에미터 노출단계와; 상기 저항감소층의 측면에 식각방지막을 형성하는 식각방지막 형성단계와; 상기 에미터 노출단계에서 노출된 에미터를 그 하부의 베이스와 선택적식각이 가능한 선택적식각용액으로 식각하여 그 하부의 베이스의 일부를 노출시키는 베이스 노출단계와; 상기 노출된 베이스에 자기정렬법으로 금속을 증착하여 베이스전극을 형성하는 베이스전극 형성단계와; 상기 기판의 저면에 금속을 증착하여 콜렉터전극을 형성하는 콜렉터전극 형성단계를 포함하여 된 것을 특징으로 하는 이종접합 바이폴라 트랜지스터 제조방법.
  2. 제 1항에 있어서, 식각방지막 형성단계는 상기 에미터전극의 전면과, 저항감소층의 측면 및 노출된 에미터의 상부전면에 질화막을 증착하는 질화막 증착단계와; 상기 증착된 질화막을 건식식각하여 상기 저항감소층의 측면에 위치하며, 상기 에미터전극보다 크지 않은 질화막을 잔존시키는 건식식각단계로 이루어진 것을 특징으로 하는 이종접합 바이폴라 트랜지스터 제조방법.
  3. 제 2항에 있어서, 상기 질화막 증착단계는 플라즈마 강화 화학기상증착법(PLASMA ENHANCED CHEMICAL VAPOR DEPOSITION,PECVD)을 이용하여 1000 의 두께를 갖도록 질화막을 증착하는 것을 특징으로 하는 이종접합 바이폴라 트랜지스터 제조방법.
  4. 제 2항에 있어서, 상기 질화막 증착단계로 질화막을 증착한 후에 질소분위기에서 300℃로 10분동안 증착된 질화막을 열처리하는 열처리단계를 더 포함하는 것을 특징으로 하는 이종접합 바이폴라 트랜지스터 제조방법.
  5. 제 2항에 있어서, 상기 건식식각단계에서 사용하는 건식식각법은 CF4가스를 반응가스로 사용하며, 직류 바이어스는 200V, 식각율은 1000 /min인 조건의 리엑티브 이온 식각법인 것을 특징으로 하는 이종접합 바이폴라 트랜지스터 제조방법.
  6. 제 1항에 있어서, 상기 선택적식각용액은 K2Cr2O3+H3PO4+H2O용액인 것을 특징으로 하는 이종접합 바이폴라 트랜지스터 제조방법.
  7. 제 6항에 있어서, 상기 K2Cr2O3+H3PO4+H2O용액은 K2Cr2O3:H3PO4:H2O의 조성비가 0.615g:150ml:157.5ml의 비로 혼합된 것을 특징으로 하는 이종접합 바이폴라 트랜지스터 제조방법.
  8. 제 6항 또는 제 7항에 있어서, K2Cr2O3+H3PO4+H2O용액에서 Cr2O7 2-이온의 발생원은 중크롬산 칼륨(K2Cr2O7)과 중크롬산 암모늄((NH4)2Cr2O7)인 것을 특징으로 하는 이종접합 바이폴라 트랜지스터 제조방법.
KR1019980033650A 1998-08-19 1998-08-19 이종접합 바이폴라 트랜지스터 제조방법 KR100270610B1 (ko)

Priority Applications (1)

Application Number Priority Date Filing Date Title
KR1019980033650A KR100270610B1 (ko) 1998-08-19 1998-08-19 이종접합 바이폴라 트랜지스터 제조방법

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1019980033650A KR100270610B1 (ko) 1998-08-19 1998-08-19 이종접합 바이폴라 트랜지스터 제조방법

Publications (2)

Publication Number Publication Date
KR20000014294A KR20000014294A (ko) 2000-03-06
KR100270610B1 true KR100270610B1 (ko) 2000-12-01

Family

ID=19547649

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1019980033650A KR100270610B1 (ko) 1998-08-19 1998-08-19 이종접합 바이폴라 트랜지스터 제조방법

Country Status (1)

Country Link
KR (1) KR100270610B1 (ko)

Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6737288B2 (en) * 2001-05-24 2004-05-18 Mitsubishi Denki Kabushiki Kaisha Method for fabricating a semiconductor device

Also Published As

Publication number Publication date
KR20000014294A (ko) 2000-03-06

Similar Documents

Publication Publication Date Title
US6238947B1 (en) Semiconductor light-emitting device and method of fabricating the same
US4111725A (en) Selective lift-off technique for fabricating gaas fets
JP3386207B2 (ja) Iii−v族物質のヘテロ構造のエッチング方法
US5508225A (en) Method for manufacturing semiconductor visible laser diode
JP3501520B2 (ja) 半導体レーザーダイオード製造方法
US5073812A (en) Heterojunction bipolar transistor
EP0322961A1 (fr) Procédé de réalisation d'un transistor bipolaire à hétérojonction
US5389574A (en) Selective etching method for III-V group semiconductor material using a mixed etching gas and a stop-etching gas
EP0507434A2 (en) Method of making semiconductor devices
US5330932A (en) Method for fabricating GaInP/GaAs structures
US5296389A (en) Method of fabricating a heterojunction bipolar transistor
US5770525A (en) Method of fabricating semiconductor device and method of fabricating high-frequency semiconductor device
US7541624B2 (en) Flat profile structures for bipolar transistors
KR100254715B1 (ko) 매우높은 이득의 헤테로 접합 바이폴라 트랜지스터 제조 방법
KR100270610B1 (ko) 이종접합 바이폴라 트랜지스터 제조방법
JP4537549B2 (ja) 化合物半導体装置の製造方法
US5362658A (en) Method for producing semiconductor device
EP0929109A1 (en) Method for manufacturing a semiconductor light emitting device
US5212103A (en) Method of making a heterojunction bipolar transistor
US20030160266A1 (en) Hetero-bipolar transistor
US20020117665A1 (en) Bipolar transistor
US5807765A (en) Processing of Sb-based lasers
US6664610B2 (en) Bipolar transistor and the method of manufacturing the same
Speier et al. MOVPE studies for a monolithically integrated DH laser/HBT laser driver
JP2685800B2 (ja) 半導体レーザ装置

Legal Events

Date Code Title Description
A201 Request for examination
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20050726

Year of fee payment: 6

LAPS Lapse due to unpaid annual fee