KR100270592B1 - 평면상의 구리 야금에 사용하기 위한 집적 패드 및 퓨즈 구조 - Google Patents
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Abstract
반도체 상호결선(interconnection)이 평면상의 구리 백 엔드 오브 라인(Back End of Line; BEOL)에 사용하기 위한 부식 방지 집적 퓨즈와 콘트롤드 콜랩스 칩 콘넥션(Controlled Collapse Chip Connection; C4) 구조를 포함한다. 구리를 사용하지 않은 퓨즈 재료가 구리 와이어링(Wiring)과 직접 연결된다.
Description
본 발명은 일반적으로 반도체 회로 제조에 관한 것으로, 특히 구리 야금(copper metallurgy)의 부식 방지를 제공하는 구리 상호결선 구조에 관한 것이다.
현재의 알루미늄과 산화물에 기초하는 상호결선 구조는 용장성과 동일성(redendancy and identification)을 위해서 금속 연결선의 레이저 퓨즈 파열을 이용한다. 퓨즈가 파열되는 동안 알루미늄에 형성되는 고유의 강한 패시베이팅 산화물은 파열된 퓨즈 구조를 위하여 우수한 부식 내성을 제공한다. 약한 패시베이팅 산화물과 높은 부식 감수성(corrosion susceptibility)을 가지는 구리 연결선의 경우에는 그렇지 않다. 약한 패시베이팅 산화물과 높은 부식 감수성은 상호결선 구조에 사용하기 위한 새로운 퓨즈 파열 방식을 요한다.
구레비취(Gurevich)의 미 합중국 특허 제4,873,506호에는 구리 도체와 접촉하는 비상감식(non-damascene) 퓨즈가 개시되어 있다. 이것은 불연속적인 재래식의 레이저에 의하지 않는(non-laser) 파열 퓨즈이다. 구레비취는 기판(substrate)에 퓨즈를 인쇄하고, 금속화된 종단(ends)을 연결하며, 퓨즈를 세라믹(ceramic) 재료로 코팅(coating)할 것을 제시한다.
평면의 구리 백 엔드 오브 라인(Back End of Line; BEOL)에 사용하기 위한 적당한 퓨즈와 콘트롤드 콜랩스 칩 콘넥션(Controlled Collapse Chip Connection; C4) 구조는 구리 BEOL 기술의 제조 가능성과 관련하여 미해결 문제점 중의 하나이다. 파열된 퓨즈는 산화성의 주변 환경과 작용중인 화학물질에 노출되어 있다. 구리가 논 셀프 리밋팅(non self limiting) 반응에서 쉽게 산화되므로, 산화물/알루미늄 시스템에서 사용되는 표준의 긴 퓨즈 또는 짧은 퓨즈 설계 구조를 구리 BEOL으로 변경하는 경우 위험성이 증가된다. 또한, 알루미늄에 기초한 BEOL 구조와의 접촉시 강인(robust)한 것으로 판명된 C4 구조는 구리 BEOL구조에 확장 적용할 수 없다.
따라서, 본 발명의 목적은 평면의 구리 BEOL에 사용하기 위한 부식 내성의 집적 퓨즈와 C4 구조를 제공하는 것이다. 본 발명은 로버스트 퓨즈(robust fuse)와 C4 구조를 구리 비이오엘(BEOL)에 집적한다. 본 발명은 더 낮은 위치의 구리 도체층과 접촉하는 동일 평면상의 알루미늄 상감식(damascene) 퓨즈와 C4 장벽 층(barrier layer)을 포함한다.
본 발명의 또 다른 목적은 높은 안정성의 성분과, 예를 들어 상감 방법과 알루미늄 또는 티타늄 텅스텐에 기초한 야금과 같은 반도체 비이오엘(BEOL) 처리 기술을 사용하여 퓨즈와 C4 구조를 제공하는 것이다.
동일 평면상의 상감식 퓨즈와 C4 장벽은 원하는 퓨즈 두께와 같은 두께를 가지는 패시베이팅 필름을 마지막 구리 와이어링(wiring) 층 위에 데포지션(deposition)시킴으로서 형성된다. C4 상호결선에 사용하기 위한 비어(via)를 정의하고 퓨즈가 형성될 트렌치(trench)를 정의하기 위해서 에칭(etching)이 사용된다. 퓨즈와 장벽을 형성할 야금 층이 데포지션되며, 이는 앞의 에칭 단계에 의해서 노출된 마지막 구리 와이어링 층과 접촉하게 된다. 불필요한 장벽/퓨즈 야금이 제거되고 마지막 패시베이션 층이 가해진다. C4가 C4 장벽 층과 접촉하도록 하는 최종 패시 베이션 층 내의 비어를 정의하기 위해서 에칭이 사용된다. 이 C4는 그 다음에 종래의 수단에 의해서 형성된다.
제1a도부터 제1g도는 퓨즈가 준비되고 있는 때의 집적된 퓨즈와 C4 구조의 단면도.
제2도는 본 발명의 단계의 흐름도이다.
＜도면의 주요부분에 대한 부호의 설명＞
1 : 기판 3 : 구리 와이어
4 : 구리 패드 6 : 퓨즈
9 : 최종 패시베이션 층 11 : C4 PLM
12 : C4 야금
도면, 특히 도 1a를 참조하면, 퓨즈와 장벽의 바람직한 두께와 동일한 두께를 갖는 질화 규소(silicon nitride; Si3N4)의 상층(2)과 함께 산화 규소(silicon oxide) 기판(1)의 단면도를 볼 수 있다. 비록 산화 규소와 질화 규소가 본 명세서에서 설명되는 실시예에서 예시적으로 사용되었지만, 본 분야의 통상의 지식을 가진자라면 다른 적당한 유전체 재료가 사용될 수 있음을 알 수 있다. 평면 구리 와이어(wires, 3)와 패드(4)는 상감(damascene) 기술로 형성될 수 있는 바와 같이 기판 유전체 재료(1)에 삽입되게 된다.
도 1b는 표준 포토레지스트(photoresist)와 에칭 처리를 한 후의 동일 단면도를 도시한 것이며, 퓨즈와 C4 장벽으로 사용될 질화물 내의 개방된 영역들(6, 5)이 규정되어 있다. 도 1c에는, C4 장벽(7)과 퓨즈(8)로 사용하기에 적합한 재료가 데포지션되어 정의되어 있다. 적합한 재료의 예로서 티타늄 텅스텐과 알루미늄이 포함된다. 불필요한 재료는 상감식 케미컬 미케니컬 폴리쉬(Chemical Mechanical Polish; CMP)법 또는 다른 적당한 기술에 의해 제거된다.
도 1d에 도시된 바와 같이 적절한 최종 패시베이션 층(9)이 부가된다. 적절한 최종 패시베이션 층의 예로서 이산화규소, 질화규소, 또는 이산화규소와 질화규소의 혼합물을 포함한다. 도 1e에는, C4 장벽 구조 상의 최종 패시베이션 층 안에, 표준 포토 레지스트 및 에칭 기술을 이용하여, 개방된 영역(10)을 규정하고 있다. 도 1f에 도시된 바와 같이 예를 들면 크롬, 구리, 및 금으로 구성되어 있는 C4 패드 리미팅 야금(Pad Limiting Metallurgies; PLM, 11)과 예를 들면 납과 주석으로 구성되어 있는 C4 야금(12)이 표준 금속화 기술, 예를 들면 금속 마스크를 통한 증착법(evaporation)을 사용하여 데포지션된다. 관련 기술 분야에서 통상의 지식을 가진자라면 TiWCu와 같은 다른 PLM 야금, 다른 C4 야금 및 데포지션 기술 (예를 들면, 전기도금술)이 사용될 수 있음을 이해할 수 있다. 이제, 반도체 집적 회로 장치는 전기적 테스트와 퓨즈 파열을 할 준비가 된 것이다. 도 1g의 도면 부호 13에서는, 레이저 퓨즈 파열이 일어나서 퓨즈가 제거된 것을 확인할 수 있다.
발명의 기술 단계들이 도 2의 흐름도에 도시된다. 박스 21로 표시된 제1 단계에서는, 매립된 구리 와이어, 패드 및 패시베이팅 막을 포함하는 기판이 제공된다(도 1a). 박스 22로 표시된 제2 단계에서는, 표준 포토 레지스트 에칭을 수행하여 퓨즈와 C4 장벽을 위한 개방 영역을 규정한다(도 1b). 그 다음, 박스 23에 도시된 바와 같이, 퓨즈와 C4 장벽이 데포지션되고, 이어서 박스 24에 표시된 바와 같이 상감식 케미컬 미케니컬 폴리싱이 행해져서 불필요한 재료들을 제거한다(도 1c). 박스 25로 표시된 제4 단계에서는, 최종 패시베이션 층이 데포지션된다(도 1d). 박스 26으로 표시된 제5 단계에서는, 최종 패시베이션 층이 C4 장벽 구조 위에 에칭된다(도 1e). 그 다음은, 박스 27에 표시된 바와 같이, PLM과 C4 야금이 데포지션된다(도 1f). 최종 단계에서는, 박스 28과 같이, 퓨즈 제거가 발생된다(도 1g).
본 발명이 하나의 실시예에 의해서 설명이 되었지만, 관련 기술 분야에서 통상의 지식을 가진 자라면 발명이 첨부된 청구범위의 본질과 범위 안에서 실시되고 변형될 수 있음을 이해할 것이다.
Claims (11)
- 반도체 회로에 이용되는 상호결선(interconnection) 구조에 있어서, 제1 논 셀프 패시베이팅(non-self-passivating) 도체를 포함하는 제1 상호결선 층 - 상기 제1 상호결선 층은 그 상측 면이 제1 절연체와 동일 평면상에 있음 -, 및 상기 제1 상호결선 층 위에 얹혀 있으며 셀프 패시베이팅(self-passivating) 도체 - 상기 셀프 패시베이팅 도체는 상기 논 셀프 패시베이팅 도체와 전기적으로 접촉하고 있음- 및 제2 절연체를 포함하는 동일 평면 상의 층으로 구성되는 제2 상호결선 층을 포함하는 상호결선 구조.
- 제1항에 있어서, 상기 제2 상호결선 층의 상기 셀프 패시베이팅 도체의 적어도 한 부분이 상기 제1 상호결선 층의 두개의 논 셀프 패시베이팅 도체 영역들을 서로 연결시키는 퓨즈를 포함하는 상호결선 구조.
- 제1항에 있어서, 상기 제2 상호결선 층 위에 얹혀 있는 패시베이션 층을 더 포함하는 상호결선 구조.
- 제3항에 있어서, 상기 셀프 패시베이팅 도체의 적어도 한 부분은,① 콘트롤드 콜랩스 칩 콘넥션(Controlled Collapse Chip connection; C4)의 일부를 형성하며,② 상기 패시베이션 층 안에 에칭된 홀(hole)을 채우고 상기 논 셀프 패시베이팅 도체와 접촉하고 있는 상기 셀프 패시베이팅 도체와 접촉하는 C4 패드 리밋팅 야금(Pad Limiting Metallurgy: PLM), 및③ 상기 C4 PLM의 상부에 형성된 C4 야금(Metallurgy)을 더 포함하는 상호결선 구조.
- 제4항에 있어서, 상기 C4 PLM은 크롬과 구리의 연속하는 층을 포함하는 상호결선 구조.
- 제4항에 있어서, 상기 C4 야금은 주석(tin)과 비스무스(bismuth)의 합금 뿐만 아니라 납(lead)과 주석(tin)의 합금으로 구성되는 상호결선 구조.
- 제1항에 있어서, 상기 셀프 패시베이팅 도체는 알루미늄과 그의 합금 또는 티타늄 텅스텐(titanium-tungsten)을 포함하는 그룹으로부터 선택되는 상호결선 구조.
- 제1항에 있어서, 상기 논 셀프 패시베이팅 도체는 구리와 그의 합금을 포함하는 상호결선 구조.
- 반도체 회로에 이용되는 상호결선 구조에 있어서,① 제1 논 셀프 패시베이팅 상호결선 영역을 포함하는 제1 상호결선 층 - 상기 제1 상호결선 층은 그 상측 면이 제1 절연체와 동일 평면상에 있음 -,② 상기 제1 상호결선 층 위에 얹혀 있으며 셀프 패시베이팅 도체 - 상기 셀프 패시베이팅 도체는 상기 논 셀프 패시베이팅 도체와 전기적으로 접촉하고 있음- 및 제2 절연체를 포함하는 동일 평면상의 층으로 구성되는 제2 상호결선 층 - 상기 제2 상호결성 층의 상기 셀프 패시베이팅 도체의 적어도 한 부분은 상기 제1 상호 결선 층의 두 개 이상의 논 셀프 패시베이팅 상호결선 영역들을 서로 연결시키는 퓨즈를 포함함 -, 및③ 상기 제2 상호결선 층 위에 얹혀 있는 패시베이션 층을 포함하는 상호결선 구조.
- 반도체 회로에 이용되는 상호결선 구조를 제작하는 방법에 있어서,① 제1 전기적 상호결선 층을 규정하기 위해 제1 절연체 안에 동일 평면상의 상감 논 셀프 패시베이팅 도체들(damascene nonself-passivating conductors)이 끼워져 있는 기판을 제공하는 단계,② 제2 절연체 안에 동일 평면상의 셀프 패시베이팅 도체들을 포함하는 제2 전기적 상호결선 층 - 상기 제2 전기적 상호결성 층은 상기 제1 전기적 상호결선 층 위에 얹혀 있으며 상기 제2 상호결선 층의 셀프 패시베이팅 도체들은 상기 논 셀프 패시베이팅 도체들과 접촉하고 있음 -을 형성하는 단계, 및③ 상기 제2 전기적 상호결선 층 위에 최종 패시베이션 층을 데포지션시키는 단계를 포함하는 방법.
- 제1항에 있어서, 상기 셀프 패시베이팅 도체 중의 하나(상기 논 셀프 패시베이팅 도체 중의 하나와 접촉하고 있음)가 콘트롤드 콜랩스 칩 커넥션(C4) 장벽 구조의 일부를 형성하고, 상기 방법은, 상기 최종 패시베이션 층을 상기 C4 장벽 구조 위에서 에칭하는 단계, 및 패드 리미팅(pad limiting)과 C4 야금을 데포지션시키는 단계를 더 포함하는 방법.
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