KR100270335B1 - Frame synchronization apparatus for rounding synchronization protection information - Google Patents

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Abstract

PURPOSE: A frame synchronization apparatus is provided to reduce the amount of a memory used by storing/circulating synchronization protection information such as detection state of a synchronization pattern of m(m is a natural number) bit, that is a synchronization pattern detection number state, etc. CONSTITUTION: A frame synchronization apparatus includes an 1 bit m-stage shift register(31) for shifting a signal series having a concentration synchronization pattern of m bits among N bits from the outside. A m-bit concentration synchronization pattern detection circuit(32) detects a m-bit concentration pattern using an output signal of 5 bit of the shift register(31). A memory(34) constitutes an N stage shift register having bits more than log2A of 1 word for storing the synchronization protection information of the frame every N bit period. A logic circuit(33) generates a frame synchronization protection information to be newly written into the memory(34) depending on the detection output from the frame synchronization protection information before one period read from the memory(34) and the m-bit concentration synchronization pattern detection circuit(32) to perform a write for the memory(34) and then outputs the detection result to the outside.

Description

동기 보호 정보를 순회시킨 프레임 동기 장치{Frame synchronization apparatus for rounding synchronization protection information}Frame synchronization apparatus for rounding synchronization protection information

본 발명은 m비트(m은 자연수)의 동기 패턴을 가지는 복수의 프레임 정보를 관찰하여 동기 패턴을 검출하는 프레임 동기 장치에 관한 것으로, 더욱 상세하게는 m비트의 동기 패턴의 검출 상태를 메모리에 저장하여 순회시킴으로써, 사용되는 메모리 양을 줄일 수 있는 프레임 동기 장치에 관한 것이다.The present invention relates to a frame synchronization device for detecting a synchronization pattern by observing a plurality of frame information having a synchronization pattern of m bits (m is a natural number), and more particularly, to store a detection state of a synchronization pattern of m bits in a memory. And a frame synchronizer capable of reducing the amount of memory used by circulating.

종래의 프레임 동기 방식으로는, 도 1 에 도시된 바와 같이, N비트(N은 자연수)를 한 프레임(11)으로 하고, 각 프레임의 선두에 m비트의 집중 동기 패턴(12)을 부가하여 디지털 통신을 하는 방식이 알려져 있다.In the conventional frame synchronization method, as shown in FIG. 1, N bits (N is a natural number) are used as one frame 11, and m-bit concentrated synchronization patterns 12 are added at the head of each frame to add digital. The way of communicating is known.

일반 정보 중에도 가끔 m비트의 패턴에 일치하는 패턴이 포함되어 전송되는 점을 고려하여, 디지털 통신 시스템에 있어서 프레임 동기를 확립하는 방식으로, 도 2 에 도시된 바와 같은 프레임 동기 장치가 사용되고 있다.In consideration of the fact that a pattern matching a pattern of m bits is sometimes transmitted among general information, a frame synchronization device as shown in FIG. 2 is used as a method of establishing frame synchronization in a digital communication system.

즉, 종래의 프레임 동기 장치는, m비트의 집중 동기 패턴(12)이 A개 연속하여 검출된 경우에 프레임 동기를 확립하는 것으로 할 때, {N x (A-1) + m} 비트 쉬프트 레지스터(21)와, 실질적으로 N단 분리된 위치로부터 m비트씩을 추출하는 한편 각 m비트가 모두 집중 동기 패턴과 같은 패턴인지 아닌지를 검출하는 패턴 검출 회로(22)를 구비한다. 그리고, A개의 집중 동기 패턴이 모두 검출된 때에 프레임 동기를 수행하도록 한다.That is, the conventional frame synchronizer is {N x (A-1) + m} bit shift register when it is assumed that frame synchronization is established when A lumped synchronization patterns 12 of m bits are continuously detected. (21) and a pattern detection circuit 22 for extracting m bits at positions substantially separated by N stages and detecting whether or not each m bit is the same pattern as the lumped synchronization pattern. Then, frame synchronization is performed when all of the A concentrated sync patterns are detected.

상기와 같은 종래의 프레임 동기 장치는, 예를 들어 N=100, m=5 및 A=7로 한 경우에 605 비트 용량의 메모리가 쉬프트 레지스터로서 필요하게 되어, 많은 양의 메모리가 필요하게 되는 문제점이 있었다.In the conventional frame synchronizing apparatus as described above, for example, when N = 100, m = 5 and A = 7, a memory having a capacity of 605 bits is required as a shift register, so that a large amount of memory is required. There was this.

본 발명은 상기 문제점을 해결하기 위하여 안출된 것으로, m(m은 자연수)비트의 동기 패턴의 검출 상태, 즉 동기 패턴 검출 회수 상태 등과 같은 동기 보호 정보를 메모리에 저장하여 순회시킴으로써, 사용되는 메모리 양을 줄일 수 있는 프레임 동기 장치를 제공하는데 그 목적이 있다.SUMMARY OF THE INVENTION The present invention has been made to solve the above problems, and the amount of memory used by storing and recursing synchronization protection information such as m (m is a natural number) bits of a synchronization pattern, that is, a number of times of synchronization pattern detection, etc. An object of the present invention is to provide a frame synchronization device that can reduce the number of frames.

도 1 은 종래의 프레임 동기 장치의 집중 동기 패턴의 포맷도.1 is a format diagram of a concentrated synchronization pattern of a conventional frame synchronization device.

도 2 는 종래의 프레임 동기 장치의 일예시도.2 is an exemplary view of a conventional frame synchronization device.

도 3 은 본 발명에 따른 프레임 동기 장치의 일실시예 구성도.3 is a block diagram of an embodiment of a frame synchronization device according to the present invention;

도 4 는 본 발명에 따른 논리 회로의 동작을 설명하는 천이도.4 is a transition diagram illustrating the operation of a logic circuit according to the present invention.

* 도면의 주요 부분에 대한 부호의 설명* Explanation of symbols for the main parts of the drawings

31 : 1비트 m단 쉬프트 레지스터 32 : 집중 동기 패턴 검출 회로31: 1-bit m-stage shift register 32: Centralized sync pattern detection circuit

33 : 논리 회로 34 : 3x100 쉬프트 레지스터33: Logic Circuit 34: 3x100 Shift Register

상기 목적을 달성하기 위하여 본 발명은, N비트(N은 자연수)중 m비트(m은 자연수)의 집중 동기 패턴을 가지는 신호 계열을 수신하여 N비트 주기로 나타나는 m비트의 집중 동기 패턴을 검출하여 프레임 동기를 수행하는 디지털 통신 시스템의 프레임 동기 장치에 있어서, 외부로부터 N비트중 m비트의 집중 동기 패턴을 가지는 신호 계열을 수신하여 쉬프팅시키는 제1 쉬프팅 수단; 상기 제1 쉬프팅 수단의 출력신호를 입력받아 m비트의 집중 동기 패턴을 검출하는 집중 동기 패턴 검출 수단; N비트 주기의 각 위상마다 프레임의 동기보호정보를 쉬프팅시켜 기억하는 제2 쉬프팅 수단; 및 상기 제2 쉬프팅 수단으로부터 소정 주기전의 프레임 동기보호정보를 입력받고 상기 집중 동기 패턴 검출 수단으로부터의 집중 동기 패턴 검출 결과를 입력받아 프레임 동기보호정보를 생성하여 상기 제2 쉬프팅 수단에 저장하고 패턴 검출 결과를 외부로 출력하는 동기보호정보 생성 수단을 포함하는 것을 특징으로 한다.In order to achieve the above object, the present invention, by receiving a signal sequence having a concentrated sync pattern of m bits (m is a natural number) of the N bits (N is a natural number), and detects the m-bit concentrated sync pattern represented by an N-bit period frame A frame synchronization apparatus of a digital communication system for performing synchronization, comprising: first shifting means for receiving and shifting a signal sequence having an synchronous synchronization pattern of m bits among N bits from the outside; Concentrated sync pattern detecting means for receiving an output signal of the first shifting means and detecting an m-bit concentrated sync pattern; Second shifting means for shifting and storing the synchronization protection information of the frame for each phase of an N-bit period; And receiving frame synchronization protection information before a predetermined period from the second shifting means, receiving the result of the intensive synchronization pattern detection from the central synchronization pattern detecting means, generating frame synchronization protection information, and storing the same in the second shifting means. And synchronizing protection information generating means for outputting the result to the outside.

이하, 첨부된 도면을 참조하여 본 발명에 따른 일실시예를 상세히 설명한다.Hereinafter, with reference to the accompanying drawings will be described an embodiment according to the present invention;

도 3 은 본 발명에 따른 프레임 동기 장치의 일실시예 구성도로서, 도면에서, "31"은 1비트 m단의 쉬프트 레지스터이고, "32"는 m비트의 집중 동기 패턴 검출 회로로서 도면에 도시된 경우는 해당 패턴이 "101000"으로 주어진 경우를 나타내며, "33"은 논리 회로로서 도 4 에 도시된 천이도에 대응하는 패턴 검출 회수 정보를 생성하고, "34"는 메모리로서 3비트x100단의 쉬프트 레지스터에 의해 구성되어 있음을 표시하고 있다. 도 3 에 도시된 경우는 프레임 길이 N=100, 일치 횟수 A=7, 패턴 길이 m=5의 값을 가지는 경우이다.FIG. 3 is an embodiment configuration diagram of a frame synchronization device according to the present invention, in which "31" is a 1-bit m-stage shift register and "32" is an m-bit lumped synchronization pattern detection circuit shown in the figure. Indicates the case where the corresponding pattern is given by "101000 ", where " 33 " generates pattern detection count information corresponding to the transition diagram shown in FIG. 4 as a logic circuit, and " 34 " It is composed of the shift register of. The case shown in Fig. 3 is a case having a value of frame length N = 100, number of matches A = 7, and pattern length m = 5.

본 발명에 따른 프레임 동기 장치는, N비트 중 m비트의 집중 동기 패턴을 가지는 신호 계열을 수신하여, N비트 주기로 나타나야 할 m비트의 집중 동기 패턴을 검출함으로써 프레임 동기를 수행하는 디지털 통신 시스템에 있어서, 외부로부터 N비트 중 m비트의 집중 동기 패턴을 가지는 신호 계열을 수신하여 쉬프트시키는 1비트 m단의 쉬프트 레지스터(31), 상기 쉬프트 레지스터(31)의 5비트의 출력신호를 입력받아 m비트의 집중 동기 패턴을 검출하는 m비트의 집중 동기 패턴 검출 회로(32), N비트 주기의 각 위상마다 상기 프레임의 동기보호정보를 기억하는 1워드의 log2A 이상의 비트를 가지는 N단 쉬프트 레지스터를 구성하는 메모리(34) 및 상기 메모리(34)로부터 읽어낸 한 주기전의 프레임 동기보호정보와 상기 m비트의 집중 동기 패턴 검출 회로(32)로부터의 검출 출력에 따라 상기 메모리(34)에 새롭게 써 넣어야 할 프레임 동기보호정보를 생성하여 상기 메모리(34)에 대하여 쓰기를 수행하고 패턴 검출 결과를 외부로 출력하는 논리 회로(33)를 구비하여, 상기 프레임의 동기보호 처리를 전구간에 걸쳐 수행하는 것을 특징으로 한다.The frame synchronization device according to the present invention is a digital communication system for performing frame synchronization by receiving a signal sequence having an m-bit concentrated synchronization pattern among N bits and detecting an m-bit concentrated synchronization pattern that should appear in an N-bit period. M-bit shift register 31 and 5-bit output signal of the shift register 31 for receiving and shifting a signal sequence having an m-bit synchronous pattern among N bits An m-bit lumped sync pattern detecting circuit 32 for detecting a lumped sync pattern constitutes an N-stage shift register having at least log 2 A bits of one word for storing sync protection information of the frame for each phase of an N-bit period. From the memory 34 and the synchronous synchronization pattern detection circuit 32 having the m-bit frame synchronization protection information read from the memory 34 A logic circuit 33 for generating frame synchronization protection information to be newly written to the memory 34 according to the detection output, writing to the memory 34, and outputting a pattern detection result to the outside; A synchronous protection process of a frame is carried out over the whole period.

다음으로, 본 발명에 따른 프레임 동기 장치의 동작을 도 4 를 참조하여 살펴보면 다음과 같다.Next, the operation of the frame synchronization device according to the present invention will be described with reference to FIG. 4.

도 4 에 도시된 바와 같이, 정보가 비트 직렬로 수신되는 경우에, 쉬프트 레지스터(31)에서 수신 정보가 쉬프트되어 5비트가 동시에 집중 동기 패턴 검출 회로(32)에 입력되고, 집중 동기 패턴 검출 회로(32)는 10100의 패턴이 나타난 경우에 논리 "1"을 출력한다. 메모리로 구성된 3x100 쉬프트 레지스터(34)는 입력 정보의 클럭에 맞추어 쉬프트되어, 정확히 N비트 전의 위상에 대응하는 위치에 저장되어 있는 패턴 검출 회수 정보와 같은 동기보호정보를 논리 회로(33)로 순회시키는 역할을 한다.As shown in Fig. 4, in the case where information is received in serial bit, the received information is shifted in the shift register 31 so that 5 bits are simultaneously input to the central synchronization pattern detection circuit 32, and the central synchronization pattern detection circuit 32 outputs a logic "1" when the pattern of 10100 appears. The 3x100 shift register 34 composed of a memory is shifted in accordance with the clock of the input information, so that the synchronous protection information such as the pattern detection count information stored in the position corresponding to the phase exactly N bits before is circulated to the logic circuit 33. Play a role.

논리 회로(33)는 도 4 에 도시된 것처럼, 한 프레임 길이전의 패턴 검출 회수 정보의 값이 p인 경우에 집중 동기 패턴 검출 회로(32)로부터 논리 "1"이 주어지면, p+1값을 생성하여 3x100 쉬프트 레지스터(34)에 3비트의 길이의 1워드 정보로서 기록한다. 한편, 한 프레임전의 패턴 검출 회수 정보의 값이 p이었지만 집중 동기 패턴 검출 회로(32)로부터 논리 "0"이 주어지면 "0"값이 생성되어 3x100 쉬프트 레지스터(34)에 "000"을 기록한다.As shown in Fig. 4, the logic circuit 33 is given a value of p + 1 if a logic " 1 " is given from the synchronous synchronization pattern detection circuit 32 when the value of the pattern detection count information before one frame length is p. Is generated and recorded in the 3x100 shift register 34 as 1 word information of 3 bits in length. On the other hand, if the value of the number of times of pattern detection information before one frame was p but a logic "0" was given from the lumped pattern detecting circuit 32, a value of "0" is generated and writes "000" in the 3x100 shift register 34. .

도 4 에 도시된 바와 같이, 패턴 검출 회수 정보가 "111"이 된 후에 다시 패턴 검출이 계속되어도 "111"이 그대로 유지된다. 그리고, 패턴 검출 회수 정보가 "111"이면 동기 패턴이 7개(A=7)가 검출되었음을 의미하며, 프레임 동기가 확립된다.As shown in Fig. 4, even when pattern detection is continued again after the pattern detection count information becomes " 111 ", " 111 " remains as it is. When the pattern detection count information is "111", it means that seven synchronization patterns (A = 7) have been detected, and frame synchronization is established.

도 3 에 도시된 바와 같이, 3x100 쉬프트 레지스터(34)에 필요한 용량은 N x log2A 비트이고, 쉬프트 레지스터(31)로는 1 x m 비트를 필요로 하게 되어, N=100, m=5, A=7로 하면 305 비트의 용량을 가지는 메모리로도 충분하게 된다.As shown in Fig. 3, the capacity required for the 3x100 shift register 34 is N x log 2 A bits, and the shift register 31 requires 1 xm bits, where N = 100, m = 5, A If = 7, a memory having a capacity of 305 bits is sufficient.

이상에서 설명한 본 발명은 전술한 실시예 및 첨부된 도면에 의해 한정되는 것이 아니고, 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 여러 가지 치환, 변형 및 변경이 가능하다는 것이 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 있어 명백할 것이다.The present invention described above is not limited to the above-described embodiments and the accompanying drawings, and various substitutions, modifications, and changes can be made in the art without departing from the technical spirit of the present invention. It will be apparent to those of ordinary knowledge.

상기와 같은 본 발명은, 디지털 통신 시스템에 있어서, m비트의 동기 패턴의 검출 상태, 즉 동기 패턴 검출 회수 상태 등과 같은 동기 보호 정보를 메모리에 저장하여 순회시킴으로써 사용되는 메모리 양을 줄일 수 있으며, 특히 연속되는 m비트의 집중 동기 패턴이 많을수록 더욱 유용한 효과를 가지게 된다.The present invention as described above can reduce the amount of memory used by storing and circulating sync protection information such as the detection state of m-bit sync patterns, i.e., the number of times of sync pattern detection, in the memory, and in particular, The more concentrated m patterns of successive m bits, the more useful the effect.

Claims (4)

N비트(N은 자연수)중 m비트(m은 자연수)의 집중 동기 패턴을 가지는 신호 계열을 수신하여 N비트 주기로 나타나는 m비트의 집중 동기 패턴을 검출하여 프레임 동기를 수행하는 디지털 통신 시스템의 프레임 동기 장치에 있어서,Frame synchronization in a digital communication system that receives a signal sequence having an m-bit (m is a natural number) of N bits (m is a natural number) and detects the m-bit concentrated sync pattern represented by an N-bit period to perform frame synchronization. In the apparatus, 외부로부터 N비트중 m비트의 집중 동기 패턴을 가지는 신호 계열을 수신하여 쉬프팅시키는 제1 쉬프팅 수단;First shifting means for receiving and shifting a signal sequence having an synchronous synchronization pattern of m bits among N bits from the outside; 상기 제1 쉬프팅 수단의 출력신호를 입력받아 m비트의 집중 동기 패턴을 검출하는 집중 동기 패턴 검출 수단;Concentrated sync pattern detecting means for receiving an output signal of the first shifting means and detecting an m-bit concentrated sync pattern; N비트 주기의 각 위상마다 프레임의 동기보호정보를 쉬프팅시켜 기억하는 제2 쉬프팅 수단; 및Second shifting means for shifting and storing the synchronization protection information of the frame for each phase of an N-bit period; And 상기 제2 쉬프팅 수단으로부터 소정 주기전의 프레임 동기보호정보를 입력받고 상기 집중 동기 패턴 검출 수단으로부터의 집중 동기 패턴 검출 결과를 입력받아 프레임 동기보호정보를 생성하여 상기 제2 쉬프팅 수단에 저장하고 패턴 검출 결과를 외부로 출력하는 동기보호정보 생성 수단After receiving the frame synchronization protection information before the predetermined period from the second shifting means and receiving the result of the concentrated synchronization pattern detection from the concentrated synchronization pattern detecting means, the frame synchronization protection information is generated and stored in the second shifting means. Means for generating synchronous protection information 을 포함하는 프레임 동기 장치.Frame synchronization device comprising a. 제 1 항에 있어서,The method of claim 1, 상기 제2 쉬프팅 수단은,The second shifting means, 메모리로 구성된 것을 특징으로 하는 프레임 동기 장치.Frame synchronization device characterized in that the memory. 제 1 항 또는 제 2 항에 있어서,The method according to claim 1 or 2, 상기 제2 쉬프팅 수단은,The second shifting means, N비트 주기의 각 위상마다 상기 프레임의 동기보호정보를 기억하는 1워드의 log2A 이상의 비트를 가지는 N단 쉬프트 레지스터를 구성하는 메모리로 구성된 것을 특징으로 하는 프레임 동기 장치.And a memory constituting an N-stage shift register having at least log 2 A bits of one word for storing the synchronization protection information of the frame for each phase of an N-bit period. 제 3 항에 있어서,The method of claim 3, wherein 상기 동기보호정보 생성 수단은,The synchronization protection information generating means, 상기 메모리로부터 읽어낸 한 주기전의 프레임 동기보호정보와 상기 집중 동기 패턴 검출 수단으로부터의 검출 출력에 따라 상기 메모리에 새롭게 써 넣어야 할 프레임 동기보호정보를 생성하여 상기 메모리에 대하여 쓰기를 수행하고 패턴 검출 결과를 외부로 출력하되, 프레임의 동기보호 처리를 전구간에 걸쳐 수행하는 논리 회로로 구성된 것을 특징으로 하는 프레임 동기 장치.According to the frame synchronization protection information read out from the memory and the detection output from the central synchronization pattern detecting means, the frame synchronization protection information to be newly written in the memory is generated and written to the memory, and the pattern detection result is written. And a logic circuit for outputting the signal to the outside, and performing synchronization protection processing of the frame over the entire period.
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