KR100269261B1 - Test device of ATM Participant Control Module - Google Patents

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이계철
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Abstract

PURPOSE: A test device of an ATM exchange subscriber control module is provided to test whole path of various subscriber and switch network by being controlled by a call connection control device of the ATM exchange subscriber control module, to be mounted inside an ATM exchange by having the same shape as a board used at the ATM exchange, and to perform various tests by generating and analyzing a test cell through the control of the call connection control device. CONSTITUTION: A central control circuit part(210) generates a data signal line, an address signal line, and a control signal line by having a 32 bit processor, and buffers these signal lines, and supplies these lines to a local bus(235). An address decoding part(220) appoints an address about devices of a test device(200) and registers by combining the address signal and control signals. A memory part(230) stores programs and data. A cell transmission part(240) generates a test cell, and stores the test cell at transmission test cell FIFO parts(243,244) temporarily, and transmits the test cell to a TAXI transmission part(245). A cell receipt part(250) transmits the test cell to a test analysis part(254) or the central control circuit part(210). A TAXI selection part(260) selects serial data as a differential signal outputted by the TAXI transmission part(245) in the time of a loop back test, and selects serial data as a differential signal outputted by a cell multiplexing/demultiplexing device(100) in a normal state. A cell transmission control part(241) reports a current state of the test device(200), and controls a transmission of the control cell and the test cell. A test cell generating part(242) generates the test cell according to the control of the cell transmission control part(241), and transmits the test cell to the transmission test cell FIFO part(244). The transmission test cell FIFO part(243,244) transmit the test cells generated by the test cell generating part(242) and the central control circuit part(210) to the TAXI transmission part(245). The TAXI transmission part(245) converts the test cell into the serial data differential signal, and transmits the serial data differential signal to the cell multiplexing/demultiplexing device(100). A cell receipt control part(252) requests a state report of the test device(200), and controls the receipt of the control cell and the test cell. A test cell analysis part(254) analyzes the test cell, and transmits the analysis result to the central control circuit part(210). A receipt test cell FIFO part(253) transfers the test cell to the test cell analysis part(254) according to the control signal of the cell receipt control part(252). A receipt control cell FIFO part(255) transfers the control cell to the central control circuit part(210) according to the control signal of the cell receipt control part(252). A TAXI receipt part(251) converts the serial data differential signal into 8 bit parallel data, and outputs the 8 bit parallel data to the receipt test cell FIFO part(253) and the receipt control cell FIFO part(255).

Description

에이티엠 교환기 가입자 제어 모듈의 시험장치Tester of ATM subscriber control module

본 발명은 ATM(Asynchronous Transfer Mode) 교환기 가입자 제어 모듈 내에 있는 호연결 제어장치의 제어를 받아 다양한 속도로 정해진 시험 경로를 시험할 수 있는 시험 셀을 발생시키고, 시험 경로를 거친 시험 셀을 수신하여 분석한 결과를 호연결 제어장치에 보고하는 기능을 갖는 ATM 교환기 가입자 제어모듈의 시험장치에 관한 것이다.The present invention generates a test cell capable of testing a predetermined test path at various speeds under the control of a call connection controller in an Asynchronous Transfer Mode (ATM) switch subscriber control module, and receives and analyzes a test cell that has passed the test path. A test apparatus for an ATM switch subscriber control module having a function of reporting a result to a call connection controller.

종래의 시험장치는 가입자의 속도에 따라 각각 다른 시험장치를 사용하였고, 시험장치당 한 개의 시험 경로만 시험할 수 있었으며, ATM 교환기 내에 장착되지 않고 부피가 큰 장비로서 교환기 외부에서만 접속하여 사용할 수 있었다. 그러므로 여러가지 속도의 가입자에 대해서 시험하고자 하는 가입자 수와 시험하고자 하는 경로 만큼 시험장치가 필요하고, 교환기 외부에서만 접속되므로 교환기 내부의 가입자 제어 모듈에 있는 호연결 제어장치의 제어를 받아 내부 시험 경로를 시험하기 위한 시험 셀을 생성하거나 분석할 수 없었다.Conventional tester used different tester according to subscriber's speed, and could test only one test path per tester, and it could be used only outside of exchange as a bulky equipment without being installed in ATM exchanger. . Therefore, the number of subscribers to be tested and the number of test paths are required for subscribers of various speeds, and since they are connected only outside the exchange, the internal test path is tested under the control of the call connection controller in the subscriber control module inside the exchange. Could not be generated or analyzed.

따라서, 상기와 같은 문제점을 해결하기 위한 본 발명은, ATM 교환기의 가입자 제어 모듈에 구성되어 다양한 속도의 시험 및 동시에 여러 시험 경로를 시험할 수 있으며, 교환기 내에 장착할 수 있도록 교환기에 사용되는 보드와 동일한 형상으로 구성되고, 교환기 내부에 위치한 가입자 제어 모듈 내에 있는 호연결 제어장치의 제어를 받아 시험 셀을 발생하거나, 수신된 시험 셀을 상세하게 분석하여 그 결과를 호연결 제어장치에 보고 할 수 있도록 함으로써, 단일 형상으로 다양한 속도의 시험 셀을 생성하거나 분석하고 ATM 교환기 내에 실장할 수 있는 ATM 교환기 가입자 제어모듈의 시험장치를 제공하는데 그 목적이 있다.Therefore, the present invention for solving the above problems is configured in the subscriber control module of the ATM exchanger can be tested at various speeds and various test paths at the same time, and the board used in the exchange to be mounted in the exchanger and It is composed of the same shape, and generates a test cell under the control of the call connection controller in the subscriber control module located inside the exchange, or analyzes the received test cell in detail and reports the result to the call connection controller. Accordingly, an object of the present invention is to provide a test apparatus for an ATM switch subscriber control module that can generate or analyze test cells of various speeds in a single shape and be mounted in an ATM switch.

도 1은 본 발명이 적용되는 가입자 제어 모듈의 개략적인 구성도,1 is a schematic configuration diagram of a subscriber control module to which the present invention is applied;

도 2는 본 발명에 따른 시험장치의 구성도,2 is a block diagram of a test apparatus according to the present invention,

도 3은 본 발명에 따른 시험 셀의 구성도이다.3 is a block diagram of a test cell according to the present invention.

〈도면의주요부분에대한부호의설명〉〈Description of the symbols for the main parts of the drawings〉

100 : 셀 다중화/역다중화 장치 200 : 시험장치100: cell multiplexing / demultiplexing apparatus 200: test apparatus

210 : 중앙제어 회로부 220 : 주소 디코딩부210: central control circuit 220: address decoding unit

230 : 메모리부 240 : 셀 송신부230: memory unit 240: cell transmitter

250 : 셀 수신부250: cell receiver

260 : TAXI(Transparent Asynchronous Xmitter-receiver Interface) 선택부260: TAXI (Transparent Asynchronous Xmitter-receiver Interface) selection

300 : 경보취합장치 400 : 호연결 제어장치300: alarm collecting device 400: call connection control device

상기 목적을 달성하기 위해 본 발명은, 로컬 버스에 연결되고 경보신호 접속을 통해 경보 취합장치와 접속되며, RS-232C 접속을 통해 디버깅 터미널과 연결되며, 프로세서를 구비하여 시험장치 전체를 제어하는 중앙제어 회로부; 상기 중앙제어 회로부로 부터 로컬 버스를 통해 입력되는 주소신호와 제어신호들을 조합하여 시험장치내 각부에 속한 디바이스 및 레지스터들에 대한 주소를 지정해 주는 신호를 발생시켜 주는 주소 디코딩부; 상기 로컬 버스에 연결되어 프로그램을 저장하는 롬과 각종 데이타 저장을 위한 램으로 구성된 메모리부; 상기 로컬 버스에 접속되고 셀송신 제어부의 제어를 받아 시험셀 생성부에서 시험 셀을 생성하여 송신 시험셀 피포부에 일시적으로 저장했다가 TAXI 송신부로 보내거나, 상기 중앙제어 회로부에서 생성한 제어 셀을 셀송신 제어부의 제어를 받아 송신 제어셀 피포부에 일시적으로 저장했다가 TAXI 송신부로 보내고, TAXI 송신부에서 셀 다중화/역다중화장치로 셀을 내보내는 기능을 갖는 셀 송신부; 상기 로컬 버스에 접속되고 TAXI 선택부로 부터 받은 셀을 TAXI 수신부로 수신하여 셀수신 제어부의 제어를 받아 시험 셀일 경우 수신 시험셀 피포부에 일시적으로 저장했다가 시험셀 분석부로 보내어 분석하거나, 제어 셀일 경우 수신 제어셀 피포부에 일시적으로 저장하였다가 중앙제어 회로부로 보내는 기능을 갖는 셀 수신부; 상기 셀 수신부에 연결되어 TAXI 포트로 셀 다중화/역다중화장치에 접속되고 시험장치 자체 루프백 시험시에는 TAXI 송신부에서 출력된 셀을 수신하고, 루프백 시험이 아닌 정상시에는 셀 다중화/역다중화장치에서 출력된 셀을 선택 수신하여 TAXI 수신부로 보내주는 기능을 갖는 TAXI 선택부로 구성된 것을 특징으로 한다.In order to achieve the above object, the present invention is connected to the local bus, connected to the alarm collecting device through the alarm signal connection, connected to the debugging terminal through the RS-232C connection, and has a processor to control the entire test device Control circuitry; An address decoding unit for generating a signal for designating addresses of devices and registers belonging to each unit in the test apparatus by combining the control signal and the address signal inputted from the central control circuit through a local bus; A memory unit configured to be connected to the local bus to store a program and a RAM for storing various data; Connected to the local bus and under the control of a cell transmission control unit, a test cell generation unit generates a test cell and temporarily stores the test cell in a transmission test cell collecting unit and sends the test cell to a TAXI transmitter, or sends a control cell generated in the central control circuit unit. A cell transmitter having a function of being temporarily stored in a transmission control cell envelope under control of the cell transmission control unit and sent to a TAXI transmitter, and exporting a cell from the TAXI transmitter to a cell multiplexer / demultiplexer; When the cell is connected to the local bus and received from the TAXI selector to the TAXI receiver and under the control of the cell reception controller, the test cell is temporarily stored in the receiving test cell envelope and then sent to the test cell analyzer for analysis or control cell. A cell receiver having a function of temporarily storing the receiver control cell in a receiving unit and sending the result to the central control circuit unit; It is connected to the cell receiver and connected to the cell multiplexer / demultiplexer through the TAXI port, and receives the cell output from the TAXI transmitter during the loopback test of the test apparatus, and outputs the cell multiplexer / demultiplexer in the normal operation, not the loopback test. A TAXI selector having a function of selecting and receiving a received cell and sending the TAXI receiver is characterized in that it is configured.

이하, 첨부된 도면을 참조하여 본 발명의 일실시 예를 상세히 설명한다.Hereinafter, with reference to the accompanying drawings will be described an embodiment of the present invention;

도 1은 본 발명이 적용되는 가입자 제어모듈 구성도이다.1 is a block diagram of a subscriber control module to which the present invention is applied.

그 구성은, 크게 셀을 다중화하고 역다중화하는 셀 다중화/역다중화 장치(100), 내부 경로를 시험하는 시험장치(200), 경보를 취합하는 경보 취합장치(300), 그리고 유지보수 및 호연결 제어 기능을 수행하는 호연결 제어장치(400)로 구성되어 있다.The configuration includes a cell multiplexing / demultiplexing apparatus 100 for multiplexing and demultiplexing cells, a test apparatus 200 for testing an internal path, an alarm collecting apparatus 300 for collecting alarms, and maintenance and call connection. It consists of a call connection controller 400 for performing a control function.

이와같은 구성에 의거한 가입자 제어모듈의 동작을 살펴보면 다음과 같다.Looking at the operation of the subscriber control module based on such a configuration as follows.

셀 다중화/역다중화 장치(100)는, 내부 모듈 접속(IMI; Inter Module Interface)을 통해 187.79Mbps의 직렬 데이타를 가입자 스위치망 모듈과 송수신 하며, 데이타의 클럭 동기를 맞추기 위한 로컬 타이밍 신호(LTSI; Local Timing Signal Interface)를 가입자 스위치망 모듈로 부터 수신한다. 또한 이 장치(100)에 연결된 시험장치(200) 및 호연결 제어장치(400)와 100Mbps의 직렬 TAXI 포트를 통하여 입력된 셀들을 다중화하여 가입자 스위치망 모듈로 출력하고, 가입자 스위치망 모듈로 부터 입력되는 셀들을 역다중화 하여 목적지에 따라 시험장치(200) 또는 호연결 제어장치(400)의 TAXI 포트로 출력한다. 또한, 그 장치(100)는 탈장 경보(Off_Alm)와 기능경보(Fun_Alm)를 경보 취합장치(300)에게 로직 하이(High) 신호로 출력해 준다.The cell multiplexing / demultiplexing apparatus 100 transmits and receives 187.79 Mbps serial data to and from a subscriber switch network module through an internal module connection (IMI), and includes a local timing signal (LTSI) for clock synchronization of data. Local Timing Signal Interface) is received from subscriber switch network module. In addition, the test apparatus 200 and the call connection controller 400 connected to the apparatus 100 and the cells input through the serial TAXI port of 100 Mbps are multiplexed and output to the subscriber switch network module, and input from the subscriber switch network module. Demultiplexed cells are output to the TAXI port of the test apparatus 200 or the call connection controller 400 according to the destination. In addition, the device 100 outputs the hernia alarm Off_Alm and the function alarm Fun_Alm to the alarm collection device 300 as a logic high signal.

그리고 시험장치(200)는, 호연결 제어장치(400)로 부터 TAXI 포트를 통해 내부 경로 시험 명령을 내부 제어 셀 형태로 수신한 다음, 그 내용을 분석하여 내부 시험 경로에 맞는 시험 셀을 생성하여 TAXI 포트로 출력하고, TAXI 포트에서 입력된 내부 경로를 통과한 시험용 시험셀을 분석하여 그 결과를 내부 제어셀 형태로 만들어 TAXI 포트를 통해 호연결 제어장치(400)에게 통보해 준다. 그리고 그 시험장치(200)는, 탈장 경보(Off_Alm)와 기능경보(Fun_Alm)를 경보 취합장치(300)에게 로직 하이(High) 신호로 출력해 준다.The test apparatus 200 receives an internal path test command in the form of an internal control cell from the call connection controller 400 through the TAXI port, and then analyzes the content to generate a test cell suitable for the internal test path. Outputs to the TAXI port, and analyzes the test test cell that passed through the internal path input from the TAXI port and forms the result as an internal control cell to notify the call connection controller 400 through the TAXI port. The test apparatus 200 outputs the hernia alarm Off_Alm and the function alarm Fun_Alm to the alarm collecting device 300 as a logic high signal.

또한, 경보 취합장치(300)는, 시험장치(200), 호연결 제어장치(400) 및 셀 다중화/역다중화 장치(100)에서 각각 발생하는 경보들을 취합하여 이 결과를 내부 메세지 형태로 만들어 호연결 제어장치(400)에 통보해 준다.Also, the alarm collecting device 300 collects alarms generated from the test device 200, the call connection control device 400, and the cell multiplexing / demultiplexing device 100, respectively, and makes the result into an internal message form. Notifies the connection control device 400.

호연결 제어장치(400)는, TAXI 포트로 셀 다중화/역다중화 장치(100)와 접속되어 내부 제어셀 통신을 하고, EIA-485 방식의 직렬 포트로 경보 취합장치(300)와 내부 메세지 통신을 하며, 탈장경보(Off_Alm)와 기능경보(Fun_Alm)를 경보 취합장치(300)에게 로직 하이(High) 신호로 출력해 준다. 또한 도시되지 않았지만 교환기 내의 가입자 스위치망 모듈 및 연결 스위치망 모듈을 통해 연결 스위치망에 접속된 유지보수 제어 모듈과 통신하여 호연결 제어 기능 및 시험장치 제어 기능을 수행한다.The call connection controller 400 is connected to the cell multiplexing / demultiplexing apparatus 100 through the TAXI port for internal control cell communication, and the internal message communication with the alarm collecting device 300 through the EIA-485 type serial port. The output of the hernia alarm (Off_Alm) and the function alarm (Fun_Alm) to the alarm collection device 300 as a logic high signal. Although not shown, it communicates with the maintenance control module connected to the connected switch network through the subscriber switch network module and the connected switch network module in the exchange to perform the call connection control function and the test apparatus control function.

도 2는 도 1에 도시된 본 발명의 시험장치(200) 내부 구성도이다.2 is a diagram illustrating an internal configuration of the test apparatus 200 of the present invention shown in FIG. 1.

그 구성은, 크게 중앙제어 회로부(210), 주소 디코딩부(220), 메모리부(230), 셀 송신부(240), 셀 수신부(250), 그리고 TAXI 선택부(260)로 구성되고, 이들이 상호 로컬버스(235)를 통해 연결되어 있다. 여기에서, 셀 송신부(240)는 셀송신 제어부(241), 시험셀 생성부(242), 송신제어셀 피포(FIFO; First In First Out)부(243), 송신시험셀 피포부(244), 그리고 TAXI 송신부(245)로 구성되고, 셀 수신부(250)는 TAXI 수신부(251), 셀수신 제어부(252), 수신 시험셀 피포부(253), 시험셀 분석부(254), 그리고 수신제어셀 피포부(255)로 구성된다.The configuration is largely composed of a central control circuit 210, an address decoding unit 220, a memory unit 230, a cell transmitter 240, a cell receiver 250, and a TAXI selector 260. It is connected via a local bus 235. Here, the cell transmitter 240 includes a cell transmission controller 241, a test cell generator 242, a first control first cell (FIFO) unit 243, a test cell cell unit 244, And a TAXI transmitter 245, wherein the cell receiver 250 includes a TAXI receiver 251, a cell receiver controller 252, a receiver test cell envelope 253, a test cell analyzer 254, and a receiver control cell. It consists of the cover part 255. FIG.

이와같은 구성을 보다 구체적으로 설명하면서 본 발명의 시험장치의 동작을 설명하면 다음과 같다.The operation of the test apparatus of the present invention while explaining such a configuration in more detail is as follows.

먼저, 중앙제어 회로부(210)는, 32비트 프로세서를 구비하여 데이터 신호선, 주소 신호선, 제어 신호선을 발생시켜 이들을 버퍼링 하여 로컬 버스(235)에 공급해 준다. 그 중앙제어 회로부(210)에는 25MHz, 19.6608MHz, 16.384MHz의 클럭 발생기가 구비되어, 이 클럭 발생기로부터 출력되는 클럭에 따라 상기 신호선들을 버퍼링 및 분주하여 로컬 버스(235), 셀 송신부(240), 셀 수신부(250)에 공급해 주고, 전원 공급시 및 리셋 스위치에 의한 수동 리셋시에 리셋 신호를 생성하여 로컬 버스(235)에 공급해 준다. 또한 RS-232C 통신 포트를 통하여 시험장치 자체의 디버깅을 할 수 있다.First, the central control circuit unit 210 includes a 32-bit processor to generate data signal lines, address signal lines, and control signal lines, buffer them, and supply them to the local bus 235. The central control circuit 210 includes a clock generator of 25 MHz, 19.6608 MHz, and 16.384 MHz, buffers and divides the signal lines according to a clock output from the clock generator, thereby local bus 235, cell transmitter 240, The cell is supplied to the cell receiver 250, and a reset signal is generated and supplied to the local bus 235 at the time of power supply and manual reset by the reset switch. In addition, the tester itself can be debugged through the RS-232C communication port.

주소 디코딩부(220)는 상기 중앙제어 회로부(210)로 부터 로컬 버스(235)를 통해 입력되는 주소신호와 제어신호들을 조합하여 시험장치(200)내 각부에 속한 디바이스 및 레지스터들에 대한 주소를 지정해 주는 신호를 발생시키는 부분으로 롬 (ROM)선택신호, 4개의 램(RAM) 선택신호, 5개의 셀 송신부내 레지스터 선택신호, 5개의 셀 수신부내 레지스터 선택신호를 만들어서 공급해 준다.The address decoding unit 220 combines address signals and control signals input from the central control circuit unit 210 through the local bus 235 to obtain addresses of devices and registers belonging to each unit in the test apparatus 200. It generates the designated signal and supplies it by making ROM selection signal, 4 RAM selection signal, register selection signal in 5 cell transmitter and register selection signal in 5 cell receiver.

메모리부(230)는 로컬 버스(235)에 연결되어 프로그램을 저장하는 128kB 롬 2개와 각종 데이터 저장을 위한 128kB 램 4개로 구성되어, 프로세서에 의한 프로그램을 수행하기에 충분한 메모리 기능을 수행하며, 프로그램이 커지면 메모리를 256kB 롬과 램으로 확장하여 사용할 수 있도록 구성되었다.The memory unit 230 is composed of two 128kB ROMs connected to the local bus 235 for storing a program and four 128kB RAMs for storing various data, and performs a memory function sufficient to execute a program by a processor. When this size is increased, the memory is expanded to 256kB ROM and RAM.

셀 송신부(240)는 상기 로컬 버스(235)에 접속되고 셀송신 제어부(241)의 제어를 받아 시험셀 생성부(242)에서 시험 셀을 생성하여 송신 시험셀 피포부(244)에 일시적으로 저장했다가 TAXI 송신부(245)로 보내거나, 상기 중앙제어 회로부(210)에서 생성한 제어 셀을 셀송신 제어부(241)의 제어를 받아 송신 제어셀 피포부(243)에 일시적으로 저장했다가 TAXI 송신부(245)로 보낸다. 상기에서 생성된 시험 셀 또는 제어 셀을 받은 TAXI 송신부(245)는 셀 다중화/역다중화장치(100)에 그 셀을 내보낸다.The cell transmitter 240 is connected to the local bus 235 and under the control of the cell transmission controller 241, generates a test cell in the test cell generator 242 and temporarily stores the test cell in the transmission test cell packer 244. Then, the control cell generated by the central control circuit 210 or under the control of the cell transmission control unit 241 is temporarily stored in the transmission control cell packer 243 after being sent to the TAXI transmitter 245 or the TAXI transmitter. (245). The TAXI transmitter 245 receiving the generated test cell or control cell sends the cell to the cell multiplexing / demultiplexing apparatus 100.

셀 수신부(250)는 상기 로컬 버스(235)에 접속되고, TAXI 선택부(260)로 부터 받은 셀을 TAXI 수신부(251)로 수신하여 셀수신 제어부(252)의 제어를 받아 시험 셀일 경우 수신 시험셀 피포부(253)에 일시적으로 저장했다가 시험셀 분석부(254)로 보내어 분석하거나, 제어 셀일 경우 수신 제어셀 피포부(255)에 일시적으로 저장하였다가 중앙제어 회로부(210)로 보낸다.The cell receiver 250 is connected to the local bus 235 and receives a cell received from the TAXI selector 260 to the TAXI receiver 251 and is controlled by the cell receiver controller 252. The cell is temporarily stored in the cell encapsulation unit 253 and sent to the test cell analysis unit 254 for analysis, or in the case of a control cell, is temporarily stored in the reception control cell encapsulation unit 255 and then sent to the central control circuit unit 210.

TAXI 선택부(260)는 루프백(Loop-back) 시험시에는 TAXI 송신부(245)에서 출력한 100Mbps 차동 신호인 직렬 데이타를 선택하거나, 루프백 시험이 아닌 정상 상태에서는 셀 다중화/역다중화장치(100)에서 출력한 100Mbps 차동 신호인 직렬 데이타를 선택하여 TAXI 수신부(251)로 전달해 준다.The TAXI selector 260 selects serial data which is a 100 Mbps differential signal output from the TAXI transmitter 245 during the loopback test, or the cell multiplexer / demultiplexer 100 in the normal state other than the loopback test. The serial data output from the 100Mbps differential signal is selected and transmitted to the TAXI receiver 251.

셀송신 제어부(241)는 로컬 버스(235)에 연결되어 중앙제어 회로부(210)의 제어에 따라 시험장치(200)의 현재 상태를 보고하거나, 경로 시험의 결과를 호연결 제어장치(400)에게 보고하기 위한 제어 셀의 송신을 제어하는 기능과 호연결 제어장치(400)로 부터 받은 제어 셀의 내용에 따라 교환기 내부의 경로를 시험하기 위한 시험 셀의 송신을 제어하는 기능을 수행할 수 있도록 제어 신호를 발생시켜 시험셀 생성부(242), 송신 시험셀 피포부(244), 송신 제어셀 피포부(243)에 공급해 준다.The cell transmission control unit 241 is connected to the local bus 235 to report the current state of the test apparatus 200 under the control of the central control circuit 210, or to report the result of the path test to the call connection controller 400. To control the transmission of the control cell for reporting and to control the transmission of the test cell for testing the path inside the exchange according to the contents of the control cell received from the call connection controller 400 The signal is generated and supplied to the test cell generator 242, the transmission test cell packing unit 244, and the transmission control cell packing unit 243.

시험셀 생성부(242)는 로컬버스(235)에 연결되어 셀송신 제어부(241)의 제어 신호에 따라 시험셀을 하드웨어적으로 발생시켜서 송신 시험셀 피포부(244)에 전달해 준다. 시험 셀을 생성하는 하드웨어는 고속의 데이터를 분산 처리해야 하므로 4개의 FPGA(Field Programmable Gate Array)를 사용하여 4개 모듈에서 각 FPGA당 8개 블럭의 시험 셀을 시간적으로 차이를 두어 발생시키며, 각 FPGA당 1개의 시험 경로에 대한 시험 셀을 발생시킬 수 있으므로 동시에 4개의 시험 경로에 대한 시험 셀을 발생 시킬 수 있다. 또한 중앙제어 회로부(210)의 제어를 받아 소프트웨어적인 시험 셀을 주기적으로 한 셀씩 발생시킬 수 있다.The test cell generator 242 is connected to the local bus 235 to generate a test cell in hardware according to a control signal of the cell transmission controller 241 and transmits the test cell to the transmission test cell packer 244. Since the hardware generating test cells must distribute high-speed data, four field-programmable gate arrays (FPGAs) are used to generate eight blocks of test cells for each FPGA in four modules. You can generate test cells for one test path per FPGA, which allows you to generate test cells for four test paths simultaneously. In addition, under the control of the central control circuit unit 210, the test cells can be generated periodically by one cell.

송신 시험셀 피포부(244)는 셀송신 제어부(241)에서 만들어진 제어 신호의 제어를 받아 시험셀 생성부(242)에서 만들어진 시험 셀을 일시 저장하였다가 TAXI 송신부(245)로 전달해 준다. 시험셀 생성부(242)의 각 모듈별로 생성된 시험 셀을 일시 저장하기 위해 1kB 피포 4개를 사용하였으며, 32kB 피포 4개 까지 확장이 가능하다.The transmission test cell packer 244 temporarily stores the test cell generated by the test cell generator 242 under the control of the control signal generated by the cell transmission controller 241 and transmits the test cell to the TAXI transmitter 245. In order to temporarily store the test cells generated for each module of the test cell generator 242, four 1kB packets were used, and up to four 32kB packets could be extended.

송신 제어셀 피포부(243)는 셀송신 제어부(241)에서 만들어진 제어 신호의 제어를 받아 중앙제어 회로부(210)에서 생성하여 로컬 버스(235)를 통해 입력된 제어 셀을 일시 저장하였다가 TAXI 송신부(245)에 전달해 준다. 시험장치의 상태를 보고하기 위한 제어 셀과 시험한 결과를 보고하기 위한 제어 셀이 있다. 1kB 피포 1개를 사용하였으며 32kB 피포로 확장이 가능하다.The transmission control cell encapsulation unit 243 generates a control cell input through the local bus 235 under the control of the control signal generated by the cell transmission control unit 241, and temporarily stores the control cell input through the local bus 235. (245). There is a control cell for reporting the status of the test apparatus and a control cell for reporting the test results. One 1kB covering is used and can be expanded to 32kB covering.

TAXI 송신부(245)는 상기 송신 제어셀 피포부(243)에서 출력한 제어 셀과 송신 시험셀 피포부(244)에서 출력한 시험 셀을 8비트 병렬 데이터로 입력 받아 100Mbps 직렬 데이터 차동 신호로 변환하여 TAXI 포트 접속을 통해 상술한 셀 다중화 /역다중화 장치(100)에 보내 준다. 이때, 제어 셀은 호연결 제어장치(400)로 향하고, 시험 셀은 지정된 시험 경로로 향한다.The TAXI transmitter 245 receives the control cell output from the transmit control cell packer 243 and the test cell output from the transmit test cell packer 244 as 8-bit parallel data and converts it into a 100 Mbps serial data differential signal. The TAXI port is connected to the cell multiplexing / demultiplexing apparatus 100 described above. At this time, the control cell is directed to the call connection controller 400, the test cell is directed to the designated test path.

셀수신 제어부(252)는 로컬 버스(235)에 연결되어 중앙제어 회로부(210)의 제어에 따라 시험장치(200)의 상태 보고를 요구하거나, 시험 경로를 지정하여 시험을 요구하는 제어 셀과 지정된 시험 경로를 통과하여 수신된 시험 셀의 수신을 제어하는 기능을 수행할 수 있도록 제어 신호를 발생시켜 시험셀 분석부(254), 수신 시험셀 피포부(253), 수신 제어셀 피포부(255)에 공급해 준다. 제어 셀과 시험 셀의 구분은 TAXI 수신부(251)로 부터 입력된 셀의 CET(Cell Type) 비트를 검사하여 판단한다.The cell reception control unit 252 is connected to the local bus 235 to request a status report of the test apparatus 200 under the control of the central control circuit unit 210 or to designate a test path and a control cell that requires a test. By generating a control signal to perform a function of controlling the reception of the test cell received through the test path, the test cell analyzer 254, the reception test cell packing unit 253, and the reception control cell packing unit 255 are generated. Supply to The division of the control cell and the test cell is determined by examining the CET bit of the cell input from the TAXI receiver 251.

시험셀 분석부(254)는 수신 시험셀 피포부(253)로 부터 입력된 시험 셀을 하드웨어적으로 48바이트의 정보 내용을 분석하여 그 결과를 로컬버스(235)를 통해 중앙제어 회로부(210)에 전달해 준다. 시험 셀을 분석하는 하드웨어는 고속으로 처리해야 하므로 4개의 FPGA를 사용하여 4개 모듈에서 각 FPGA당 8개 블럭으로 구성하여 상기 시험셀 생성부(242)에서 발생된 시험 셀을 해당 블럭 별로 분석할 수 있도록 하였으므로, 동시에 4개의 시험 경로에 대한 시험 셀을 분석할 수 있다.The test cell analyzer 254 analyzes 48 bytes of information content in hardware from a test cell input from the receiving test cell envelope 253 and outputs the result of the test through the local bus 235 to the central control circuit 210. Pass it on. Since the hardware for analyzing the test cell must be processed at high speed, the test cell generated by the test cell generator 242 can be analyzed for each block by configuring 8 blocks per FPGA in 4 modules using 4 FPGAs. As a result, test cells for four test paths can be analyzed at the same time.

수신 시험셀 피포부(253)는 셀수신 제어부(252)에서 만들어진 제어 신호의 제어를 받아 TAXI 수신부(251)로부터 수신한 시험 셀을 일시 저장하였다가 시험셀 분석부(254)에 전달해 준다. 시험셀 분석부(254)의 각 모듈별로 시험 셀을 일시 저장하기 위해 1kB 피포 4개를 사용하였으며 32kB 피포 4개 까지 확장이 가능하다.The reception test cell packer 253 temporarily stores the test cell received from the TAXI receiver 251 under the control of the control signal generated by the cell reception controller 252 and transmits the test cell to the test cell analyzer 254. In order to temporarily store test cells for each module of the test cell analyzer 254, four 1kB packets were used, and up to four 32kB packets could be extended.

수신 제어셀 피포부(255)는 셀수신 제어부(252)에서 만들어진 제어 신호의 제어를 받아 TAXI 수신부(251)로부터 수신한 제어 셀을 일시 저장하였다가 로컬 버스(235)를 통해 중앙제어 회로부(210)에 전달해 준다. 1kB 피포 1개를 사용하였으며 32kB 피포로 확장이 가능하다.The reception control cell receiver 255 temporarily stores the control cell received from the TAXI receiver 251 under the control of the control signal generated by the cell reception controller 252 and then controls the central control circuit 210 through the local bus 235. ) One 1kB covering is used and can be expanded to 32kB covering.

TAXI 수신부(251)는 TAXI 선택부(260)로부터 수신한 제어 셀 또는 시험 셀을 100Mbps 직렬 데이터 차동 신호로 입력 받아 8비트 병렬 데이터로 변환하여 수신 시험셀 피포부(253) 또는 수신 제어셀 피포부(255)에 출력해 준다.The TAXI receiver 251 receives a control cell or a test cell received from the TAXI selector 260 as a 100 Mbps serial data differential signal and converts the received control cell or test cell into 8-bit parallel data. Will print to (255).

도 3은 본 발명의 시험 셀 구성도로서, 교환기 내의 시험경로를 지정하기 위한 루팅 태그 3바이트, ATM 셀 헤더 5바이트, 셀 정보 48바이트의 총 56바이트로 하나의 시험 셀을 구성한다. 여기서, 루팅 태그는 3바이트로 구성되어, 시험 셀이 경유해야 할 시험 경로를 지정하는데 사용된다. IDLE(1비트)은 셀이 휴지 상태임을 표시하고 로직 하이(High)로 나타내고, 시험 셀은 항상 유효 셀을 의미하므로 로직 로우(Low)로 세트한다. MTC(Multicasting; 1비트)는 셀이 멀티 캐스트임을 표시하고 로직 로우(Low)로 나타내고, 여러 경로로 멀티 캐스팅할 때 로직 로우(Low)로 세트한다. STAG(Switch Tag; 3비트)는 스위치 태그를 표시하고, 스위치망에서 사용되므로 3비트 모두 로직 하이(High)로 세트한다. CET(2비트)는 셀 형태를 표시하고, 시험용 사용자 셀임을 나타내기 위해 2비트 모두 로직 로우(Low)로 세트한다. 제어용 사용자 셀인 경우는 이 영역이 2비트 모두 로직 하이(High)로 세트되므로 CET만 분석하면 시험 셀과 제어 셀을 구분할 수 있다. RA1(Routing Address 1; 6비트)은 시험 경로의 첫번째 스위치 포트 값이고, RA2(Routing Address 2; 5비트)는 두번째 스위치 포트 값이며, RA3(Routing Address 3 ; 6비트)는 세번째 스위치 포트 값이다. 헤더는 5바이트로 구성된 표준 ATM 셀 헤더 포맷을 그대로 사용하며 시험 셀에 할당된 VPI(Virtual Path Identifier) 값은 104이고, VCI(Virtual Connection Identifier) 값은 1023이다. 정보 영역은 48바이트로 구성되고, CELL ID(2바이트)는 시험 셀을 발생시킨 FPGA의 식별 번호를 표시한다. SN(Sequence Number; 2바이트)은 각 시험 셀 발생 블럭마다의 셀의 순서 번호를 표시하며 0~65536의 순서 번호를 발생한다. CRC-16(2바이트)는 CELL ID와 SN영역에 대한 비트 에러 검출을 위한 에러 검사 코드를 나타낸다. TS(4바이트) 는 셀 지연을 측정하기 위한 시각 정보(Time Stamp)를 표시한다. PRBS(Pseudo Random Bit Sequence; 38바이트)는 시험 셀의 데이터 에러를 검출하기 위한 시험 데이터로서 215-1 패턴, 211-1 패턴, 29-1 패턴의 의사 랜덤 비트 패던 또는 특정의 고정 비트 패턴을 사용한다.3 is a configuration diagram of a test cell of the present invention, in which one test cell is configured with a total of 56 bytes of a routing tag 3 bytes, an ATM cell header 5 bytes, and cell information 48 bytes for specifying a test path in the exchange. Here, the routing tag consists of 3 bytes and is used to specify the test path that the test cell should pass through. IDLE (1 bit) indicates the cell is idle and is represented by logic high, and the test cell is always set to a logic low because it means a valid cell. Multicasting (1 bit) indicates that the cell is multicast and is represented by a logic low, and sets to a logic low when multicasting in multiple paths. STAG (Switch Tag (3 bits)) indicates a switch tag and is used in a switch network, so all 3 bits are set to logic high. CET (2 bits) indicates the cell type and sets both bits to logic low to indicate that it is a test user cell. In the case of a control user cell, this area is set to logic high for both bits, so it is possible to distinguish the test cell from the control cell by analyzing only the CET. RA1 (Routing Address 1; 6 bits) is the first switch port value in the test path, RA2 (Routing Address 2; 5 bits) is the second switch port value, and RA3 (Routing Address 3; 6 bits) is the third switch port value. . The header uses the standard ATM cell header format of 5 bytes as it is. The Virtual Path Identifier (VPI) value assigned to the test cell is 104, and the Virtual Connection Identifier (VCI) value is 1023. The information area consists of 48 bytes, and the CELL ID (2 bytes) indicates the identification number of the FPGA that generated the test cell. SN (Sequence Number; 2 bytes) indicates the sequence number of the cell for each test cell generation block and generates a sequence number of 0 to 65936. CRC-16 (2 bytes) represents an error check code for bit error detection for the CELL ID and the SN area. TS (4 bytes) indicates time information (Time Stamp) for measuring cell delay. Pseudo Random Bit Sequence (PRBS) is a test data for detecting a data error of a test cell, which is a pseudo random bit paddle of 2 15 -1 pattern, 2 11 -1 pattern, 2 9 -1 pattern or a specific fixed bit. Use a pattern.

상기와 같이 구성된 시험장치는 호연결 제어장치(400)로 부터 제어 셀을 수신하여 내용을 분석한 다음 시험장치(200)의 현재 상태를 보고하는 제어 셀을 호연결 제어장치(400)에 보내 주거나, 시험 셀을 생성하여 시험할 경로로 보내 주며, 시험 경로를 통과하여 수신된 시험 셀을 분석하여 그 결과를 제어 셀로 만들어 호연결 제어장치(400)에 보내 주는 기능을 수행한다.The test apparatus configured as described above receives the control cell from the call connection controller 400, analyzes the contents, and then sends a control cell reporting the current state of the test apparatus 200 to the call connection controller 400. The test cell is generated and sent to the path to be tested, and the test cell received through the test path is analyzed, and the result is made into a control cell and sent to the call connection controller 400.

이상에서 설명한 본 발명은 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 있어 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 여러가지 치환, 변형 및 변경이 가능하므로, 전술한 실시예 및 도면에 한정되는 것은 아니다.As described above, the present invention can be variously substituted, modified, and changed without departing from the technical spirit of the present invention by those skilled in the art. It doesn't happen.

상기와 같이 구성된 본 발명은 ATM 교환기 가입자 제어모듈에 있는 호연결 제어장치의 제어를 받아 교환기 내부의 다양한 가입자 및 스위치망의 전체 경로를 시험할 수 있고, 교환기 내에 다른 보드와 동일한 형상으로 간단하게 장착할 수 있는 장점이 있으며, 호연결 제어장치의 제어 및 응용 소프트웨어에 따라 다양한 시험을 할 수 있는 장점이 있다.The present invention configured as described above can test the entire path of various subscriber and switch networks inside the switch under the control of the call connection controller in the ATM switch subscriber control module, and is easily mounted in the switch in the same shape as other boards. There is an advantage in that it can be done, and various tests can be performed according to the control and application software of the call connection controller.

Claims (6)

가입자 스위치망 모듈과 연결되어 셀을 다중화하고 역다중화하는 셀 다중화/역다중화장치, 이 셀 다중화/역다중화장치와 직렬 TAXI(Transparent Asynchronous Xmitter-receiver Interface) 포트를 통해 접속되어 내부 경로를 시험하는 시험장치, 상기 셀 다중화/역다중화장치와 TAXI 포트를 통해 접속되어 유지보수 및 호연결 제어 기능을 수행하는 호연결 제어장치 및 상기 각 장치들로부터 전송된 경보를 취합하는 경보취합장치를 포함하는 ATM교환기의 가입자 제어모듈에 있어서,A cell multiplexer / demultiplexer connected to a subscriber switch network module and multiplexed and demultiplexed, which is connected to the cell multiplexer / demultiplexer and connected through a serial transparent asynchronous xmitter-receiver interface (TAXI) port to test the internal path ATM switch including a device, a call connection control device connected to the cell multiplexing / demultiplexing device and a TAXI port to perform maintenance and call connection control functions, and an alarm collection device to collect alarms transmitted from the respective devices. In the subscriber control module of, 로컬 버스에 연결되고 경보신호 접속을 통해 상기 경보 취합장치와 접속되며, RS-232C 접속을 통해 디버깅 터미널과 연결되며, 프로세서를 구비하여 시험장치 전체를 제어하는 중앙제어 회로부와;A central control circuit unit connected to a local bus and connected to the alarm collection device through an alarm signal connection, connected to a debugging terminal through an RS-232C connection, and having a processor to control the entire test device; 상기 중앙제어 회로부로 부터 로컬 버스를 통해 입력되는 주소신호와 제어신호들을 조합하여 시험장치내 각부에 속한 디바이스 및 레지스터들에 대한 주소를 지정해 주는 신호를 발생시켜 주는 주소 디코딩부와;An address decoding unit for generating a signal for designating addresses for devices and registers belonging to each unit in the test apparatus by combining the control signal and the address signal inputted from the central control circuit unit through a local bus; 상기 로컬 버스에 연결되어 프로그램을 저장하는 롬과 각종 데이타 저장을 위한 램으로 구성된 메모리부와;A memory unit comprising a ROM connected to the local bus and storing a program and a RAM for storing various data; 상기 로컬 버스에 접속되고 셀송신 제어부의 제어를 받아 시험셀 생성부에서 시험 셀을 생성하여 송신 시험셀 피포부에 일시적으로 저장했다가 TAXI 송신부로 보내거나, 상기 중앙제어 회로부에서 생성한 제어 셀을 셀송신 제어부의 제어를 받아 송신 제어셀 피포부에 일시적으로 저장했다가 TAXI 송신부로 보내고, TAXI 송신부에서 셀 다중화/역다중화장치로 셀을 내보내는 기능을 갖는 셀 송신부와;Connected to the local bus and under the control of a cell transmission control unit, a test cell generation unit generates a test cell and temporarily stores the test cell in a transmission test cell collecting unit and sends the test cell to a TAXI transmitter, or sends a control cell generated in the central control circuit unit. A cell transmitter having a function of being temporarily stored in a transmission control cell envelope under control of the cell transmission control unit and sent to the TAXI transmitter, and exporting the cell from the TAXI transmitter to a cell multiplexer / demultiplexer; 상기 로컬 버스에 접속되고 TAXI 선택부로 부터 받은 셀을 TAXI 수신부로 수신하여 셀수신 제어부의 제어를 받아 시험 셀일 경우 수신 시험셀 피포부에 일시적으로 저장했다가 시험셀 분석부로 보내어 분석하거나, 제어 셀일 경우 수신 제어셀 피포부에 일시적으로 저장하였다가 중앙제어 회로부로 보내는 기능을 갖는 셀 수신부와; 및In the case of a test cell, the cell is connected to the local bus and received from the TAXI selector to the TAXI receiver and is controlled by the cell reception control unit. A cell receiver having a function of temporarily storing the receiver control cell in a receiving unit and sending the result to the central control circuit unit; And 상기 셀 수신부에 연결되어 TAXI 포트로 셀 다중화/역다중화장치에 접속되고 시험장치 자체 루프백 시험시에는 TAXI 송신부에서 출력된 셀을 수신하고, 루프백 시험이 아닌 정상시에는 셀 다중화/역다중화장치에서 출력된 셀을 선택 수신하여 TAXI 수신부로 보내주는 기능을 갖는 TAXI 선택부를 구비한 것을 특징으로 하는 ATM 교환기 가입자 제어모듈의 시험장치.It is connected to the cell receiver and connected to the cell multiplexer / demultiplexer through the TAXI port, and receives the cell output from the TAXI transmitter during the loopback test of the test apparatus, and outputs the cell multiplexer / demultiplexer in the normal operation, not the loopback test. And a TAXI selector having a function of receiving a selected cell and sending the selected cell to a TAXI receiver. 제 1 항에 있어서,The method of claim 1, 상기 셀 송신부는The cell transmitter 상기 로컬 버스에 접속되어 제어 셀과 시험 셀의 송신을 제어하기 위한 제어 신호를 만들어서 공급하는 셀송신 제어부와;A cell transmission control unit connected to the local bus to generate and supply a control signal for controlling transmission of a control cell and a test cell; 상기 셀송신 제어부의 제어를 받아 시험 셀을 생성하는 시험셀 생성부와;A test cell generation unit generating a test cell under the control of the cell transmission control unit; 상기 시험셀 생성부에서 보내온 시험 셀을 셀송신 제어부의 제어를 받아 일시적으로 저장하는 송신 시험셀 피포부와;A transmission test cell packing unit for temporarily storing a test cell sent from the test cell generation unit under control of a cell transmission control unit; 상기 중앙제어 회로부에서 생성한 제어 셀을 셀송신 제어부의 제어를 받아 일시적으로 저장하는 송신 제어셀 피포부와; 및A transmission control cell packing unit for temporarily storing the control cell generated by the central control circuit unit under the control of a cell transmission control unit; And 상기 송신 시험셀 피포부 또는 송신 제어셀 피포부에서 보내온 병렬 입력 데이터를 직렬 출력 데이터로 변환하여 TAXI 포트로 송출해 주는 TAXI 송신부로 구성된 것을 특징으로 하는 ATM 교환기 가입자 제어모듈의 시험장치.And a TAXI transmitter for converting the parallel input data sent from the transmitter test cell receiver or the transmitter control cell receiver into serial output data and transmitting the serial input data to the TAXI port. 제 2 항에 있어서,The method of claim 2, 상기 시험셀 생성부는The test cell generation unit 하드웨어로 구성된 4개의 FPGA(필드 프로그래머블 게이트 어레이)를 사용하여 4개의 모듈에서 각 FPGA당 8개 블럭의 시험 셀을 시간적으로 차이를 두어 발생시키고, 동시에 4개의 시험 경로에 대한 다양한 시험 셀을 발생시킬 수 있고, 소프트웨어적인 시험 셀을 주기적으로 한 셀씩 발생 시키도록 구성된 것을 특징으로 하는 ATM 교환기 가입자 제어모듈의 시험장치.Four hardware-configured field programmable gate arrays (FPGAs) are used to generate eight blocks of test cells for each FPGA in time on each of the four modules, while simultaneously generating various test cells for four test paths. And a test device for the ATM switch subscriber control module, characterized in that it is configured to periodically generate a test cell in software one by one. 제 1 항에 있어서,The method of claim 1, 상기 셀 수신부는The cell receiver 상기 로컬 버스에 접속되어 제어 셀과 시험 셀의 수신을 제어하기 위한 제어 신호를 만들어서 공급해 주는 셀수신 제어부와;A cell reception control unit connected to the local bus to generate and supply a control signal for controlling reception of a control cell and a test cell; 상기 셀수신 제어부의 제어를 받아 시험 셀을 분석하는 시험셀 분석부와;A test cell analyzer configured to analyze a test cell under the control of the cell receiving controller; 상기 셀수신 제어부의 제어를 받아 수신되는 시험 셀을 일시적으로 저장하는 수신 시험셀 피포부와;A reception test cell encapsulation unit which temporarily stores a test cell received under the control of the cell reception control unit; 상기 셀수신 제어부의 제어를 받아 수신되는 제어 셀을 일시적으로 저장하는 수신 제어셀 피포부와; 및A reception control cell packing unit for temporarily storing a control cell received under the control of the cell reception control unit; And 상기 TAXI 선택부로 부터 받은 직렬 데이터를 병렬로 변환하여 수신 시험셀 피포부 또는 수신 제어셀 피포부로 출력해 주는 TAXI 수신부로 구성된 것을 특징으로 하는 ATM 교환기 가입자 제어모듈의 시험장치.And a TAXI receiver configured to convert serial data received from the TAXI selector in parallel and output the parallel data to a receiving test cell encapsulation unit or a receiving control cell encapsulation unit. 제 3 항 또는 제 4 항에 있어서,The method according to claim 3 or 4, 상기 시험셀 분석부는The test cell analysis unit 하드웨어적으로 48바이트의 정보 내용을 분석하고, 4개의 FPGA를 사용하여 4개 모듈에서 각 FPGA당 8개 블럭으로 구성하여 상기 시험셀 생성부에서 발생된 시험 셀을 해당 블럭 별로 분석할 수 있고, 동시에 4개의 시험 경로에 대한 시험 셀을 분석할 수 있도록 구성된 것을 특징으로 하는 ATM 교환기 가입자 제어모듈의 시험장치.It analyzes the information content of 48 bytes in hardware, and consists of eight blocks for each FPGA in four modules using four FPGAs to analyze the test cells generated in the test cell generator for each block, Test device of the ATM switch subscriber control module, characterized in that configured to analyze the test cells for the four test paths at the same time. 제 1 항에 있어서,The method of claim 1, 상기 시험 셀은,The test cell, 루팅 태그 3바이트, ATM 셀 헤더 5바이트, 셀 정보 48바이트의 총 56바이트로 구성되고,56 bytes of routing tag 3 bytes, ATM cell header 5 bytes, 48 bytes of cell information, 상기 루팅 태그는 셀이 휴지 상태임을 표시하는 IDLE(1비트), 셀이 멀티 캐스트임을 표시하는 MTC(1비트), 스위치 태그를 표시하는STAG(3비트), 셀 형태를 표시하는CET(2비트), 시험 경로의 첫번째 스위치 포트 값인 RA1(6비트), 두번째 스위치 포트 값인 RA2(5비트), 세번째 스위치 포트 값인 RA3(6비트)구성되며,The routing tag includes IDLE (1 bit) indicating that the cell is idle, MTC (1 bit) indicating that the cell is multicast, STAG (3 bit) indicating a switch tag, and CET (2 bit indicating a cell type). ), The first switch port value RA1 (6 bits), the second switch port value RA2 (5 bits), and the third switch port value RA3 (6 bits). 상기 헤더는 5바이트로 표준 ATM 셀 헤더 포맷을 사용하며 시험 셀을 위해 특정한 VPI , VCI 값을 사용하고,The header uses a standard ATM cell header format of 5 bytes and uses specific VPI and VCI values for the test cell. 상기 정보 영역은 시험 셀을 발생시킨 FPGA의 식별 번호를 표시하는 CELL ID(2바이트), 셀의 순서 번호를 표시하는 SN(2바이트), CELL ID와 SN영역에 대한 에러 검사 코드를 나타내는 CRC-16(2바이트), 셀 지연을 측정하기 위한 시각 정보를 표시하는 TS(4바이트), 시험 데이터로서 215-1 패턴, 211-1 패턴, 29-1 패턴의 의사 랜덤 비트 패던 또는 특정의 고정 비트 패턴을 사용한 것을 특징으로 하는 ATM 교환기 가입자 제어모듈의 시험장치.The information area includes a CELL ID (2 bytes) indicating the identification number of the FPGA that generated the test cell, an SN (2 bytes) indicating the sequence number of the cell, and a CRC- indicating an error check code for the CELL ID and the SN area. 16 (2 bytes), TS (4 bytes) indicating time information for measuring cell delay, pseudo random bit padden or 2 15 -1 pattern, 2 11 -1 pattern, 2 9 -1 pattern as test data Tester of the ATM switch subscriber control module, characterized in that using a fixed bit pattern.
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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100419150B1 (en) * 1999-08-24 2004-02-14 엘지전자 주식회사 Test Appratus For Active/Standby U Link In Switching System
KR100438531B1 (en) * 2000-10-28 2004-07-03 엘지전자 주식회사 Trunk interface board capable of self function test
KR100460489B1 (en) * 2000-12-28 2004-12-08 엘지전자 주식회사 Apparatus and method for confirmation cellpath

Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH07254901A (en) * 1994-03-15 1995-10-03 Fujitsu Ltd Cell transmission test system

Patent Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH07254901A (en) * 1994-03-15 1995-10-03 Fujitsu Ltd Cell transmission test system

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100397921B1 (en) * 1999-09-10 2003-09-19 엘지전자 주식회사 testing apparatus and method for configuration board of switching system

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